TWI695415B - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TWI695415B
TWI695415B TW105109045A TW105109045A TWI695415B TW I695415 B TWI695415 B TW I695415B TW 105109045 A TW105109045 A TW 105109045A TW 105109045 A TW105109045 A TW 105109045A TW I695415 B TWI695415 B TW I695415B
Authority
TW
Taiwan
Prior art keywords
insulator
conductor
opening
transistor
semiconductor
Prior art date
Application number
TW105109045A
Other languages
English (en)
Other versions
TW201705195A (zh
Inventor
倉田求
方堂涼太
飯田裕太
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201705195A publication Critical patent/TW201705195A/zh
Application granted granted Critical
Publication of TWI695415B publication Critical patent/TWI695415B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供一種微型電晶體、寄生電容小的電晶體、頻率特性高的電晶體、包括該電晶體的半導體裝置。一種半導體裝置，包括第一開口、第二開口及第三開口，藉由進行第一蝕刻及第二蝕刻形成第一開口、第二開口及第三開口，在第一蝕刻中，為了形成第一開口、第二開口及第三開口對第一絕緣體進行蝕刻，在第二蝕刻中，為了形成第一開口對電子俘獲層、第二絕緣體、第三絕緣體、第四絕緣體、第二金屬氧化物及第五絕緣體進行蝕刻，為了形成第二開口對電子俘獲層、第二絕緣體及第三絕緣體進行蝕刻，為了形成第三開口對電子俘獲層進行蝕刻。

Description

半導體裝置的製造方法
本發明例如係關於一種電晶體、半導體裝置以及其製造方法。本發明例如係關於一種顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器、電子裝置。本發明係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置及電子裝置的製造方法。或者，本發明係關於一種半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置及電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種程式(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
近年來，使用氧化物半導體的電晶體受到關注。氧化物半導體可以利用濺射法等形成，所以可以用於構成大型顯示裝置的電晶體的半導體。另外，因為使用氧化物半導體的電晶體可以改良使用非晶矽的電晶體的生產設備的一部分而使用，所以使用氧化物半導體的電晶體還具有可以減少設備投資的優點。
另外，已知使用氧化物半導體的電晶體的洩漏電流在非導通狀態下極小。例如，已公開了應用使用氧化物半導體的電晶體的洩漏電流小的特性的低功耗CPU等(參照專利文獻1)。
此外，已公開了將閘極電極埋入到開口中的使用氧化物半導體的電晶體的製造方法(參照專利文獻2及專利文獻3)。
[專利文獻1]日本專利申請公開第2012-257187號公報
[專利文獻2]日本專利申請公開第2014-241407號公報
[專利文獻3]日本專利申請公開第2014-240833號公報
本發明的一個實施方式的目的之一是提供一種微型電晶體。本發明的一個實施方式的目的之一是提供一種寄生電容小的電晶體。本發明的一個實施方式的目的之一是提供一種頻率特性高的電晶體。本發明的一個實施方式的目的之一是提供一種電特性良好的電晶體。本發明的一個實施方式的目的之一是提供一種電特性穩定的電晶體。本發明的一個實施方式的目的之一是提供一種關態電流(off-state current)小的電晶體。本發明的一個實施方式的目的之一是提供一種新穎的電晶體。本發明的一個實施方式的目的之一是提供一種包括上述電晶體的半導體裝置。本發明的一個實施方式的目的之一是提供一種工作速度快的半導體裝置。本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。本發明的一個實施方式的目的之一是提供一種包括上述半導體裝置的模組。本發明的一個實施方式的目的之一是提供一種包括上述半導體裝置或上述模組的電子裝置。
注意，上述目的的描述並不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的從說明書、圖式、申請專利範圍等的描述中看來是顯而易見的，並且可以從該描述中抽取上述目的以外的目的。
(1)
本發明的一個實施方式是一種半導體裝置的製造方法，該半導體裝置包括：第一絕緣體；第一絕緣體上的第二絕緣體；埋入在第二絕緣體中的第一導電體；第二絕緣 體及第一導電體上的第三絕緣體；第三絕緣體上的電子俘獲層；電子俘獲層上的第四絕緣體；第四絕緣體上的第五絕緣體；第五絕緣體上的氧化物半導體；氧化物半導體上的第二導電體及第三導電體；第四絕緣體、第二導電體、第三導電體及氧化物半導體上的第六絕緣體；第六絕緣體上的第七絕緣體；第七絕緣體上的第四導電體；第六絕緣體及第四導電體上的第二金屬氧化物；第二金屬氧化物上的第八絕緣體；經過第八絕緣體、第二金屬氧化物、第七絕緣體、第六絕緣體、第四絕緣體、電子俘獲層及第三絕緣體到達第一導電體的第一開口；經過第八絕緣體、第二金屬氧化物、第七絕緣體及第六絕緣體到達第二導電體的第二開口；以及經過第八絕緣體及第二金屬氧化物到達第四導電體的第三開口，上述製造方法包括如下步驟：在第八絕緣體上形成第五導電體；在第五導電體上形成第九絕緣體；利用光微影法在第九絕緣體上形成光阻遮罩；對第九絕緣體的一部分及第五導電體的一部分進行蝕刻，形成包括第九絕緣體及第五導電體的硬遮罩層；將硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，由此形成第一開口、第二開口及第三開口；在第一蝕刻中，為了形成第一開口、第二開口及第三開口對第八絕緣體進行蝕刻；在第二蝕刻中，為了形成第一開口對第二金屬氧化物、第七絕緣體、第六絕緣體、第四絕緣體、電子俘獲層及第三絕緣體進行蝕刻，為了形成第二開口對第二金屬氧化物、第七絕緣體及第六絕緣體進行蝕刻，且為了形成第三開口對第二金屬 氧化物進行蝕刻。
(2)
另外，本發明的一個實施方式是在(1)中記載的半導體裝置的製造方法，其中第一導電體、第二導電體、第三導電體及第四導電體包括相同的導電體材料。
(3)
另外，本發明的一個實施方式是在(1)或(2)中記載的半導體裝置的製造方法，其中第一導電體、第二導電體、第三導電體、第四導電體及第五導電體包括相同的導電體材料。
(4)
另外，本發明的一個實施方式是在(1)至(3)中記載的半導體裝置的製造方法，其中在第一蝕刻步驟中第九絕緣體的蝕刻速率比第八絕緣體小。
(5)
另外，本發明的一個實施方式是在(1)至(4)中記載的半導體裝置的製造方法，其中在第一蝕刻步驟中第二金屬氧化物的蝕刻速率比第八絕緣體小。
(6)
另外，本發明的一個實施方式是在(1)至(5)中記載的半導體裝置的製造方法，其中在第二蝕刻步驟中第四導電體的蝕刻速率比電子俘獲層及第二金屬氧化物小。
(7)
另外，本發明的一個實施方式是一種半導體裝置的製造方法，該半導體裝置包括：第一絕緣體；第一絕緣體上的第二絕緣體；埋入在第二絕緣體中的第一導電體；第二絕緣體及第一導電體上的第三絕緣體；第三絕緣體上的電子俘獲層；電子俘獲層上的第四絕緣體；第四絕緣體上的第五絕緣體；第五絕緣體上的氧化物半導體；氧化物半導體上的第二導電體及第三導電體；第四絕緣體、第二導電體、第三導電體及氧化物半導體上的第六絕緣體；氧化物半導體上的第七絕緣體；第七絕緣體上的第八絕緣體；第八絕緣體上的第四導電體；第六絕緣體、第七絕緣體、第八絕緣體及第四導電體上的第九絕緣體；第九絕緣體上的第二金屬氧化物；第二金屬氧化物上的第十絕緣體；經過第十絕緣體、第二金屬氧化物、第九絕緣體、第六絕緣體、第四絕緣體、電子俘獲層及第三絕緣體到達第一導電體的第一開口；經過第十絕緣體、第二金屬氧化物、第九絕緣體及第六絕緣體到達第二導電體的第二開口；以及經過第十絕緣體、第二金屬氧化物及第九絕緣體到達第四導電體的第三開口，上述半導體裝置的製造方法包括如下步驟：在第十絕緣體上形成第五導電體；在第五導電體上形成第十一絕緣體；利用光微影法在第十一絕緣體上形成光阻遮罩；對第十一絕緣體的一部分及第五導電體的一部分進行蝕刻，形成包括第十一絕緣體及第五導電體的硬遮罩層；將硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，由此 形成第一開口、第二開口及第三開口，在第一蝕刻中，為了形成第一開口、第二開口及第三開口對第十絕緣體進行蝕刻；在第二蝕刻中，為了形成第一開口對第二金屬氧化物、第九絕緣體、第六絕緣體、第四絕緣體、電子俘獲層及第三絕緣體進行蝕刻，為了形成第二開口對第二金屬氧化物、第九絕緣體及第六絕緣體進行蝕刻，且為了形成第三開口對第二金屬氧化物及第九絕緣體進行蝕刻。
(8)
另外，本發明的一個實施方式是在(7)中記載的半導體裝置的製造方法，其中第一導電體、第二導電體、第三導電體及第四導電體包括相同的導電體材料。
(9)
另外，本發明的一個實施方式是在(7)或(8)中記載的半導體裝置的製造方法，其中第一導電體、第二導電體、第三導電體、第四導電體及第五導電體包括相同的導電體材料。
(10)
另外，本發明的一個實施方式是在(7)至(9)中記載的半導體裝置的製造方法，其中在第一蝕刻步驟中第十一絕緣體的蝕刻速率比第十絕緣體小。
(11)
另外，本發明的一個實施方式是在(7)至(10)中記載的半導體裝置的製造方法，其中在第一蝕刻步驟中第 二金屬氧化物的蝕刻速率比第十絕緣體小。
(12)
另外，本發明的一個實施方式是在(7)至(11)中記載的半導體裝置的製造方法，其中在第二蝕刻步驟中第四導電體的蝕刻速率比電子俘獲層及第二金屬氧化物小。
注意，在根據本發明的一個實施方式的半導體裝置的製造方法中，也可以將氧化物半導體置換為其他半導體。
本發明的一個實施方式可以提供一種微型電晶體。本發明的一個實施方式可以提供一種寄生電容小的電晶體。本發明的一個實施方式可以提供一種頻率特性高的電晶體。本發明的一個實施方式可以提供一種電特性良好的電晶體。本發明的一個實施方式可以提供一種電特性穩定的電晶體。本發明的一個實施方式可以提供一種關態電流小的電晶體。本發明的一個實施方式可以提供一種新穎的電晶體。本發明的一個實施方式可以提供一種包括上述電晶體的半導體裝置。本發明的一個實施方式可以提供一種工作速度快的半導體裝置。本發明的一個實施方式可以提供一種新穎的半導體裝置。本發明的一個實施方式可以提供一種包括上述半導體裝置的模組。本發明的一個實施方式可以提供一種包括上述半導體裝置或上述模組的電子裝置。
注意，上述效果的描述並不妨礙其他效果的存在。本發明的一個實施方式並不需要具有所有上述效 果。上述效果以外的目的從說明書、圖式、申請專利範圍等的描述中看來是顯而易見的，並且可以從該描述中抽取上述效果以外的效果。
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250:佈線
253:佈線
254:濾光片
254B:濾光片
254G:濾光片
254R:濾光片
255:透鏡
256:光
257:佈線
260:週邊電路
270:週邊電路
280:週邊電路
290:週邊電路
291:光源
300:矽基板
301:絕緣體
302:絕緣體
303:電子俘獲層
305:層
310a:導電體
310b:導電體
310c:導電體
320:層
330:電晶體
331:層
340:層
351:電晶體
352:電晶體
353:電晶體
354:電晶體
360:光電二極體
361:陽極
362:陰極
363:低電阻區域
365:光電二極體
366:半導體層/p型半導體層
367:半導體層/i型半導體層
368:半導體層/n型半導體層
370:插頭
371:佈線
372:佈線
373:佈線
374:佈線
380:絕緣體
381:絕緣體
400:基板
401:絕緣體
402:絕緣體
404‧‧‧導電體
406a‧‧‧絕緣體
406a_1‧‧‧絕緣體
406b‧‧‧半導體
406b_1‧‧‧半導體
406c‧‧‧絕緣體
407‧‧‧區域
407a1‧‧‧區域
407a2‧‧‧區域
408‧‧‧絕緣體
410‧‧‧絕緣體
410a‧‧‧絕緣體
411‧‧‧光阻遮罩
412‧‧‧絕緣體
414‧‧‧導電體
415‧‧‧導電體
416a1‧‧‧導電體
416a2‧‧‧導電體
417‧‧‧導電體
417a‧‧‧導電體
418‧‧‧絕緣體
419‧‧‧絕緣體
419a‧‧‧絕緣體
420‧‧‧光阻遮罩
422‧‧‧導電體
422a‧‧‧導電體
428‧‧‧絕緣體
429‧‧‧導電體
430‧‧‧導電體
431‧‧‧導電體
432‧‧‧導電體
433‧‧‧導電體
434‧‧‧導電體
437‧‧‧導電體
438‧‧‧導電體
440‧‧‧導電體
442‧‧‧導電體
444‧‧‧導電體
450‧‧‧半導體基板
454‧‧‧導電體
460‧‧‧區域
462‧‧‧絕緣體
464‧‧‧絕緣體
465‧‧‧絕緣體
466‧‧‧絕緣體
467‧‧‧絕緣體
468‧‧‧絕緣體
469‧‧‧絕緣體
470‧‧‧絕緣體
472‧‧‧絕緣體
474a‧‧‧區域
474b‧‧‧區域
475‧‧‧絕緣體
476a‧‧‧導電體
476b‧‧‧導電體
476c‧‧‧導電體
477a‧‧‧導電體
477b‧‧‧導電體
477c‧‧‧導電體
478a‧‧‧導電體
478b‧‧‧導電體
478c‧‧‧導電體
479a‧‧‧導電體
479b‧‧‧導電體
479c‧‧‧導電體
480a‧‧‧導電體
480b‧‧‧導電體
480c‧‧‧導電體
483a‧‧‧導電體
483b‧‧‧導電體
483c‧‧‧導電體
483d‧‧‧導電體
483e‧‧‧導電體
483f‧‧‧導電體
484a‧‧‧導電體
484b‧‧‧導電體
484c‧‧‧導電體
484d‧‧‧導電體
485a‧‧‧導電體
485b‧‧‧導電體
485c‧‧‧導電體
485d‧‧‧導電體
487a‧‧‧導電體
487b‧‧‧導電體
487c‧‧‧導電體
488a‧‧‧導電體
488b‧‧‧導電體
488c‧‧‧導電體
489a‧‧‧導電體
489b‧‧‧導電體
490a‧‧‧導電體
490b‧‧‧導電體
491a‧‧‧導電體
491b‧‧‧導電體
491c‧‧‧導電體
492a‧‧‧導電體
492b‧‧‧導電體
492c‧‧‧導電體
494‧‧‧導電體
496‧‧‧導電體
498‧‧‧絕緣體
550‧‧‧插板
551‧‧‧晶片
552‧‧‧端子
553‧‧‧模鑄樹脂
600‧‧‧面板
601‧‧‧印刷線路板
602‧‧‧封裝
603‧‧‧FPC
604‧‧‧電池
700‧‧‧基板
704a‧‧‧導電體
704b‧‧‧導電體
706a‧‧‧絕緣體
706b‧‧‧半導體
706c‧‧‧絕緣體
706d‧‧‧絕緣體
706e‧‧‧半導體
706f‧‧‧絕緣體
710‧‧‧絕緣體
712a‧‧‧絕緣體
714a‧‧‧導電體
714b‧‧‧導電體
716a1‧‧‧導電體
716a2‧‧‧導電體
716a3‧‧‧導電體
716a4‧‧‧導電體
718b‧‧‧絕緣體
719‧‧‧發光元件
720‧‧‧絕緣體
721‧‧‧絕緣體
728‧‧‧絕緣體
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容元件
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧基板
751‧‧‧電晶體
752‧‧‧電容元件
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧導電體
782‧‧‧發光層
783‧‧‧導電體
784‧‧‧分隔壁
791‧‧‧導電體
792‧‧‧絕緣體
793‧‧‧液晶層
794‧‧‧絕緣體
795‧‧‧間隔物
796‧‧‧導電體
797‧‧‧基板
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧定電壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
2201‧‧‧絕緣體
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣體
2205‧‧‧佈線
2207‧‧‧絕緣體
2208‧‧‧絕緣體
2211‧‧‧半導體基板
2212‧‧‧絕緣體
2213‧‧‧閘極電極
2214‧‧‧閘極絕緣體
2215‧‧‧源極區域及汲極區域
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF標籤
5100‧‧‧顆粒
5120‧‧‧基板
5161‧‧‧區域
6000‧‧‧顯示模組
6001‧‧‧上蓋
6002‧‧‧下蓋
6003‧‧‧FPC
6004‧‧‧觸控面板
6005‧‧‧FPC
6006‧‧‧顯示面板
6007‧‧‧背光單元
6008‧‧‧光源
6009‧‧‧框架
6010‧‧‧印刷電路板
6011‧‧‧電池
7101‧‧‧外殼
7102‧‧‧外殼
7103‧‧‧顯示部
7104‧‧‧顯示部
7105‧‧‧麥克風
7106‧‧‧揚聲器
7107‧‧‧操作鍵
7108‧‧‧觸控筆
7302‧‧‧外殼
7304‧‧‧顯示部
7311‧‧‧操作按鈕
7312‧‧‧操作按鈕
7313‧‧‧連接端子
7321‧‧‧腕帶
7322‧‧‧錶帶扣
7501‧‧‧外殼
7502‧‧‧顯示部
7503‧‧‧操作按鈕
7504‧‧‧外部連接埠
7505‧‧‧揚聲器
7506‧‧‧麥克風
7701‧‧‧外殼
7702‧‧‧外殼
7703‧‧‧顯示部
7704‧‧‧操作鍵
7705‧‧‧鏡頭
7706‧‧‧連接部
7921‧‧‧電線杆
7922‧‧‧顯示部
8000‧‧‧照相機
8001‧‧‧外殼
8002‧‧‧顯示部
8003‧‧‧操作按鈕
8004‧‧‧快門按鈕
8005‧‧‧連接部
8006‧‧‧鏡頭
8100‧‧‧取景器
8101‧‧‧外殼
8102‧‧‧顯示部
8103‧‧‧按鈕
8121‧‧‧外殼
8122‧‧‧顯示部
8123‧‧‧鍵盤
8124‧‧‧指向裝置
8200‧‧‧頭戴顯示器
8201‧‧‧安裝部
8202‧‧‧透鏡
8203‧‧‧主體
8204‧‧‧顯示部
8205‧‧‧電纜
8206‧‧‧電池
9700‧‧‧汽車
9701‧‧‧車體
9702‧‧‧車輪
9703‧‧‧儀表板
9704‧‧‧燈
9710‧‧‧顯示部
9711‧‧‧顯示部
9712‧‧‧顯示部
9713‧‧‧顯示部
9714‧‧‧顯示部
9715‧‧‧顯示部
9721‧‧‧顯示部
9722‧‧‧顯示部
9723‧‧‧顯示部
在圖式中：圖1A至圖1C是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖2A至圖2C是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖3A至圖3C是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖4A至圖4C是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖5A至圖5F是示出根據本發明的一個實施方式的電晶體的一部分的剖面圖；圖6A和圖6B是示出根據本發明的一個實施方式的電晶體的剖面圖；圖7A至圖7D是CAAC-OS的剖面的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖；圖8A至圖8D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖9A至圖9C是說明利用XRD的CAAC-OS及單晶 氧化物半導體的結構分析的圖；圖10A和圖10B是示出CAAC-OS的電子繞射圖案的圖；圖11是示出因電子照射而發生的In-Ga-Zn氧化物的結晶部的變化的圖；圖12A至圖12C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖13A至圖13C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖14A至圖14C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖15A至圖15C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖16A至圖16C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖17A至圖17C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖18A至圖18C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖19A至圖19C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖20A至圖20C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖21A至圖21C是示出根據本發明的一個實施方式 的電晶體的製造方法的俯視圖及剖面圖；圖22A至圖22C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖23A至圖23C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖24A至圖24C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖25A至圖25C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖26A至圖26C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖27A至圖27C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖28A至圖28C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖29A至圖29C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖30A至圖30C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖31A至圖31C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖32A至圖32C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖33A至圖33C是示出根據本發明的一個實施方式 的電晶體的製造方法的俯視圖及剖面圖；圖34A至圖34C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖35A至圖35C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖36A至圖36C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖37A至圖37C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖38A至圖38C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖39A至圖39C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖40A至圖40C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖41A至圖41C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖42A至圖42C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖43A至圖43C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖44A至圖44C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖45A至圖45C是示出根據本發明的一個實施方式 的電晶體的製造方法的俯視圖及剖面圖；圖46A至圖46C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖47A至圖47C是示出根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖48A和圖48B是根據本發明的一個實施方式的記憶體裝置的電路圖；圖49是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖50是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖51A至圖51F是示出根據本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖52是示出根據本發明的一個實施方式的CPU的方塊圖；圖53是根據本發明的一個實施方式的記憶元件的電路圖；圖54A和圖54B是示出攝像裝置的平面圖；圖55A和圖55B是示出攝像裝置的像素的平面圖；圖56A和圖56B是示出攝像裝置的剖面圖；圖57A和圖57B是示出攝像裝置的剖面圖；圖58是說明RF標籤的結構例子的圖；圖59A至圖59C是示出根據本發明的一個實施方式的半導體裝置的電路圖、俯視圖及剖面圖； 圖60A和圖60B是示出根據本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖61是說明顯示模組的圖；圖62A和圖62B是示出使用引線框架型插板的封裝的剖面結構的透視圖；圖63A至圖63E是示出根據本發明的一個實施方式的電子裝置的圖；圖64A至圖64D是示出根據本發明的一個實施方式的電子裝置的圖；圖65A至圖65C是示出根據本發明的一個實施方式的電子裝置的圖；圖66A至圖66F是根據本發明的一個實施方式的RF標籤的使用例子。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
注意，在圖式中，有時為了清楚瞭解而誇大 尺寸、膜(層)的厚度或區域。
在本說明書中，例如，當使用“直徑”、“粒徑”、“大小”、“尺寸”、“寬度”等來規定物體形狀時，也可以將其換稱為容納物體的最小立方體的一邊長度或者物體的一個剖面的等效圓直徑。物體的一個剖面的等效圓直徑是指等於物體的一個剖面的面積的正圓形的直徑。
另外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度低於0.1atomic%的元素是雜質。有時由於包含雜質而例如導致在半導體中形成DOS(Density of State：態密度)，載子移動率降低或結晶性降低等。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽膜時，作為 改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度在所有區域中不一定為相同。也就是說，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度在所有區域中不一定為相同。也就是說，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(下面稱為實效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的 結構的電晶體中，有時形成在半導體的側面的通道形成區域的比率大。在此情況下，形成通道的實際上的實效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不清楚時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極互相重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
在本說明書中，“A具有其端部比B的端部突出的形狀”有時意味著在俯視圖或剖面圖中A的至少一個端部位於B的至少一個端部的外側。因此，例如可以將 “A具有其端部比B的端部突出的形狀”的記載解釋為在俯視圖中A的一個端部位於B的一個端部的外側。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1 〈電晶體結構1〉
下面，說明根據本發明的一個實施方式的半導體裝置所包括的電晶體的結構。
圖1A至圖1C是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖1A是俯視圖。圖1B是沿著圖1A所示的點劃線A1-A2的剖面圖。圖1C是沿著圖1A所示的點劃線A3-A4的剖面圖。另外，在圖1A的俯視圖中，為了明確起見，省略圖式中的一部分的組件而進行表示。
在圖1B及圖1C中，本電晶體包括：基板400上的絕緣體401；絕緣體401上的絕緣體301；絕緣體301中的開口，在該開口中配置有導電體310a及導電體310b；在絕緣體301、導電體310a及導電體310b上的 絕緣體302；絕緣體302上的電子俘獲層303；電子俘獲層303上的絕緣體402；絕緣體402上的絕緣體406a；絕緣體406a上的半導體406b；各具有與半導體406b的頂面接觸的區域的導電體416a1及導電體416a2；具有與絕緣體402上、絕緣體406a的側面、半導體406b的側面、半導體406b的頂面、導電體416a1的側面、導電體416a1的頂面、導電體416a2的側面及導電體416a2的頂面接觸的區域的絕緣體406c；絕緣體406c上的絕緣體412；具有隔著絕緣體412與半導體406b重疊的區域的導電體404；絕緣體412及導電體404上的絕緣體408；絕緣體408上的絕緣體410；經過絕緣體410、絕緣體408、絕緣體412、絕緣體406c、絕緣體402、電子俘獲層303及絕緣體302到達導電體310b的第一開口；經過絕緣體410、絕緣體408、絕緣體412及絕緣體406c到達導電體416a1的第二開口；經過絕緣體410、絕緣體408、絕緣體412及絕緣體406c到達導電體416a2的第三開口；經過絕緣體410及絕緣體408到達導電體404的第四開口；分別埋入在第一開口、第二開口、第三開口及第四開口中的導電體433、導電體431、導電體429及導電體437；絕緣體410上的具有與導電體433接觸的區域的導電體434；絕緣體410上的具有與導電體431接觸的區域的導電體432；絕緣體410上的具有與導電體429接觸的區域的導電體430；以及絕緣體410上的具有與導電體437接觸的區域的導電體438。
使用圖5A、圖5B及圖5C說明根據本發明的實施方式的開口的剖面形狀。圖5A、圖5B及圖5C是將圖1A至圖1C所示的電晶體的開口剪切並放大的剖面圖。圖5A是第一開口的放大圖，圖5B是第二開口的放大圖，圖5C是第四開口的放大圖。注意，為了方便起見，使絕緣體410的厚度方向薄並進行圖示。
雖然圖1B及圖1C所示的開口的剖面形狀為直線，但是圖5A、圖5B及圖5C所示的開口也可以是具有其開口直徑比位於其上下、其上或其下的層大的部分、小的部分或後縮的部分的形狀。圖5A所示的第一開口的絕緣體410、絕緣體412、絕緣體402及絕緣體302的每一個處的開口直徑比位於其上下、其上或其下的層大。換言之，絕緣體408、絕緣體406c及電子俘獲層303的每一個處的開口直徑比位於其上下的層小。換言之，絕緣體408、絕緣體406c及電子俘獲層303處的開口後縮。圖5B所示的第二開口的絕緣體410及絕緣體412的每一個處的開口直徑比位於其上下、其上或其下的層大。換言之，絕緣體408及絕緣體406c的每一個處的開口直徑比位於其上下、其上的層小。換言之，絕緣體408及絕緣體406c處的開口後縮。圖5C所示的第四開口的絕緣體410處的開口直徑比位於其下的層大。換言之，絕緣體408處的開口直徑比位於其上的層小。換言之，絕緣體408處的開口後縮。當絕緣體410、絕緣體412、絕緣體402及絕緣體302的蝕刻速率比絕緣體408、絕緣體406a及電子 俘獲層303大時，有時形成這樣的形狀。
在圖5B的開口的底部，導電體416a1的頂面的一部分凹陷，這是因為如下緣故：第一開口的形成所需要的時間與第二開口的形成所需要的時間不同，因此在從第二開口的形成結束到第一開口的形成結束的時間中，導電體416a1被過蝕刻，亦即導電體416a1的一部分被蝕刻。與此同樣，在圖5C的開口的底部，導電體404的頂面的一部分凹陷，這是因為如下緣故：第一開口的形成所需要的時間與第四開口的形成所需要的時間不同，因此從第四開口的形成結束到第一開口的形成結束的時間中，導電體404被過蝕刻，亦即導電體404的一部分被蝕刻。注意，圖5A、圖5B及圖5C示出開口的開口直徑比位於其上下的層大的部分或導電膜的凹部的例子，但是開口直徑較大的部分及導電膜的凹部等的尺寸不侷限於此。
另外，半導體406b包括與半導體406b的頂面和導電體416a1及導電體416a2接觸的區域407。
在本電晶體中，導電體404被用作第一閘極電極。此外，導電體404可以具有包括不容易使氧透過的導電體的疊層結構。例如，藉由作為下層形成不容易使氧透過的導電體，可以防止因導電體404的氧化而電阻值增加。絕緣體412被用作閘極絕緣體。
導電體416a1及導電體416a2被用作源極電極及汲極電極。此外，導電體416a1和導電體416a2都可以具有包括不容易使氧透過的導電體的疊層結構。例如， 藉由在上層形成不容易使氧透過的導電體，可以防止因導電體416a1及導電體416a2的氧化而電阻值增加。另外，可以藉由2端子法等測量導電體的電阻值。
可以使用供應到導電體404的電位控制半導體406b的電阻。也就是說，可以使用供應到導電體404的電位控制導電體416a1和導電體416a2之間的導通．非導通。
如圖1B及圖1C所示，半導體406b的頂面與導電體416a1及導電體416a2接觸。另外，可以由被用作第一閘極電極導電體404的電場電圍繞絕緣體406a及半導體406b等。將由閘極電極的電場電圍繞半導體的電晶體結構稱為“surrounded channel(s-channel)結構”。因此，有時通道形成在整個半導體406b中。在s-channel結構中，可以使大電流流過電晶體的源極與汲極之間，由此可以增大導通時的電流(通態電流(on-state current))。另外，由於絕緣體406a及半導體406b由導電體404的電場圍繞，所以能夠減少非導通時的電流(關態電流)。
導電體310a被用作第二閘極電極。導電體310a也可以是包括具有不容易使氧透過的功能的導電膜的多層膜。藉由採用包括具有不容易使氧透過的功能的導電膜的多層膜，可以防止導電體310a的氧化所導致的導電率的降低。絕緣體302、電子俘獲層303及絕緣體402被用作第二閘極絕緣膜。可以根據供應到導電體310a的電位控制本電晶體的臨界電壓。另外，可以根據供應到導 電體310a的電位，將電子注入電子俘獲層303而控制本電晶體的臨界電壓。而且，藉由電連接第一閘極電極和第二閘極電極，可以增大導通時的電流(通態電流)。另外，可以將第一閘極電極的功能與第二閘極電極的功能調換。
圖6A示出電連接第一閘極電極和第二閘極電極的一個例子。導電體440埋入在經過絕緣體410到達導電體404的開口中，導電體440的頂面與形成在絕緣體410上的導電體444電連接。另一方面，導電體442埋入在經過絕緣體410、絕緣體408、絕緣體412、絕緣體406c、絕緣體402、電子俘獲層303及絕緣體302到達導電體310c的開口中，導電體442的頂面與導電體444電連接。就是說，被用作第一閘極電極的導電體404經過導電體440、導電體444及導電體442與被用作第二閘極電極的導電體310c電連接。
注意，藉由使電晶體被具有阻擋氫等雜質及氧的功能的絕緣體圍繞，能夠使電晶體的電特性穩定。例如，作為絕緣體408，可以使用具有阻擋氫等雜質及氧的功能的絕緣體。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
此外，例如，絕緣體408可以使用氧化鋁、 氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等形成。注意，絕緣體408較佳為包含氧化鋁。例如，當使用含氧的電漿形成絕緣體408時，可以對成為絕緣體408的基底層的絕緣體412添加氧。被添加的氧在絕緣體412中成為過量氧。藉由使絕緣體408包含氧化鋁，能夠抑制氫等雜質混入半導體406b中。另外，例如，藉由使絕緣體408包含氧化鋁，能夠減少添加到上述絕緣體412的過量氧向外的擴散。
作為絕緣體401，可以使用氧化鋁、氧化鎂、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。注意，絕緣體401較佳為包含氧化鋁或氮化矽。例如，當絕緣體401包含氧化鋁或氮化矽時，可以抑制氫等雜質混入半導體406b中。例如，當絕緣體401包含氧化鋁或氮化矽時，可以減少氧向外的擴散。
作為絕緣體301，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體301較佳為包含氧化矽或氧氮化矽。
作為電子俘獲層303，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體或金屬氧化膜的單層或疊層。例如，電子俘獲層303較佳為包含氮化矽、氧化鉿 或氧化鋁。
作為絕緣體302及絕緣體402，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體402較佳為包括氧化鋁或氧氮化矽。
注意，絕緣體410較佳為包括相對介電常數低的絕緣體。例如，絕緣體410較佳為包括氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，絕緣體410較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽對熱穩定，所以藉由與樹脂組合，可以實現熱穩定且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸等。
作為絕緣體412，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體412較佳為包括氧化鋁或氧氮化矽。
注意，絕緣體412較佳為包括相對介電常數高的絕緣體。例如，絕緣體412較佳為包括氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有 矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。或者，絕緣體412較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽對熱穩定，所以藉由與相對介電常數高的絕緣體組合，可以實現熱穩定且相對介電常數高的疊層結構。例如，當在絕緣體406c一側有氧化鋁、氧化鎵或氧化鉿時，能夠抑制氧化矽或氧氮化矽所含有的矽混入半導體406b。另外，例如當在絕緣體406c一側有氧化矽或氧氮化矽時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
作為導電體416a1及導電體416a2，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、鉑、銀、銦、錫、鉭及鎢中的一種以上的導電體的單層或疊層。例如，既可以使用合金膜或化合物膜，也可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或包含鈦及氮的導電體等。
作為導電體310a、導電體310b、導電體310c、導電體404、導電體429、導電體430、導電體431、導電體432、導電體433、導電體434、導電體437、導電體438、導電體440、導電體442及導電體444，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、 銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為導電體429、導電體430、導電體431、導電體432、導電體433、導電體434、導電體437及導電體438，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為半導體406b，較佳為使用氧化物半導體。注意，有時可以使用矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
作為絕緣體406a及絕緣體406c，較佳為使用包含一種或兩種以上的構成半導體406b的除了氧之外的元素的氧化物。注意，有時可以使用矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
〈電晶體結構2〉
在此，使用圖2A至圖2C對具有與圖1A至圖1C不同的結構的電晶體進行說明。圖2A至圖2C是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖2A是俯視圖。圖2B是沿著圖2A所示的點劃線A1-A2的剖面圖。圖2C是沿著圖2A所示的點劃線A3-A4的剖面圖。注意，在圖2A的俯視圖中，為了明確起見，省略一部分的組件。
圖2A、圖2B及圖2C所示的電晶體結構的與圖1A至圖1C所示的電晶體結構的不同之處在於：沒有被用作第一閘極電極的導電體404與被用作源極電極的導電體416a1及被用作汲極電極的導電體416a2互相重疊的區域。
由於沒有被用作第一閘極電極的導電體404與被用作源極電極的導電體416a1及被用作汲極電極的導電體416a2互相重疊的區域，而在被用作閘極電極的導電體404與被用作源極電極的導電體416a1之間、以及在被用作閘極電極的導電體404與被用作汲極電極的導電體416a2之間不存在寄生電容，因此電晶體可以進行高速工作，所以是較佳的。另外，可以防止在被用作閘極電極的導電體404與被用作源極電極的導電體416a1之間、以及在被用作閘極電極的導電體404與被用作汲極電極的導電體416a2之間的電流洩漏。關於其他結構，參照上述內容。
〈電晶體結構3〉
在此，使用圖3A至圖3C對具有與圖2A至圖2C不同的結構的電晶體進行說明。圖3A至圖3C是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖3A是俯視圖。圖3B是沿著圖3A所示的點劃線A1-A2的剖面圖。圖3C是沿著圖3A所示的點劃線A3-A4的剖面圖。注意，在圖3A的俯視圖中，為了明確起見，省略一部分的組件。
圖3A至圖3C所示的電晶體結構的與圖2A至圖2C所示的電晶體結構的不同之處在於：沒有被用作源極電極的導電體416a1及被用作汲極電極的導電體416a2，而包括被用作源極區域的區域407a1、用作汲極區域的區域407a2、經過絕緣體410、絕緣體408、絕緣體412、區域407a1及半導體406b到達絕緣體406a的開口、以及經過絕緣體410、絕緣體408、絕緣體412、區域407a2及半導體406b到達絕緣體406a的開口。關於其他結構，參照上述記載。
〈電晶體結構4〉
在此，使用圖4A至圖4C對具有與圖1A至圖1C不同的結構的電晶體進行說明。圖4A至圖4C是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖4A是俯視圖。圖4B是沿著圖4A所示的點劃線A1-A2的剖面 圖。圖4C是沿著圖4A所示的點劃線A3-A4的剖面圖。注意，在圖4A的俯視圖中，為了明確起見，省略一部分的組件。
在圖4B及圖4C中，本電晶體包括：基板400上的絕緣體401；絕緣體401上的絕緣體301；絕緣體301中的開口，在該開口中配置有導電體310a及導電體310b；在絕緣體301、導電體310a及導電體310b上的絕緣體302；絕緣體302上的電子俘獲層303；電子俘獲層303上的絕緣體402；絕緣體402上的絕緣體406a；絕緣體406a上的半導體406b；各具有與半導體406b的頂面接觸的區域的導電體416a1及導電體416a2；與導電體416a1的頂面及導電體416a2的頂面接觸的絕緣體410；與半導體406b的頂面接觸的絕緣體406c；絕緣體406c上的絕緣體412；隔著絕緣體412及絕緣體406c位於半導體406b上的導電體404；絕緣體410、導電體404、絕緣體412及導電體404上的絕緣體418；絕緣體418上的絕緣體408；絕緣體408上的絕緣體428；經過絕緣體428、絕緣體408、絕緣體418、絕緣體410、絕緣體402、電子俘獲層303及絕緣體302到達導電體310b的第一開口；經過絕緣體428、絕緣體408、絕緣體418及絕緣體410到達導電體416a1的第二開口；經過絕緣體428、絕緣體408、絕緣體418及絕緣體410到達導電體416a2的第三開口；經過絕緣體428、絕緣體408及絕緣體418到達導電體404的第四開口；分別埋入在第一開 口、第二開口、第三開口及第四開口中的導電體433、導電體431、導電體429及導電體437；絕緣體428上的具有與導電體433接觸的區域的導電體434；絕緣體428上的具有與導電體431接觸的區域的導電體432；絕緣體428上的具有與導電體429接觸的區域的導電體430；以及絕緣體428上的具有與導電體437接觸的區域的導電體438。
使用圖5D、圖5E及圖5F說明根據本發明的實施方式的開口的剖面形狀。圖5D、圖5E及圖5F是將圖4A至圖4C所示的電晶體的開口剪切並放大的剖面圖。圖5D是第一開口的放大圖，圖5E是第二開口的放大圖，圖5F是第四開口的放大圖。注意，為了方便起見，使絕緣體410的厚度方向薄並進行圖示。
雖然圖4B及圖4C所示的開口的剖面形狀為直線，但是圖5D、圖5E及圖5F所示的開口也可以是具有其開口直徑比位於其上下、其上或其下的層大的部分、小的部分或後縮的部分的形狀。圖5D所示的第一開口的絕緣體428、絕緣體418、絕緣體410、絕緣體402及絕緣體302的每一個處的開口直徑比位於其上下、其上或其下的層大。換言之，絕緣體408及電子俘獲層303的每一個處的開口直徑比位於其上下的層小。換言之，絕緣體408及電子俘獲層303處的開口後縮。圖5E所示的第二開口的絕緣體428、絕緣體418及絕緣體410的每一個處的開口直徑比位於其上下、其上或其下的層大。換言之， 絕緣體408處的開口直徑比位於其上下的層小。換言之，絕緣體408處的開口後縮。圖5F所示的第四開口的絕緣體428及絕緣體418的每一個處的開口直徑比位於其上下、其上或其下的層大。換言之，絕緣體408處的開口直徑比位於其上下的層小。換言之，絕緣體408處的開口後縮。當絕緣體428、絕緣體418、絕緣體410、絕緣體402及絕緣體302的蝕刻速率比絕緣體408及電子俘獲層303大時，有時形成這樣的形狀。
在圖5E的開口的底部，導電體416a1的頂面的一部分凹陷，這是因為如下緣故：第一開口的形成所需要的時間與第二開口的形成所需要的時間不同，因此在從第二開口的形成結束到第一開口的形成結束的時間中，導電體416a1被過蝕刻，亦即導電體416a1的一部分被蝕刻。與此同樣，在圖5F的開口的底部，導電體404的頂面的一部分凹陷，這是因為如下緣故：第一開口的形成所需要的時間與第四開口的形成所需要的時間不同，因此在從第四開口的形成結束到第一開口的形成結束的時間中，導電體404被過蝕刻，亦即導電體404的一部分被蝕刻。注意，圖5D、圖5E及圖5F示出開口的開口直徑比位於其上下的層大的部分或導電膜的凹部的例子，但是開口直徑較大的部分及導電膜的凹部等的尺寸不侷限於此。
另外，半導體406b包括與半導體406b的頂面和導電體416a1及導電體416a2接觸的區域407。
在本電晶體中，導電體404被用作第一閘極 電極。此外，導電體404可以具有包括不容易使氧透過的導電體的疊層結構。例如，藉由作為下層形成不容易使氧透過的導電體，可以防止因導電體404的氧化而電阻值增加。絕緣體412被用作閘極絕緣體。
導電體416a1及導電體416a2被用作源極電極及汲極電極。此外，導電體416a1和導電體416a2都可以具有包括不容易使氧透過的導電體的疊層結構。例如，藉由在上層形成不容易使氧透過的導電體，可以防止因導電體416a1及導電體416a2的氧化而電阻值增加。
可以使用供應到導電體404的電位控制半導體406b的電阻。也就是說，可以使用供應到導電體404的電位控制導電體416a1和導電體416a2之間的導通．非導通。
在本電晶體中，以填充形成在絕緣體410等中的開口的方式自對準(self-align)地形成被用作閘極電極的區域，因此可以將本電晶體稱為TGSA s-channel FET(Trench Gate Self Align(自對準溝槽式閘極)s-channel FET)。
在圖4B中，將被用作閘極電極的導電體404的底面隔著絕緣體412及絕緣體406c與半導體406b的頂面平行地相對的區域的長度定義為閘極線寬度。該閘極線寬度也可以比絕緣體410中的到達半導體406b的開口小。就是說，可以使閘極線寬度小於最小特徵尺寸。明確而言，可以將閘極線寬度為5nm以上且60nm以下，較佳 為5nm以上且30nm以下。
當來自閘極電極的電場被其他導電體遮蔽時，有時電晶體的開關特性劣化。在本電晶體中，根據絕緣體406c及絕緣體412的厚度，導電體404、導電體416a1及導電體416a2的位置關係發生變化。亦即，被用作源極電極及汲極電極的導電體416a1及導電體416a2的厚度與被用作閘極絕緣膜的絕緣體412的厚度的關係影響到本電晶體的電特性。
在圖4B中，藉由使導電體416a1和導電體416a2之間的區域的絕緣體412的厚度為導電體416a1的厚度或導電體416a2的厚度以下，來自閘極電極的電場施加到整個通道形成區域，而使電晶體的工作良好，所以是較佳的。將導電體416a1和導電體416a2之間的區域的絕緣體412的厚度設定為30nm以下，較佳為10nm以下。
在本電晶體的結構中，可以使導電體416a1的厚度或導電體416a2的厚度小。導電體416a1的端部具有隔著絕緣體406c及絕緣體412與導電體404相對的區域。或者，導電體416a2的端部具有隔著絕緣體406c及絕緣體412與導電體404相對的區域，可以將這些區域的面積抑制為更小。因此，本電晶體具有這些區域的寄生電容被抑制為小的結構。
導電體310a被用作第二閘極電極。導電體310a也可以是包括具有不容易使氧透過的功能的導電膜的多層膜。藉由採用包括具有不容易使氧透過的功能的導 電膜的多層膜，可以防止導電體310a的氧化所導致的導電率的降低。絕緣體302、電子俘獲層303及絕緣體402被用作第二閘極絕緣膜。可以根據供應到導電體310a的電位控制本電晶體的臨界電壓。另外，可以根據供應到導電體310a的電位，將電子注入電子俘獲層303而控制本電晶體的臨界電壓。而且，藉由電連接第一閘極電極和第二閘極電極，可以增大導通時的電流(通態電流)。另外，可以將第一閘極電極的功能與第二閘極電極的功能調換。
圖6B示出電連接第一閘極電極和第二閘極電極的一個例子。導電體440埋入在經過絕緣體428、絕緣體408及絕緣體418到達導電體404的開口中，導電體440的頂面與形成在絕緣體428上的導電體444電連接。另一方面，導電體442埋入在經過絕緣體428、絕緣體408、絕緣體418、絕緣體410、絕緣體402、電子俘獲層303及絕緣體302到達導電體310c的開口中，導電體442的頂面與導電體444電連接。就是說，被用作第一閘極電極的導電體404藉由導電體440、導電體444及導電體442與被用作第二閘極電極的導電體310c電連接。
作為絕緣體418及絕緣體428，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體301較佳為包含氧化矽或氧氮化矽。其他結構參照上述描述。
在本實施方式中，描述了本發明的一個實施方式。或者，在其他實施方式中，描述本發明的一個實施方式。但是，本發明的一個實施方式不侷限於此。換而言之，在本實施方式及其他的實施方式中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，示出電晶體的通道形成區域包含氧化物半導體的例子或者電晶體包含氧化物半導體的例子，但是本發明的一個實施方式不侷限於此。根據情況或狀況，本發明的一個實施方式的各種電晶體可以包含各種半導體。根據情況或狀況，本發明的一個實施方式的各種電晶體可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵和有機半導體等中的至少一個。或者，例如，根據情況或狀況，本發明的一個實施方式的各種電晶體也可以不包括氧化物半導體層。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式2 〈氧化物半導體的結構〉
下面說明氧化物半導體的結構。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體可以舉出CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)、 多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor)、amorphous-like氧化物半導體(a-like OS：amorphous like Oxide Semiconductor)、非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它成為介穩狀態並沒有固定化；它為各向同性且不具有不均勻結構等。可以換句話說為非晶結構具有靈活鍵角並具有短程有序性，而不具有長程有序性。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不是各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM： Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖7A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖7A示出將圖7B中的區域(1)放大的Cs校正高解析度TEM影像。由圖7B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖7B所示，CAAC-OS具有特有的原子排列。圖7C是以輔助線示出特有的原子排列的圖。由圖7B和圖7C可知，一個顆粒的尺寸為1nm以上或3nm以上， 由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為推積磚塊或塊體的結構(參照圖7D)。在圖7C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖7D所示的區域5161。
此外，圖8A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖8B、圖8C和圖8D分別示出將圖8A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖8B、圖8C和圖8D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖9A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖9B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖9C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖10A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所 包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖10B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖10B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖10B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖10B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
另外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為 載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，該氧化物半導體可以具有低於8×1011個/cm3，較佳低於1×1011個/cm3，更佳低於1×1010個/cm3且為1×10-9個/cm3以上的載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不 到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到結晶定向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之 間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(記載為樣本A)、nc-OS(記載為樣本B)和CAAC-OS(記載為樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖11示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖11可知，在a-like OS 中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖11中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖11中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
另外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且低於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且低於100%。注意，難以形成其密度低於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為 5.0g/cm3以上且低於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且低於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的多層膜。
說明可用於絕緣體406a、半導體406b及絕緣體406c等的氧化物。
半導體406b例如是包含銦的氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體406b較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元 素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406b不侷限於包含銦的氧化物半導體。半導體406b例如也可以是鋅錫氧化物、鎵錫氧化物或氧化鎵等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406b例如使用能隙大的氧化物。半導體406b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，絕緣體406a及絕緣體406c是包含一種或兩種以上構成半導體406b的除了氧之外的元素的氧化物。因為絕緣體406a及絕緣體406c包含一種或兩種以上構成半導體406b的除了氧之外的元素，所以不容易在絕緣體406a與半導體406b的介面以及半導體406b與絕緣體406c的介面處形成介面能階。
說明絕緣體406a、半導體406b及絕緣體406c包含銦的情況。另外，在絕緣體406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。此外，在半導體406b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低 於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。此外，在絕緣體406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，絕緣體406c也可以使用與絕緣體406a相同的種類的氧化物。
作為半導體406b使用其電子親和力大於絕緣體406a及絕緣體406c的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比絕緣體406a及絕緣體406c大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，絕緣體406c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
注意，絕緣體406a或/及絕緣體406c也可以是氧化鎵。例如，當作為絕緣體406c使用氧化鎵時，可以減少產生在導電體416a1或導電體416a2和導電體404之間的洩漏電流。也就是說，可以減少電晶體的關態電流。
此時，若施加閘極電壓，通道則形成在絕緣體406a、半導體406b和絕緣體406c當中的電子親和力最 大的半導體406b中。
在此，有時在絕緣體406a與半導體406b之間具有絕緣體406a和半導體406b的混合區域。另外，有時在半導體406b與絕緣體406c之間具有半導體406b和絕緣體406c的混合區域。混合區域的介面態密度較低。因此，絕緣體406a、半導體406b和絕緣體406c的疊層體具有介面及介面附近的能量連續地變化(也稱為連續接合)的帶結構。
此時，電子不是在絕緣體406a及絕緣體406c中而主要在半導體406b中移動。由此，藉由降低絕緣體406a與半導體406b的介面處的介面態密度、半導體406b與絕緣體406c的介面處的介面態密度，在半導體406b中妨礙電子移動的情況減少，從而可以提高電晶體的通態電流。
注意，當電晶體具有s-channel結構時，在整個半導體406b中形成有通道。因此，半導體406b的厚度越大，通道區域越大。亦即，半導體406b越厚，越能夠提高電晶體的通態電流。例如，半導體406b具有其厚度為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上，還較佳為100nm以上的區域即可。注意，包括電晶體的半導體裝置的生產率有時會下降，因此，例如，半導體406b具有其厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。注意，當通道形成區域縮小時，有時半導體406b的 厚度較小的電晶體的電特性會得到提高。因此，半導體406b的厚度也可以小於10nm。
此外，為了提高電晶體的通態電流，絕緣體406c的厚度越小越較佳。例如，絕緣體406c具有其厚度小於10nm、較佳為5nm以下、更佳為3nm以下的區域即可。另一方面，絕緣體406c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體406b中的功能。因此，絕緣體406c較佳為具有一定程度的厚度。例如，絕緣體406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體402等釋放的氧向外擴散，絕緣體406c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳為使絕緣體406a變厚並使絕緣體406c變薄。例如，絕緣體406a具有其厚度例如為10nm以上、較佳為20nm以上、更佳為40nm以上、進一步較佳為60nm以上的區域即可。藉由將絕緣體406a形成得厚，可以拉開從相鄰的絕緣體和絕緣體406a的介面到形成有通道的半導體406b的距離。注意，因為包括電晶體的半導體裝置的生產率可能會下降，所以絕緣體406a具有其厚度例如為200nm以下、較佳為120nm以下、更佳為80nm以下的區域即可。
例如，氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，半導體406b的矽濃度越低，越較佳。例如，在半導體406b與絕緣體406a之間具有藉由 二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的矽濃度低於1×1019atoms/cm3、較佳低於5×1018atoms/cm3、更佳低於2×1018atoms/cm3的區域。此外，在半導體406b與絕緣體406c之間具有藉由SIMS得到的矽濃度低於1×1019atoms/cm3、較佳低於5×1018atoms/cm3、更佳低於2×1018atoms/cm3的區域。
此外，為了降低半導體406b的氫濃度，較佳為降低絕緣體406a及絕緣體406c的氫濃度。絕緣體406a及絕緣體406c具有藉由SIMS得到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低半導體406b的氮濃度，較佳為降低絕緣體406a及絕緣體406c的氮濃度。絕緣體406a及絕緣體406c具有藉由SIMS得到的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
另外，當銅混入氧化物半導體中時，有時生成電子陷阱。電子陷阱有時使電晶體的臨界電壓向正方向漂移。因此，半導體406b的表面或內部的銅濃度越低，越較佳。例如，半導體406b較佳為具有銅濃度為1×1019atoms/cm3以下、5×1018atoms/cm3以下或者1×1018atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採 用沒有絕緣體406a或絕緣體406c的兩層結構。或者，也可以採用在絕緣體406a上或下、或者在絕緣體406c上或下設置具有作為絕緣體406a、半導體406b和絕緣體406c例示的絕緣體和半導體中的任一個的四層結構。或者，也可以採用在絕緣體406a上、絕緣體406a下、絕緣體406c上、絕緣體406c下中的任兩個以上的位置設置具有作為絕緣體406a、半導體406b和絕緣體406c例示的絕緣體和半導體中的任一個的n層結構(n為5以上的整數)。
作為基板400例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，作為半導體基板，可以舉出由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容元件、電阻元件、切換元 件、發光元件、記憶元件等。
此外，作為基板400也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板400上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板400，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板400也可以具有伸縮性。此外，基板400可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板400例如包括具有如下厚度的區域：5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板400形成得薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板400形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板400上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板400，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板400的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板400，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以 下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板400。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式3 〈電晶體的製造方法1〉
下面，參照圖12A至圖28C說明根據本發明的圖1A至圖1C的電晶體的製造方法。
首先，準備基板400。
接著，形成絕緣體401。絕緣體401可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱量的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體被分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得 到高品質的膜。另外，因為在熱CVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容元件等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生這種電漿損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
另外，ALD法也是能夠減少對被處理物造成的電漿損傷的成膜方法。此外，在利用ALD法的成膜時不產生電漿損傷，所以能夠得到缺陷較少的膜。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。 此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以縮短其成膜時所需的時間。因此，有時可以提高半導體裝置的生產率。
接著，在絕緣體401上形成絕緣體301。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體301。
接著，在絕緣體301中形成到達絕緣體401的槽。槽例如在其範疇內包括孔或開口等。在形成槽時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。作為絕緣體401，較佳為選擇在對絕緣體301進行蝕刻形成槽時被用作蝕刻障壁膜的絕緣體。例如，當作為被形成槽的絕緣體301使用氧化矽膜時，作為絕緣體401可以使用氮化矽膜、氧化鋁膜、氧化鉿膜。
在形成槽之後，形成將成為導電體310a及導電體310b的導電體。將成為導電體310a及導電體310b的導電體較佳為包含具有不容易使氧透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用該導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成將成為導電體310a及導電體310b的導電體。
接著，藉由進行化學機械拋光(Chemical Mechanical Polishing：CMP)去除絕緣體301上的將成為導電體310a及導電體310b的導電體。其結果是，只在槽殘留導電體310a及導電體310b，所以可以形成其頂面平坦的佈線層。
接著，在絕緣體301、導電體310a及導電體310b上形成絕緣體302。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體302。在絕緣體302上形成電子俘獲層303。電子俘獲層303較佳為具有不容易使氧或氫等雜質透過的功能。例如，可使用氮化矽膜、氧化鋁膜、氧化鉿膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成電子俘獲層303。
接著，在電子俘獲層303上形成絕緣體402。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體402。接著，也可以進行對絕緣體402添加氧的處理。作為添加氧的處理，例如可以舉出離子植入法、電漿處理法等。添加到絕緣體402的氧成為過量氧。
接著，在絕緣體402上形成絕緣體406a_1。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體406a_1。
接著，也可以進行對絕緣體406a_1添加氧的處理。作為添加氧的處理，例如有離子植入法、電漿處理法等。另外，添加到絕緣體406a_1的氧成為過量氧。較佳為對對應於絕緣體406a_1的層進行添加氧的處理。接 著，在絕緣體406a_1上形成半導體406b_1。
接著，較佳為進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行第一加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行第一加熱處理，可以提高半導體406b_1的結晶性，並可以去除氫或水等雜質。或者，在第一加熱處理中，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency：射頻)的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿而生成的氧自由基高效地導入半導體406b_1中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。
接著，在半導體406b_1上形成導電體414。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體414(參照圖12A至圖12C)。
接著，藉由利用光微影法等對導電體414進行加工，形成導電體415(參照圖13A至圖13C)。
接著，藉由光微影法等對絕緣體406a_1、半導體406b_1及導電體415進行加工，來形成包括絕緣體406a、半導體406b、導電體416a1及導電體416a2的多層膜。在此，藉由在形成導電體時損傷成為半導體406b的半導體的頂面，形成區域407。因為區域407包括半導體406b低電阻化了的區域，所以導電體415和半導體406b之間的接觸電阻也變低。另外，當形成多層膜時，有時絕緣體402也被蝕刻而其一部分區域變薄。也就是說，絕緣體402有時具有在與多層膜接觸的區域包括凸部的形狀(參照圖14A至圖14C)。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，既可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後 進行乾蝕刻處理，來去除光阻遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以對平行平板型電極中的一個施加高頻電源；也可以對平行平板型電極中的一個施加不同的多個高頻電源；也可以對平行平板型電極的各個施加相同的高頻電源；或者對各個平行平板型電極施加頻率不同的高頻電源。此外，也可以使用包括高密度電漿源的乾蝕刻裝置。作為包括高密度電漿源的乾蝕刻裝置，例如可以使用感應耦合型電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
接著，形成絕緣體406c。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體406c。接著，在絕緣體406c上形成絕緣體412。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體412。
接著，形成將成為導電體404的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成將成為導電體404的導電體。然後，藉由利用光微影法等對將成為導電體404的導電體進行加工，形成導電體404(參照圖15A至圖15C)。
接著，形成絕緣體408。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體408。 較佳的是，作為絕緣體408，使用含有氧的電漿形成氧化鋁，由此可以將該電漿中的氧作為過量氧添加到絕緣體412的頂面。
接著，在絕緣體408上形成絕緣體410。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體410。或者，可以使用旋塗法、浸漬法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)、刮刀(doctor knife)法、輥塗(roll coater)法或簾式塗布(curtain coater)法等形成絕緣體410。
可以以其頂面具有平坦性的方式形成絕緣體410。例如，在成膜剛結束後，絕緣體410的頂面可以具有平坦性。或者，例如，在成膜後，可以從頂面去除絕緣體等以使絕緣體410平行於基板背面等基準面。將這種處理稱為平坦化處理。作為平坦化處理，有CMP處理、乾蝕刻處理等。注意，絕緣體410的頂面也可以不具有平坦性(參照圖16A至圖16C)。
以下，對本發明的第一開口、第二開口、第三開口及第四開口的製造方法進行詳細的說明。
首先，在絕緣體410上形成導電體417a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體417a。接著，在導電體417a上形成絕緣體419a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體419a(參照圖17A至圖17C)。
接著，利用光微影法等在絕緣體419a上形成 光阻遮罩420。雖然未圖示，但是也可以在絕緣體419a上形成有機塗佈膜，利用光微影法等在該有機塗佈膜上形成光阻遮罩420。藉由在絕緣體419a和光阻遮罩420之間形成有機塗佈膜，有時由於有機塗佈膜而絕緣體419a和光阻遮罩420的緊密性得到提高(參照圖18A至圖18C)。
接著，將該光阻遮罩用作遮罩，利用乾蝕刻法直到到達導電體417a的頂面為止對絕緣體419a進行第一加工，由此形成絕緣體419。當在絕緣體419a上形成有機塗佈膜時，可以在第一加工之前，利用乾蝕刻法等對該有機塗佈膜進行加工。作為在有機塗佈膜的加工時使用的氣體，例如可以使用C4F6氣體、C2F8氣體、CF4氣體、SF6氣體或CHF3氣體等。
作為在第一加工中使用的氣體，例如可以使用C4F6氣體、C2F8氣體、CF4氣體、SF6氣體和CHF3氣體中的一種或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體等。作為在有機塗佈膜的加工及絕緣體419的加工中使用的乾蝕刻裝置可以使用上述乾蝕刻裝置，但是較佳為使用具有平行平板型電極的每一個與頻率不同的高頻電源連接的結構的乾蝕刻裝置(參照圖19A至圖19C)。
接著，利用乾蝕刻法直到到達絕緣體410的頂面為止對導電體417a進行第二加工，由此形成導電體417。作為在乾蝕刻中使用的氣體，例如可以使用C4F6氣 體、C2F8氣體、CF4氣體、SF6氣體、CHF3氣體、Cl2氣體、BCl3氣體和SiCl4氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體、氫氣體等。此時，有時光阻遮罩420被蝕刻而消失。作為乾蝕刻裝置，也可以使用上述第一加工中的乾蝕刻裝置。藉由上述步驟，形成包括導電體417及絕緣體419的硬遮罩(參照圖20A至圖20C)。
注意，上述硬遮罩也可以是只有導電體417的一層。此時，可以在利用光微影法等在導電體417上形成光阻遮罩420之後進行上述第二加工。有時由於第二加工，因此光阻遮罩420被蝕刻而消失。或者，有可能產生如下情況：沒有硬遮罩而只形成光阻遮罩420；或者形成包括有機塗佈膜及光阻遮罩420的兩層遮罩。
接著，將包括導電體417及絕緣體419的硬遮罩用作遮罩，利用乾蝕刻法直到第一開口、第二開口、第三開口及第四開口到達絕緣體408的頂面為止對絕緣體410進行第三加工。作為在乾蝕刻中使用的氣體可以使用與上述第一加工相同的氣體。作為乾蝕刻裝置，可以使用與上述第一加工相同的裝置。
當絕緣體410的頂面具有平坦性時，各開口中的絕緣體410的厚度互不相同，厚度第一大的是第一開口，第二大的是第四開口，第三大的是第二開口及第三開口。
就是說，在第三加工中，首先，第二開口及 第三開口中的絕緣體410被蝕刻而到達絕緣體408。接著，第四開口中的絕緣體410被蝕刻而到達絕緣體408。最後，第一開口中的絕緣體410被蝕刻而到達絕緣體408。就是說，直到第二開口、第三開口及第四開口到達絕緣體408後且第一開口到達絕緣體408為止，第二開口、第三開口及第四開口中的絕緣體408被過蝕刻。
因此，作為第三加工條件，使絕緣體408的蝕刻速率比絕緣體410小，換言之，使絕緣體408的蝕刻速率和絕緣體410的蝕刻速率的比例大，因此可以儘可能抑制蝕刻進行到第二開口及第三開口的絕緣體408。作為絕緣體408的蝕刻速率和絕緣體410的蝕刻速率的比例，將絕緣體408的蝕刻速率設定為1，將絕緣體410的蝕刻速率設定為5以上，較佳為10以上(參照圖21A至圖21C)。
接著，對絕緣體408進行第四加工，其中利用乾蝕刻法直到第一開口、第二開口及第三開口到達絕緣體412為止進行加工，並且直到第四開口到達導電體404為止進行加工。
接著，利用乾蝕刻法直到第一開口、第二開口及第三開口到達絕緣體406c為止對絕緣體412進行第五加工。第四開口在第四加工中到達了導電體404，而在第五加工中第四開口中的導電體404被過蝕刻(參照圖22A至圖22C)。
接著，對絕緣體406c進行第六加工，其中利 用乾蝕刻法直到第一開口到達絕緣體402為止進行加工，並且直到第二開口及第三開口到達導電體416a1及導電體416a2為止進行加工。第四開口在第四加工中到達了導電體404，而在第六加工中第四開口中的導電體404進一步被過蝕刻。
接著，利用乾蝕刻法直到第一開口到達電子俘獲層303為止對絕緣體402進行第七加工。第二開口及第三開口在第六加工中到達了導電體416a1及導電體416a2，而在第七加工中第二開口及第三開口中的導電體416a1及導電體416a2被過蝕刻。第四開口在第四加工中到達了導電體404，而在第七加工中第四開口中的導電體404進一步被過蝕刻(參照圖23A至圖23C)。
接著，利用乾蝕刻法直到第一開口到達絕緣體302為止對電子俘獲層303進行第八加工。第二開口及第三開口在第六加工中到達了導電體416a1及導電體416a2，而在第八加工中第二開口及第三開口中的導電體416a1及導電體416a2被過蝕刻。第四開口在第四加工中到達了導電體404，而在第八加工中第四開口中的導電體404進一步被過蝕刻。
接著，利用乾蝕刻法直到第一開口到達導電體310b為止對絕緣體302進行第九加工。第二開口及第三開口在第六加工中到達了導電體416a1及導電體416a2，而在第九加工中第二開口及第三開口中的導電體416a1及導電體416a2進一步被過蝕刻。第四開口在第四 加工中到達了導電體404，而在第九加工中第四開口中的導電體404進一步被過蝕刻。
第四加工條件、第五加工條件、第六加工條件、第七加工條件、第八加工條件及第九加工條件可以是同一的。作為在乾蝕刻中使用的氣體可以使用與上述第一加工相同的氣體。作為乾蝕刻裝置可以使用與上述第一加工相同的裝置。
作為第四加工條件、第五加工條件、第六加工條件、第七加工條件、第八加工條件及第九加工條件，藉由使導電體404的蝕刻速率、導電體416a1的蝕刻速率、導電體416a2的蝕刻速率及導電體310b的蝕刻速率與絕緣體408及電子俘獲層303的蝕刻速率之間的比例大，可以抑制由於過蝕刻而蝕刻進行到導電體404、導電體416a1及導電體416a2。當將導電體404的蝕刻速率、導電體416a1的蝕刻速率、導電體416a2的蝕刻速率及導電體310b的蝕刻速率設定為1時，將絕緣體408及電子俘獲層303的蝕刻速率設定為5以上，較佳為10以上。
在第三加工條件、第四加工條件、第五加工條件、第六加工條件、第七加工條件、第八加工條件及第九加工條件中，藉由使被用作硬遮罩的絕緣體419及導電體417的蝕刻速率與絕緣體410、絕緣體408、絕緣體412、絕緣體406c、絕緣體402、電子俘獲層303及絕緣體302的蝕刻速率之間的比例大，可以抑制被用作硬遮罩的絕緣體419及導電體417的形狀變化，可以防止開口的 形狀異常。明確而言，可以防止開口的頂部變寬。當將絕緣體419及導電體417的蝕刻速率設定為1時，將絕緣體410、絕緣體408、絕緣體412、絕緣體406c、絕緣體402、電子俘獲層303及絕緣體302的蝕刻速率設定為5以上，較佳為10以上。
注意，可以使用同一乾蝕刻裝置連續地進行第一加工至第九加工。或者，當該乾蝕刻裝置包括多個蝕刻室時，在各加工中可以將基板不暴露於大氣氛圍的方式進行加工，可以防止基板的腐蝕、污染或塵埃的附著，或者生產力得到提高，所以是較佳的。
例如，當乾蝕刻裝置包括兩個蝕刻室時，可以在第一蝕刻室中連續地進行第一加工及第二加工之後，將基板移動到第二蝕刻室，連續地進行第三加工至第九加工。當根據蝕刻時使用的氣體種類如包含氯的氣體和包含氟的氣體等使用不同的蝕刻室時，適合於蝕刻速率的穩定性等。或者，例如可以進行並列處理，其中在第一處理室中進行第一加工至第九加工，在第二蝕刻室中同樣地進行第一加工至第九加工。並列處理可以提高生產性，所以是較佳的。藉由上述步驟，可以形成第一開口、第二開口、第三開口及第四開口(參照圖24A至圖24C)。
接著，形成導電體422a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體422a。以填充形成在絕緣體410等中的開口的方式形成導電體422a。因此，較佳為使用CVD法(尤其是，MCVD 法)。另外，為了提高絕緣體410和藉由MCVD法形成的導電體的緊密性，有時較佳為採用藉由ALD法等形成的導電體與藉由MCVD法形成的導電體的疊層膜。例如，可以使用依次形成有氮化鈦與鎢的多層膜等(參照圖25A至圖25C)。
接著，直到到達絕緣體419的頂面為止對導電體422a進行第一CMP處理，形成導電體422(參照圖26A至圖26C)。
接著，直到到達絕緣體410的頂面為止對導電體422、絕緣體419及導電體417進行第二CMP處理。由此，導電體433埋入在第一開口中，導電體431埋入在第二開口中，導電體429埋入在第三開口中，導電體437埋入在第四開口中(參照圖27A至圖27C)。
接著，在絕緣體410、導電體433、導電體431、導電體429及導電體437上形成導電體，利用光微影法對該導電體的一部分進行蝕刻，由此形成導電體434、導電體432、導電體430及導電體438。藉由上述步驟，可以製造圖1A至圖1C所示的電晶體(參照圖28A至圖28C)。
〈電晶體的製造方法2〉
以下，使用圖29A至圖47C對根據本發明的實施方式的圖4A至圖4C所示的電晶體的製造方法進行說明。注意，直到形成導電體414為止的製程與上述電晶體的製 造方法1相同(參照圖29A至圖29C)。
接著，利用光微影法等對絕緣體406a_1、半導體406b_1及導電體414進行加工，形成包括絕緣體406a、半導體406b及導電體415的多層膜。在此，當形成導電體414時，半導體406b_1的頂面受到損傷而形成區域407。因為區域407具有半導體406b被低電阻化的區域，所以導電體415和半導體406b之間的接觸電阻變低。當形成多層膜時，有時絕緣體402也被蝕刻，一部分的區域減薄。亦即，絕緣體402有時具有在接觸於多層膜的區域具有凸部的形狀(參照圖30A至圖30C)。
接著，形成絕緣體410a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體410a。或者，可以使用旋塗法、浸漬法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)、刮刀(doctor knife)法、輥塗(roll coater)法或簾式塗布(curtain coater)法等形成絕緣體410a。
可以以其頂面具有平坦性的方式形成絕緣體410a。例如，在成膜剛結束後，絕緣體410a的頂面可以具有平坦性。或者，例如，在成膜後，可以從頂面去除絕緣體等以使絕緣體410a的頂面平行於基板背面等基準面，而絕緣體410a具有平坦性。將這種處理稱為平坦化處理。作為平坦化處理，有CMP處理、乾蝕刻處理等。注意，絕緣體410a的頂面也可以不具有平坦性。
接著，利用光微影法等在絕緣體410a上形成 光阻遮罩411。在此，為了提高絕緣體410a的頂面和光阻遮罩的緊密性，例如，在絕緣體410a和光阻遮罩411之間形成有機塗佈膜。另外，也可以在絕緣體410a上形成單層的導電體或導電體和絕緣體的疊層膜，利用光微影法形成硬遮罩(參照圖31A至圖31C)。
接著，利用乾蝕刻法等直到到達絕緣體402為止對絕緣體410a進行第一加工，由此形成絕緣體410。此時，有時直到到達電子俘獲層303為止絕緣體402被蝕刻。作為在第一加工的乾蝕刻中使用的氣體，例如可以使用C4F6氣體、CF4氣體、SF6氣體或CHF3氣體等。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體等。在此，較佳為使用對C4F6氣體添加氧氣體而成的氣體。作為乾蝕刻裝置可以使用上述乾蝕刻裝置，但是較佳為使用具有平行平板型電極的每一個與頻率不同的高頻電源連接的結構的乾蝕刻裝置。
接著，利用乾蝕刻法等對導電體415進行第二加工，由此將導電體415分離為導電體416a1和導電體416a2。作為在第二加工的乾蝕刻中使用的氣體，例如可以使用C4F6氣體、CF4氣體、SF6氣體、Cl2氣體、BCl3氣體和SiCl4氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體。在此，較佳為混合CF4氣體、Cl2氣體和氧氣體而使用。作為乾蝕刻裝置，也可以使用上述第一加工中的乾蝕刻裝置。
此時，半導體406b具有露出的區域。半導體406b的露出的區域中的區域407有時由於上述第二加工而被去除(參照圖32A至圖32C)。
當利用乾蝕刻法進行第一加工及第二加工時，有時蝕刻氣體的殘留成分等雜質附著在半導體406b的露出的區域。例如，當作為蝕刻氣體使用氯類氣體時，氯等附著在半導體406b的露出的區域。另外，當作為蝕刻氣體使用烴類氣體時，碳或氫等附著在半導體406b的露出的區域。當在第二加工之後將基板暴露於大氣時，有時半導體406b的露出的區域等被腐蝕。因此，當在第二加工之後連續地進行利用氧氣體的電漿處理時可以去除上述雜質，而可以防止半導體406b的露出區域等的腐蝕，所以是較佳的。
或者，例如，也可以藉由進行使用稀氫氟酸等的洗滌處理或使用臭氧等的洗滌處理，減少雜質。另外，也可以組合多個洗滌處理。由此，半導體406b的露出區域，換言之，通道形成區域具有高電阻。
另一方面，在導電體416a1和半導體406b的頂面、導電體416a2和半導體406b的頂面互相重疊的區域407中，如上所述，導電體416a1和半導體406b之間、導電體416a2和半導體406b之間的接觸電阻值變低，因此可以得到良好的電晶體特性，所以是較佳的。
接著，形成將成為絕緣體406c的絕緣體，在將成為絕緣體406c的絕緣體上形成將成為絕緣體412的 絕緣體。可以以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成將成為絕緣體406c的絕緣體及將成為絕緣體412的絕緣體。在形成於絕緣體410、導電體416a1及導電體416a2中的開口的側面及底面以均勻的厚度形成將成為絕緣體406c的絕緣體及將成為絕緣體412的絕緣體。因此，較佳為使用ALD法。
接著，形成將成為導電體404的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成將成為導電體404的導電體。以填充形成在絕緣體410等中的開口的方式形成將成為導電體404的導電體。因此，較佳為使用CVD法(尤其是，MCVD法)。另外，為了提高絕緣體410和藉由MCVD法形成的導電體的緊密性，有時較佳為採用藉由ALD法等形成的導電體與藉由CVD法形成的導電體的多層膜。例如，可以使用依次形成有氮化鈦與鎢的多層膜等。
接著，利用CMP等直到將成為導電體404的導電體、將成為絕緣體412的絕緣體及將成為絕緣體406c的絕緣體到達絕緣體410的頂面為止從將成為導電體404的導電體的頂面進行拋光並使其平坦化。由此，可以自對準地形成被用作閘極電極的導電體404而不利用光微影法。另外，形成絕緣體412及絕緣體406c。
因為可以不考慮被用作閘極電極的導電體404與被用作源極電極或汲極電極的導電體416a1及導電體416a2的位置對準精度而形成被用作閘極電極的導電體 404，所以可以縮小半導體裝置的面積。另外，因為不需要光微影製程，所以可以期待製程簡化所引起的生產性的提高(參照圖33A至圖33C)。
接著，在絕緣體410、絕緣體412及絕緣體406c上形成絕緣體418。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體418。接著，在絕緣體418上形成絕緣體408。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體408。較佳的是，作為絕緣體408使用含有氧的電漿形成氧化鋁，由此可以將該電漿中的氧作為過量氧添加到絕緣體418的頂面。
在形成將成為絕緣體408的絕緣體之後，在任何時候都可以進行第二加熱處理。藉由進行第二加熱處理，包含在絕緣體418中的過量氧經過絕緣體410、絕緣體402及絕緣體406a移動到半導體406b。包含在絕緣體418中的過量氧經過絕緣體412及/或絕緣體406c移動到半導體406b。如此，因為過量氧經過兩個路徑移動到半導體406b，所以可以降低半導體406b的缺陷(氧缺陷)。
注意，在包含在絕緣體418中的過量氧(氧)可以擴散到半導體406b的溫度下進行第二加熱處理即可。例如，也可以參照關於第一加熱處理的記載。或者，第二加熱處理的溫度較佳低於第一加熱處理。第一加熱處理和第二加熱處理的溫度差為20℃以上且150℃以 下，較佳為40℃以上且100℃以下。由此，可以抑制過多的過量氧(氧)從絕緣體402被釋放。注意，若各層的成膜時的加熱能夠兼作與第二加熱處理同等的加熱處理，則有時無需進行第二加熱處理。
接著，在絕緣體408上形成絕緣體428。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體428(參照圖34A至圖34C)。
以下，對根據本發明的實施方式的第一開口、第二開口、第三開口及第四開口的製造方法進行詳細的說明。
首先，在絕緣體428上形成導電體417a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體417a。接著，在導電體417a上形成絕緣體419a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體419a(參照圖35A至圖35C)。
接著，利用光微影法等在絕緣體419a上形成光阻遮罩420。雖然未圖示，但是也可以在絕緣體419a上形成有機塗佈膜，利用光微影法等在該有機塗佈膜上形成光阻遮罩420。藉由在絕緣體419a和光阻遮罩420之間形成有機塗佈膜，有時由於有機塗佈膜而絕緣體419a和光阻遮罩420的緊密性得到提高(參照圖36A至圖36C)。
接著，將該光阻遮罩用作遮罩，利用乾蝕刻法直到到達導電體417a的頂面為止對絕緣體419a進行第 一加工，由此形成絕緣體419。當在絕緣體419a上形成有機塗佈膜時，可以在第一加工之前，利用乾蝕刻法等對該有機塗佈膜進行加工。作為在有機塗佈膜的加工時使用的氣體，例如可以使用C4F6氣體、C2F8氣體、CF4氣體、SF6氣體或CHF3氣體等。
作為在第一加工中使用的氣體，例如可以使用C4F6氣體、C2F8氣體、CF4氣體、SF6氣體和CHF3氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體等。作為在有機塗佈膜的加工及絕緣體419的加工中使用的乾蝕刻裝置可以使用上述乾蝕刻裝置，但是較佳為使用具有平行平板型電極的每一個與頻率不同的高頻電源連接的結構的乾蝕刻裝置(參照圖37A至圖37C)。
接著，利用乾蝕刻法直到到達絕緣體428的頂面為止對導電體417a進行第二加工，由此形成導電體417。作為在乾蝕刻中使用的氣體，例如可以使用C4F6氣體、C2F8氣體、CF4氣體、SF6氣體、CHF3氣體、Cl2氣體、BCl3氣體和SiCl4氣體等中的一個或混合它們中的兩種以上而成的氣體。或者，可以對上述氣體適當地添加氧氣體、氦氣體、氬氣體或氫氣體等。此時，有時光阻遮罩420被蝕刻而消失。作為乾蝕刻裝置，也可以使用上述第一加工中的乾蝕刻裝置。藉由上述步驟，形成包括導電體417及絕緣體419的硬遮罩(參照圖38A至圖38C)。
注意，上述硬遮罩也可以是只有導電體417 的一層。此時，可以在利用光微影法等在導電體417a上形成光阻遮罩420之後進行上述第二加工。有時由於第二加工，因此光阻遮罩420被蝕刻而消失。或者，有可能產生如下情況：沒有硬遮罩而只形成光阻遮罩420；或者形成包括有機塗佈膜及光阻遮罩420的兩層遮罩。
接著，將包括導電體417及絕緣體419的硬遮罩用作遮罩，利用乾蝕刻法直到第一開口、第二開口、第三開口及第四開口到達絕緣體408的頂面為止對絕緣體428進行第三加工。作為在乾蝕刻中使用的氣體可以使用與上述第一加工相同的氣體。作為乾蝕刻裝置，可以使用與上述第一加工相同的裝置(參照圖39A至圖39C)。
接著，利用乾蝕刻法直到第一開口、第二開口及第三開口及第四開口到達絕緣體418的頂面為止對絕緣體408進行第四加工。
接著，對絕緣體418進行第五加工，其中利用乾蝕刻法直到第一開口、第二開口及第三開口到達絕緣體410為止進行加工，並且直到第四開口到達導電體404為止進行加工。
接著，對絕緣體410進行第六加工，其中利用乾蝕刻法直到第一開口到達絕緣體402為止進行加工，直到第二開口到達導電體416a1為止進行加工，並且直到第三開口到達導電體416a2為止進行加工。第四開口沒有包括絕緣體410，在第五加工中到達了導電體404，而在第六加工中導電體404被過蝕刻(參照圖40A至圖 40C)。
因為絕緣體410的頂面因CMP處理等而具有平坦性，所以第一開口中的絕緣體410與第二開口及第三開口中的絕緣體410的厚度互不相同，厚度第一大的是第一開口，第二大的是第二開口及第三開口。注意，第四開口沒有包括絕緣體410。
就是說，在第六加工中，首先，第二開口及第三開口中的絕緣體410被蝕刻而到達導電體416a1及導電體416a2。接著，第一開口中的絕緣體410被蝕刻而到達絕緣體402。就是說，直到第二開口及第三開口到達導電體416a1及導電體416a2後且第一開口到達絕緣體402為止，第二開口及第三開口中的導電體416a1及導電體416a2被過蝕刻。或者，在第六加工中，第四開口中的導電體404被過蝕刻。
接著，利用乾蝕刻法直到第一開口到達絕緣體302為止對絕緣體402及電子俘獲層303進行第七加工。第二開口及第三開口在第六加工中到達了導電體416a1及導電體416a2，而在第七加工中導電體416a1及導電體416a2進一步被過蝕刻。第四開口在第五加工中到達了導電體404，而在第七加工中導電體404進一步被過蝕刻(參照圖41A至圖41C)。
接著，利用乾蝕刻法直到第一開口到達導電體310b為止對絕緣體302進行第八加工。第二開口及第三開口在第六加工中到達了導電體416a1及導電體 416a2，而在第八加工中導電體416a1及導電體416a2進一步被過蝕刻。第四開口在第五加工中到達了導電體404，而在第八加工中導電體404進一步被過蝕刻(參照圖42A至圖42C)。
第四加工條件、第五加工條件、第六加工條件、第七加工條件及第八加工條件可以是同一的。作為在乾蝕刻中使用的氣體可以使用與上述第一加工相同的氣體。作為乾蝕刻裝置可以使用與上述第一加工相同的裝置。
作為第四加工條件、第五加工條件、第六加工條件、第七加工條件及第八加工條件，藉由使導電體404的蝕刻速率、導電體416a1的蝕刻速率、導電體416a2的蝕刻速率及導電體310b的蝕刻速率與絕緣體408及電子俘獲層303的蝕刻速率之間的比例大，可以抑制由於過蝕刻而蝕刻進行到導電體404、導電體416a1及導電體416a2。當將導電體404的蝕刻速率、導電體416a1的蝕刻速率、導電體416a2的蝕刻速率及導電體310b的蝕刻速率設定為1時，將絕緣體408及電子俘獲層303的蝕刻速率設定為5以上，較佳為10以上。
在第三加工條件、第四加工條件、第五加工條件、第六加工條件、第七加工條件及第八加工條件中，藉由使被用作硬遮罩的絕緣體419及導電體417的蝕刻速率與絕緣體428、絕緣體418、絕緣體408、絕緣體410、絕緣體402、電子俘獲層303及絕緣體302的蝕刻速率之 間的比例大，可以抑制被用作硬遮罩的絕緣體419及導電體417的形狀變化，可以防止開口的形狀異常。明確而言，可以防止開口的頂部變寬。當將絕緣體419及導電體417的蝕刻速率設定為1時，將絕緣體428、絕緣體418、絕緣體408、絕緣體410、絕緣體402、電子俘獲層303及絕緣體302的蝕刻速率設定為5以上，較佳為10以上。
接著，形成導電體422a。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體422a。以填充形成在絕緣體410等中的開口的方式形成導電體422a。因此，較佳為使用CVD法(尤其是，MCVD法)。另外，為了提高絕緣體410等和藉由MCVD法形成的導電體的緊密性，有時較佳為採用藉由ALD法等形成的導電體與藉由CVD法形成的導電體的多層膜。例如，可以使用依次形成有氮化鈦與鎢的多層膜等(參照圖43A至圖43C)。
接著，直到到達絕緣體419的頂面為止對導電體422a進行第一CMP處理，由此形成導電體422(參照圖44A至圖44C)。
接著，直到到達絕緣體428的頂面為止對導電體422、絕緣體419及導電體417進行第二CMP處理。由此，導電體433埋入在第一開口中，導電體431埋入在第二開口中，導電體429埋入在第三開口中，導電體437埋入在第四開口中(參照圖45A至圖45C)。
接著，在絕緣體428、導電體433、導電體431、導電體429及導電體437上形成導電體，利用光微影法對該導電體的一部分進行蝕刻，由此形成導電體434、導電體432、導電體430及導電體438。藉由上述步驟，可以製造圖4A至圖4C所示的電晶體(參照圖46A至圖46C)。
如上所述，在形成絕緣體410時，利用乾蝕刻法等直到到達絕緣體402為止對絕緣體410a進行第一加工，由此形成絕緣體410。此時，有時直到到達電子俘獲層303上為止絕緣體402被蝕刻，此時的電晶體具有圖47A至圖47C所示的結構。本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式4 〈記憶體裝置1〉
參照圖48A及圖48B示出半導體裝置(記憶體裝置)的一個例子，其中使用根據本發明的一個實施方式的電晶體，即使在沒有電力供應的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
圖48A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用上述電晶體。
電晶體3300較佳為關態電流小的電晶體。例 如，作為電晶體3300可以採用使用氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以在長期間使半導體裝置的特定的節點保持存儲內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而實現低耗電的半導體裝置。
在圖48A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的一個電極電連接，第五佈線3005與電容元件3400的另一個電極電連接。
圖48A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位被供應到與電晶體3200的閘極及電容元件3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，供應賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位而使電晶 體3300處於非導通狀態，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流小，所以節點FG的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001供應規定的電位(恆電位)的狀態下對第五佈線3005供應適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為如下緣故：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。例如，在不讀出 資訊的記憶單元中，藉由對第五佈線3005供應不管施加到節點FG的電荷如何都使電晶體3200成為“非導通狀態”的電位，亦即低於Vth_H的電位，能夠讀出所希望的記憶單元中的資訊。或者，在不讀出資訊的記憶單元中，藉由對第五佈線3005供應不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，亦即高於Vth_L的電位，能夠僅讀出所希望的記憶單元中的資訊。
〈半導體裝置的結構1〉
圖49是對應於圖48A的半導體裝置的剖面圖。圖49所示的半導體裝置包括電晶體3200、電晶體3300以及電容元件3400。電晶體3300及電容元件3400配置於電晶體3200的上方。雖然在此示出了作為電晶體3300使用圖1A至圖1C所示的電晶體的例子，但是根據本發明的一個實施方式的半導體裝置不侷限於此。因此，適當地參照上述電晶體的記載。
此外，圖49所示的電晶體3200是使用半導體基板450的電晶體。電晶體3200包括半導體基板450中的區域474a、半導體基板450中的區域474b、絕緣體462以及導電體454。
在電晶體3200中，區域474a及區域474b被用作源極區域及汲極區域。另外，絕緣體462被用作閘極絕緣體。另外，導電體454被用作閘極電極。因此，能夠由供應到導電體454的電位控制通道形成區域的電阻。亦 即，能夠由供應到導電體454的電位控制區域474a與區域474b之間的導通.非導通。
作為半導體基板450，例如可以使用由矽或鍺等單一材料構成的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的半導體基板等。較佳的是，作為半導體基板450使用單晶矽基板。
作為半導體基板450使用包含賦予n型導電性的雜質的半導體基板。注意，作為半導體基板450，也可以使用包含賦予p型導電性的雜質的半導體基板。此時，在形成電晶體3200的區域中配置包含賦予n型導電性的雜質的井即可。或者，半導體基板450也可以為i型。
半導體基板450的頂面較佳為具有(110)面。由此，能夠提高電晶體3200的通態特性。
區域474a及區域474b是包含賦予p型導電性的雜質的區域。由此，電晶體3200具有p通道電晶體的結構。
雖然在此說明了電晶體3200為p通道電晶體的情況，但是電晶體3200也可以為n通道電晶體。
注意，電晶體3200與鄰接的電晶體被區域460等隔開。區域460具有絕緣性。
圖49所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、絕緣體470、絕緣體472、絕緣體475、絕緣體402、絕緣體410、絕緣體418、絕緣體 408、絕緣體428、絕緣體465、絕緣體467、絕緣體469、絕緣體498、導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體476c、導電體479a、導電體479b、導電體479c、導電體477a、導電體477b、導電體477c、導電體484a、導電體484b、導電體484c、導電體484d、導電體483a、導電體483b、導電體483c、導電體483d、導電體483e、導電體483f、導電體485a、導電體485b、導電體485c、導電體485d、導電體487a、導電體487b、導電體487c、導電體488a、導電體488b、導電體488c、導電體490a、導電體490b、導電體489a、導電體489b、導電體491a、導電體491b、導電體491c、導電體492a、導電體492b、導電體492c、導電體494、導電體496、絕緣體406a、半導體406b以及絕緣體406c。
絕緣體464配置於電晶體3200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體470配置於絕緣體468上。絕緣體472配置於絕緣體470上。絕緣體475配置於絕緣體472上。電晶體3300配置於絕緣體475上。絕緣體418配置於電晶體3300上。絕緣體408配置於絕緣體418上。絕緣體428配置於絕緣體408上。絕緣體465配置於絕緣體428上。電容元件3400配置於絕緣體465上。絕緣體469配置於電容元件3400上。
絕緣體464包括到達區域474a的開口、到達 區域474b的開口以及到達導電體454的開口。導電體480a、導電體480b及導電體480c分別埋入在各開口中。
絕緣體466包括到達導電體480a的開口、到達導電體480b的開口以及到達導電體480c的開口。導電體478a、導電體478b及導電體478c分別埋入在各開口中。
絕緣體468包括到達導電體478a的開口、到達導電體478b的開口以及到達導電體478c的開口。導電體476a、導電體476b或導電體476c分別埋入在各開口中。
在絕緣體468上包括與導電體476a接觸的導電體479a、與導電體476b接觸的導電體479b以及與導電體476c接觸的導電體479c。絕緣體472包括經過絕緣體470到達導電體479a的開口、經過絕緣體470到達導電體479b的開口、以及經過絕緣體470到達導電體479c的開口。導電體477a、導電體477b以及導電體477c分別埋入在各開口中。
絕緣體475包括與電晶體3300的通道形成區域重疊的開口、到達導電體477a的開口、到達導電體477b的開口、到達導電體477c的開口以及到達絕緣體472的開口。導電體484a、導電體484b、導電體484c和導電體484d分別埋入在各開口中。
導電體484d也可以具有電晶體3300的底閘極電極的功能。或者，例如，也可以藉由對導電體484d 供應預定的電位，來控制電晶體3300的臨界電壓等的電特性。或者，例如，也可以將導電體484d與電晶體3300的頂閘極電極電連接。由此，可以增加電晶體3300的通態電流。此外，由於可以抑制衝穿現象，因此可以使電晶體3300的飽和區域中的電特性穩定。
絕緣體402包括到達導電體484a的開口、到達導電體484b的開口以及到達導電體484c的開口。
絕緣體428包括：經過絕緣體408、絕緣體418、絕緣體410及絕緣體402到達導電體484a的開口；經過絕緣體408、絕緣體418、絕緣體410及絕緣體402到達導電體484c的開口；經過絕緣體408、絕緣體418及絕緣體410分別到達電晶體3300的源極電極和汲極電極的導電體的兩個開口；經過絕緣體408及絕緣體418到達電晶體3300的閘極電極的導電體的開口；以及經過絕緣體408、絕緣體418、絕緣體410及絕緣體402到達導電體484b的導電體的開口。導電體483a、導電體483b、導電體483c、導電體483e、導電體483f和導電體483d分別埋入在各開口中。
在絕緣體428上包括與導電體483a、483e接觸的導電體485a、與導電體483b接觸的導電體485b、與導電體483c及導電體483f接觸的導電體485c以及與導電體483d接觸的導電體485d。絕緣體465包括到達導電體485a的開口、到達導電體485b的開口以及到達導電體485c的開口。導電體487a、導電體487b或導電體487c 分別埋入在開口中。
在絕緣體465上包括與導電體487a接觸的導電體488a、與導電體487b接觸的導電體488b以及與導電體487c接觸的導電體488c。絕緣體467包括到達導電體488a的開口以及到達導電體488b的開口。導電體490a或導電體490b分別埋入在開口中。此外，導電體488c與電容元件3400的一個電極的導電體494接觸。
在絕緣體467上包括與導電體490a接觸的導電體489a以及與導電體490b接觸的導電體489b。絕緣體469包括到達導電體489a的開口、到達導電體489b的開口、到達電容元件3400的另一個電極的導電體496的開口。導電體491a、導電體491b或導電體491c分別埋入在開口中。
在絕緣體469上包括與導電體491a接觸的導電體492a、與導電體491b接觸的導電體492b以及與導電體491c接觸的導電體492c。
作為絕緣體464、絕緣體466、絕緣體468、絕緣體470、絕緣體472、絕緣體475、絕緣體402、絕緣體410、絕緣體408、絕緣體428、絕緣體465、絕緣體467、絕緣體469及絕緣體498，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，作為絕緣體401，使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化 鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭即可。
絕緣體464、絕緣體466、絕緣體468、絕緣體470、絕緣體472、絕緣體475、絕緣體402、絕緣體410、絕緣體408、絕緣體428、絕緣體465、絕緣體467、絕緣體469和絕緣體498中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體3300的附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體3300的電特性穩定。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體476c、導電體479a、導電體479b、導電體479c、導電體477a、導電體477b、導電體477c、導電體484a、導電體484b、導電體484c、導電體484d、導電體483a、導電體483b、導電體483c、導電體483d、導電體483e、導電體483f、導電體485a、導電體485b、導電體485c、導電體485d、導電體487a、導電體487b、導電體487c、導電體488a、導電體488b、導電體488c、導電體490a、導電體490b、導電體489a、導電體489b、導電體491a、導電體491b、導電體491c、導電體492a、導電體492b、導電體492c、導電體494及導電體 496，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
作為半導體406b，較佳為使用氧化物半導體。注意，有時可以使用矽(包括應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
作為絕緣體406a及絕緣體406c，較佳為使用包含一種或兩種以上的構成半導體406b的除了氧之外的元素的氧化物。注意，有時可以使用矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
電晶體3200的源極或汲極藉由導電體480a、導電體478a、導電體476a、導電體479a、導電體477a、導電體484a、導電體483a、導電體485a、導電體483e與電晶體3300的源極電極和汲極電極中的一個的導電體電連接。此外，電晶體3200的閘極電極的導電體454藉由導電體480c、導電體478c、導電體476c、導電體479c、導電體477c、導電體484c、導電體483c、導電體485c、導電體483f與電晶體3300的源極電極和汲極電極中的另一個的導電體電連接。
電容元件3400包括：電晶體3300的源極電極和汲極電極中的一個；藉由導電體483c、導電體485c、導電體487c及導電體488c與電容元件3400的一個電極電連接的導電體494；絕緣體498；以及電容元件3400的另一個電極的導電體496。另外，藉由在電晶體3300的上方或下方形成電容元件3400，可以縮小半導體裝置的尺寸，所以是較佳的。
其他組件的結構可以適當地參照關於圖4A至圖4C等的記載。
注意，圖50所示的半導體裝置與圖49所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖50所示的半導體裝置參照圖49所示的半導體裝置的記載。明確而言，在圖50所示的半導體裝置中，電晶體3200為Fin(鰭)型。藉由將電晶體3200形成為Fin型電晶體，實效的通道寬度得到增大，從而能夠提高電晶體3200的通態特性。另外，由於可以增大閘極電極的電場的影響，所以能夠提高電晶體3200的關態特性。另外，電晶體3200可以為p通道電晶體或n通道電晶體。
雖然在本實施方式中示出了在電晶體3200上包括電晶體3300且在電晶體3300上包括電容元件3400的半導體裝置的一個例子，但是也可以在電晶體3200上包括具有與電晶體3300同樣的半導體的一個以上的電晶體。藉由採用這種結構，可以進一步提高半導體裝置的集成度。
〈記憶體裝置2〉
圖48B所示的半導體裝置與圖48A所示的半導體裝置不同之處為圖48B所示的半導體裝置不包括電晶體3200。在此情況下也可以藉由與圖48A所示的半導體裝置相同的工作進行資訊的寫入及保持工作。
說明圖48B所示的半導體裝置中的資訊讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的一個電極的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的一個電極的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，在再次分配電荷之前的第三佈線3003的電位為VB0時，在再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的一個電極的電位成為兩種狀態，亦即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
而且，藉由對第三佈線3003的電位和規定的 電位進行比較可以讀出資訊。
在此情況下，可以採用一種結構，其中對用來驅動記憶單元的驅動電路使用上述應用第一半導體的電晶體，且將作為電晶體3300的應用第二半導體的電晶體層疊在驅動電路上。
上述半導體裝置可以應用使用氧化物半導體的關態電流小的電晶體來長期間地保持存儲內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而可以實現低耗電的半導體裝置。此外，在沒有電力的供應時(注意，較佳為固定電位)也可以長期間地保持存儲內容。
此外，因為該半導體裝置在寫入資訊時不需要高電壓，所以其中不容易產生元件的劣化。由於例如不如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如絕緣體的劣化等的問題。換言之，根據本發明的一個實施方式的半導體裝置是對習知的非揮發性記憶體所具有的問題的重寫的次數沒有限制而其可靠性得到極大提高的半導體裝置。再者，根據電晶體的導通狀態或非導通狀態而進行資訊寫入，而可以進行高速工作。本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式5 〈半導體裝置的結構2〉
在本實施方式中，參照圖式說明利用本發明的一個實施方式的電晶體的電路的一個例子。
〈剖面結構〉
圖51A及圖51B示出本發明的一個實施方式的半導體裝置的剖面圖。在圖51A中，X1-X2方向表示通道長度方向，而在圖51B中，Y1-Y2方向表示通道寬度方向。圖51A及圖51B所示的半導體裝置在下部包括使用第一半導體材料的電晶體2200，而在上部包括使用第二半導體材料的電晶體2100。圖51A及圖51B示出了作為使用第二半導體材料的電晶體2100使用圖4A至圖4C所例示的電晶體的例子。
第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等)用作第一半導體材料，並且將氧化物半導體用作第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，藉由將在上述實施方式中例示出的電晶體適用於使用氧化物半導體的電晶體，可以得到良好的次臨界值特性，而實現微型電晶體。此外，該電晶體的開關速度快，所以可以進行高速工作，並且其關態電流小，所以洩漏電流小。
電晶體2200可以是n通道電晶體和p通道電 晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的根據本發明的一個實施方式的電晶體之外，半導體裝置的材料及結構等具體結構不侷限於在此所示的結構。
在圖51A及圖51B所示的結構中，在電晶體2200上隔著絕緣體2201、絕緣體2207及絕緣體2208設置有電晶體2100。在電晶體2200與電晶體2100之間設置有多個佈線2202。此外，藉由埋入各種絕緣體中的多個插頭2203使設置在該絕緣膜上及下的佈線或電極彼此電連接。此外，還設置有覆蓋電晶體2100的絕緣體2204以及絕緣體2204上的佈線2205。
如此，藉由層疊兩種電晶體，可以減少電路的佔有面積，而可以高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜的附近的絕緣體中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有防止氫的擴散的功能的絕緣體2207是特別有效的。藉由利用絕緣體2207將氫封閉在下層，可以提 高電晶體2200的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣體2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
此外，較佳為在電晶體2100上以覆蓋包括氧化物半導體膜的電晶體2100的方式形成具有防止氫的擴散的功能的障壁膜。該障壁膜可以使用與絕緣體2207相同的材料，特別較佳為使用氧化鋁膜。氧化鋁膜可以在成膜時對其下方的絕緣體添加過量氧，且藉由熱製程過量氧移動到電晶體2100的氧化物半導體層，其效果是修復氧化物半導體層中的缺陷。再者，氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由作為覆蓋電晶體2100的該障壁膜使用氧化鋁膜，可以防止氧從電晶體2100中的氧化物半導體膜脫離，還可以防止水及氫混入氧化物半導體膜。另外，既可以使用具有疊層結構的絕緣體2204作為該障壁膜，又可以在絕緣體2204的下側設置該障壁膜。
另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。圖51E及圖51F示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣體2212。半導體基板2211具有頂端細的凸部(也稱 為鰭)。此外，也可以在凸部上設置有絕緣體。該絕緣體被用作避免在形成凸部時半導體基板2211被蝕刻的遮罩。另外，凸部可以是頂端不細的形狀，例如該凸部也可以是大致長方體或頂端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣體2214，且在該閘極絕緣體2214上設置有閘極電極2213。在半導體基板2211中形成有源極區域及汲極區域2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個實施方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成具有凸部的半導體區域。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式6 〈CMOS電路〉
圖51C所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
〈類比開關〉
圖51D所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實 施。
實施方式7 〈CPU〉
下面說明包括上述電晶體或上述記憶體裝置等半導體裝置的CPU。
圖52是示出其一部分使用上述電晶體的CPU的一個例子的結構的方塊圖。
圖52所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖52所示的CPU只是簡化其結構而示的一個例子而已，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖52所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器 1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態進行暫存器1196的讀出或寫入。
在圖52所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖52所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇是由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖53是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括在電源關閉時失去存儲資料的電路1201、在電源關閉時不失去存儲資料 的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電性(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電性(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態/非導通狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態/非導通狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極的一個互相電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電 容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖53示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖53示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖53所示的用於記憶元件1200的電晶體 中，作為電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。此外，記憶元件1200中的所有電晶體都可以是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖53所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件藉由使用開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容元件1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(導通狀態或非導通狀態)，並從電路1202讀出該信號。因此，即便對應於保持在電容元件1208中的信號的電位稍有變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，可以在處理器整體中或構成處理器的一個或多個邏輯電路中在短時間內停止電源，從而可以抑制功耗。
雖然說明了將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等以及RF-Tag(Radio Frequency Tag：射頻標籤)。
本實施方式可以將其至少一部分與本說明書 所記載的其他實施方式適當的組合而實施。
實施方式8 〈攝像裝置〉
圖54A是示出根據本發明的一個實施方式的攝像裝置200的例子的俯視圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖54B所示，在攝像裝置200所包括的像 素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像品質。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖55A是示出用來取得彩色影像的像素211的一個例子的俯視圖。圖55A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別連接於獨立的佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248、佈線249分別稱為佈線248[n]、佈線249[n]。此外，例 如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖55A中，將與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖55B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖55B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片不侷限於紅色(R)濾色片、綠色(G)濾色片、藍色(B)濾色片，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，可以使用如下像素211，該像素211除 了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212以外，還包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，可以使用如下像素211，該像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖55A中，檢測紅色波長區域的光的子像素212、檢測綠色波長區域的光的子像素212及檢測藍色波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片 (減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖56A及圖56B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖56A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖56B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖56A及圖56B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖56A及圖56B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及根據本發明的使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖57A及圖57B是構成攝像裝置的元件的剖面圖。
圖57A所示的攝像裝置包括設置在矽基板300上的使用矽的電晶體351上層疊配置的使用氧化物半導體的電晶體353及電晶體354以及設置在矽基板300中的包括陽極361、陰極362的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層305、以與層305接觸的方式設置且包括佈線371的層320、以與層320接觸的方式設置且包括電晶體353及電晶體354的層331、以與層331接觸的方式設置且包括佈線372及佈線373的層 340。
在圖57A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在像素包括使用氧化物半導體的電晶體時，層305為包括電晶體的層，即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層305。
在圖57A的剖面圖中，可以以設置在層305中的光電二極體360與設置在層331中的電晶體重疊的方式形成。因此，可以提高像素的集成度。也就是說，可以提高攝像裝置的解析度。
此外，在圖57B的攝像裝置中，可以在層340一側將光電二極體365設置於電晶體上。在圖57B中，例如層305包括使用矽的電晶體351及電晶體352，層320包括佈線371，層331包括使用氧化物半導體層的電晶體353及電晶體354，層340包括光電二極體365，光電二極體365包括半導體層366、半導體層367及半導體層368，並且該光電二極體365藉由插頭370與佈線373及佈線374電連接。
藉由採用圖57B所示的元件結構，可以提高開口率。
此外，作為光電二極體365也可以採用使用非晶矽膜或微晶矽膜等的pin型二極體元件等。光電二極體365包括依次層疊的n型半導體層368、i型半導體層367及p型半導體層366。i型半導體層367較佳為使用非晶矽。p型半導體層366及n型半導體層368可以使用包含賦予各導電性的摻雜物的非晶矽或者微晶矽等。其光電轉換層包含非晶矽的光電二極體365在可見光波長區域內的靈敏度較高，容易檢測出微弱的可見光。
這裡，在包括電晶體351及光電二極體360的層305與包括電晶體353及電晶體354的層331之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351的可靠性。另一方面，設置在電晶體353及電晶體354等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體353及電晶體354等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，在它們之間設置具有阻擋氫的功能的絕緣體380是較佳的。藉由將氫封閉在絕緣體380的下層，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380的下層擴散至絕緣體380的上層，所以可以提高電晶體353及電晶體354等的可靠性。此外，藉由在電晶體353及電晶體354上設置絕緣體381，可以防止氧擴散在氧化物半導體中。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式9 〈RF標籤〉
在本實施方式中，參照圖58說明包括上述實施方式所說明的電晶體或記憶體裝置的RF標籤。
根據本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接收資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖58說明RF標籤的結構。圖58是示出RF標籤的結構例子的方塊圖。
如圖58所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、定電壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調 變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接收。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
定電壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。定電壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的 電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、存儲區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體電路用於記憶體電路810。因為根據本發明的一個實施方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個實施方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個實施方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個實施方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式10 〈顯示裝置〉
以下參照圖59A至圖60B說明根據本發明的一個實施方式的顯示裝置。
作為用於顯示裝置的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electroluminescence：電致發光)元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置(EL顯示裝置)及使用液晶元件的顯示裝置(液晶顯示裝置)進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。
圖59A至圖59C是根據本發明的一個實施方式的EL顯示裝置的一個例子。圖59A示出EL顯示裝置的像素的電路圖。圖59B是示出EL顯示裝置整體的俯視 圖。此外，圖59C是對應於圖59B的點劃線M-N的一部分的剖面圖。
圖59A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接位置，所屬技術領域的通常知識者也能夠構成發明的一個實施方式。也就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的通常知識者能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的通常知識者能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。 或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
圖59A所示的EL顯示裝置包含切換元件743、電晶體741、電容元件742、發光元件719。
另外，由於圖59A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖59A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容元件742的一個電極電連接。電晶體741的源極與電容元件742的另一個電極及發光元件719的一個電極電連接。電晶體741的汲極被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741及/或切換元件743，例如可以適用圖4A至圖4C所示的電晶體。
圖59B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料 734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735及/或驅動電路736也可以配置在密封材料734的外側。
圖59C是對應於圖59B的點劃線M-N的一部分的EL顯示裝置的剖面圖。
圖59C示出電晶體741，該電晶體741包括：基板700上的絕緣體712a；導電體704a；位於絕緣體712a及導電體704a上且其一部分與導電體704a重疊的絕緣體706a；絕緣體706a上的半導體706b；與半導體706b的頂面接觸的導電體716a1及導電體716a2；導電體716a1上及導電體716a2上的絕緣體710；半導體706b上的絕緣體706c；絕緣體706c上的絕緣體718b；以及絕緣體718b上的與半導體706b重疊的導電體714a。注意，電晶體741的結構只是一個例子，也可以與圖59C所示的結構不同。
在圖59C所示的電晶體741中，導電體704a被用作閘極電極，絕緣體712a被用作閘極絕緣體，導電體716a1被用作源極電極，導電體716a2被用作汲極電極，絕緣體718b被用作閘極絕緣體，並且導電體714a被用作閘極電極。注意，絕緣體706a、半導體706b及絕緣體706c有時因光照射而其電特性發生變動。因此，較佳的是導電體704a、導電體716a1、導電體716a2和導電體714a中的任一個以上具有遮光性。
圖59C示出電容元件742，該電容元件742包括：位於導電體704b上且其一部分與導電體704b重疊的絕緣體706d；絕緣體706d上的半導體706e；與半導體706e的頂面接觸的導電體716a3及導電體716a4；導電體716a3上及導電體716a4上的絕緣體710；半導體706e上的絕緣體706f；絕緣體706f上的絕緣體718b；以及位於絕緣體718b上且與半導體706e重疊的導電體714b。
在電容元件742中，將導電體704b用作一個電極，將導電體714b用作另一個電極。
因此，可以使用與電晶體741相同的膜製造電容元件742。導電體704a及導電體704b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體704a和導電體704b。另外，導電體714a和導電體714b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體714a和導電體714b。
圖59C所示的電容元件742是相對於佔有面積的電容大的電容元件。因此，圖59C是顯示品質高的EL顯示裝置。注意，電容元件742的結構是一個例子，而也可以與圖59C所示的結構不同。
在電晶體741及電容元件742上配置有絕緣體728。在絕緣體728上配置有絕緣體720。在此，絕緣體728及絕緣體720也可以具有到達用作電晶體741的源極電極的導電體716a1的開口。在絕緣體720上配置有導電體781。導電體781也可以經過絕緣體728及絕緣體 720中的開口與電晶體741電連接。
在導電體781上配置有到達導電體781的開口的分隔壁784。在分隔壁784上配置有在分隔壁784的開口中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件719。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖60A是示出液晶顯示裝置的像素的結構例子的電路圖。圖60A所示的像素包括電晶體751、電容元件752、在一對電極之間填充有液晶的元件(液晶元件)753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容元件752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容元件752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容元件752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖60B示出對應於沿著圖59B的點劃線 M-N的液晶顯示裝置的剖面圖。在圖60B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體751的導電體或半導體同種的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容元件752參照關於電容元件742的記載。注意，圖60B示出具有對應於圖59C所示的電容元件742之結構的電容元件752之結構，但是電容元件752之結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容元件752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的電力，由此可以實現低耗電的液晶顯示裝置。另外，因為可以縮小電容元件752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容元件752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口。在絕緣體721上配置有導電體791。導電體791經過絕緣體721中的開口與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有間隔物795。在間隔物795及絕緣體794上配置有導電 體796。在導電體796上配置有基板797。
藉由採用上述結構，可以提供一種包括佔有面積小的電容元件的顯示裝置。或者，可以提供一種顯示品質高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、顯示裝置、發光元件或發光裝置例如包括EL元件(包括有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、干涉測量調節(IMOD)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式 液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式11
在本實施方式中，參照圖61說明應用根據本發明的一個實施方式的半導體裝置的顯示模組。
〈顯示模組〉
圖61所示的顯示模組6000在上蓋6001與下蓋6002之間包括連接於FPC6003的觸控面板6004、連接於FPC6005的顯示面板6006、背光單元6007、框架6009、印刷電路板6010、電池6011。注意，有時沒有設置背光單元6007、電池6011、觸控面板6004等。
例如，可以將本發明的一個實施方式的半導體裝置用於顯示面板6006或安裝於印刷基板的積體電路。
上蓋6001及下蓋6002可以根據觸控面板6004及顯示面板6006的尺寸適當地改變其形狀或尺寸。
觸控面板6004可以是電阻膜式觸控面板或靜電容量式觸控面板，並且能夠以與顯示面板6006重疊的方式被形成。此外，也可以使顯示面板6006的相對基板(密封基板)具有觸控面板功能。或者，光感測器可以被設置於顯示面板6006的每個像素內，對該顯示面板附加作為光學式觸控面板的功能。或者，也可以在顯示面板6006的每個像素內設置觸控感測器用電極，並對該顯示面板附加電容式觸控面板的功能。
背光單元6007包括光源6008。可以採用將光源6008設置於背光單元6007的端部且使用光擴散板的結構。
框架6009保護顯示面板6006，並且還用作阻 擋從印刷電路板6010產生的電磁波的電磁屏蔽。此外，框架6009也可以具有散熱板的功能。
印刷電路板6010包括電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。作為對電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另行設置的電池6011。注意，當使用商用電源時可以省略電池6011。
此外，在顯示模組6000中還可以設置偏光板、相位差板、稜鏡片等構件。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式12 〈使用引線框架型插板的封裝〉
圖62A示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。在圖62A所示的封裝中，相當於根據本發明的一個實施方式的半導體裝置的晶片551藉由利用打線接合法與插板550上的端子552連接。端子552配置在插板550的設置有晶片551的面上。晶片551也可以由模鑄樹脂553密封，這裡在各端子552的一部分露出的狀態下進行密封。
圖62B示出其中封裝被安裝在電路基板中的電子裝置(行動電話)的模組的結構。在圖62B所示的行動電話機的模組中，印刷線路板601安裝有封裝602及電 池604。另外，設置有顯示元件的面板600藉由FPC603安裝有印刷線路板601。
本實施方式可以將其至少一部分與本說明書所記載的其他實施方式適當的組合而實施。
實施方式13
在本實施方式中，參照圖式說明本發明的一個實施方式的電子裝置及照明設備。
〈電子裝置〉
藉由使用本發明的一個實施方式的半導體裝置，可以製造電子裝置或照明設備。另外，藉由使用本發明的一個實施方式的半導體裝置，可以製造可靠性高的電子裝置或照明設備。此外，藉由使用本發明的一個實施方式的半導體裝置，可以製造觸控感測器的檢出靈敏度得到提高的電子裝置或照明設備。
作為電子裝置，例如可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的顯示器、數位相機、數位攝影機、數位相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、彈珠機等的大型遊戲機等。
此外，在本發明的一個實施方式的電子裝置或照明設備具有撓性的情況下，因此也可以將該電子裝置或照明設備沿著房屋及高樓的內壁或外壁、汽車的內部裝 飾或外部裝飾的曲面組裝。
此外，本發明的一個實施方式的電子裝置也可以包括二次電池，較佳為藉由非接觸電力傳送對該二次電池充電。
作為二次電池，例如，可以舉出利用凝膠狀電解質的鋰聚合物電池(鋰離子聚合物電池)等鋰離子二次電池、鋰離子電池、鎳氫電池、鎳鎘電池、有機自由基電池、鉛蓄電池、空氣二次電池、鎳鋅電池、銀鋅電池等。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。另外，在電子裝置包括二次電池時，可以將天線用於非接觸電力傳送。
圖63A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼7101、外殼7102、顯示部7103、顯示部7104、麥克風7105、揚聲器7106、操作鍵7107以及觸控筆7108等。根據本發明的一個實施方式的半導體裝置可用於內置於外殼7101中的積體電路、CPU等。藉由對顯示部7103或顯示部7104使用根據本發明的一個實施方式的發光裝置，可以提供一種使用者友好且不容易發生品質降低的可攜式遊戲機。注意，雖然圖63A所示的可攜式遊戲機包括兩個顯示部亦即顯示部7103和顯示部7104，但是可攜式遊戲機所包括的顯示部的數量不限於兩個。
圖63B示出一種智慧手錶，包括外殼7302、 顯示部7304、操作按鈕7311、7312、連接端子7313、腕帶7321、錶帶扣7322等。根據本發明的一個實施方式的半導體裝置可用於顯示部7304或內置於外殼7302中的記憶體、CPU等。
圖63C示出一種可攜式資訊終端，包括安裝於外殼7501中的顯示部7502、操作按鈕7503、外部連接埠7504、揚聲器7505、麥克風7506、顯示部7502等。根據本發明的一個實施方式的半導體裝置可用於內置於外殼7501中的攜帶用記憶體、CPU等。因為可以使顯示部7502的清晰度非常高，所以雖然顯示部7502是中小型的，但可以進行4k或8k等各種顯示，而得到非常清晰的影像。
圖63D示出一種攝影機，包括第一外殼7701、第二外殼7702、顯示部7703、操作鍵7704、鏡頭7705、連接部7706等。操作鍵7704及鏡頭7705被設置在第一外殼7701中，顯示部7703被設置在第二外殼7702中。並且，第一外殼7701和第二外殼7702由連接部7706連接，第一外殼7701和第二外殼7702之間的角度可以由連接部7706改變。顯示部7703所顯示的影像也可以根據連接部7706所形成的第一外殼7701和第二外殼7702之間的角度切換。可以將本發明的一個實施方式的攝像裝置設置在鏡頭7705的焦點的位置上。根據本發明的一個實施方式的半導體裝置可用於內置於第一外殼7701中的積體電路、CPU等。
圖63E示出數位看板，該數位看板具備設置於電線杆7921的顯示部7922。根據本發明的一個實施方式的顯示裝置可用於顯示部7922的控制電路。
圖64A示出膝上型個人電腦，該膝上型個人電腦包括外殼8121、顯示部8122、鍵盤8123及指向裝置8124等。根據本發明的一個實施方式的半導體裝置可用於內置於外殼8121中的CPU、記憶體。另外，因為可以使顯示部8122的清晰度非常高，所以雖然顯示部8122是中小型的，但可以進行8k顯示，而得到非常清晰的影像。
圖64B示出汽車9700的外觀。圖64C示出汽車9700的駕駛座位。汽車9700包括車體9701、車輪9702、儀表板9703、燈9704等。根據本發明的一個實施方式的半導體裝置可用於汽車9700的顯示部及控制用積體電路。例如，本發明的一個實施方式的半導體裝置可設置於圖64C所示的顯示部9710至顯示部9715。
顯示部9710和顯示部9711是設置在汽車的擋風玻璃上的顯示裝置或輸入/輸出裝置。藉由使用具有透光性的導電材料來製造顯示裝置或輸入/輸出裝置中的電極，可以使本發明的一個實施方式的顯示裝置或輸入/輸出裝置成為能看到對面的所謂的透明式顯示裝置或輸入/輸出裝置。透明式顯示裝置或輸入/輸出裝置即使在駕駛汽車9700時也不會成為視野的障礙。因此，可以將本發明的一個實施方式的顯示裝置或輸入/輸出裝置設置在汽 車9700的擋風玻璃上。另外，當在顯示裝置或輸入/輸出裝置中設置用來驅動顯示裝置或輸入/輸出裝置的電晶體等時，較佳為採用使用有機半導體材料的有機電晶體、使用氧化物半導體的電晶體等具有透光性的電晶體。
顯示部9712是設置在立柱部分的顯示裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9712，可以補充被立柱遮擋的視野。顯示部9713是設置在儀表板部分的顯示裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9713，可以補充被儀表板遮擋的視野。也就是說，藉由顯示來自設置在汽車外側的成像單元的影像，可以補充死角，從而提高安全性。另外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。
圖64D示出採用長座椅作為駕駛座位及副駕駛座位的汽車室內。顯示部9721是設置在車門部分的顯示裝置或輸入/輸出裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9721，可以補充被車門遮擋的視野。另外，顯示部9722是設置在方向盤的顯示裝置。顯示部9723是設置在長座椅的中央部的顯示裝置。另外，藉由將顯示裝置設置在被坐面或靠背部分等，也可以將該顯示裝置用作以該顯示裝置為發熱源的座椅取暖器。
顯示部9714、顯示部9715或顯示部9722可以提供導航資訊、速度表、轉速計、行駛距離、加油量、 排檔狀態、空調的設定以及其他各種資訊。另外，使用者可以適當地改變顯示部所顯示的顯示內容及佈局等。另外，顯示部9710至顯示部9713、顯示部9721及顯示部9723也可以顯示上述資訊。顯示部9710至顯示部9715、顯示部9721至顯示部9723還可以被用作照明設備。此外，顯示部9710至顯示部9715、顯示部9721至顯示部9723還可以被用作加熱裝置。
此外，圖65A示出照相機8000的外觀。照相機8000包括外殼8001、顯示部8002、操作按鈕8003、快門按鈕8004以及連接部8005等。另外，照相機8000也可以安裝鏡頭8006。
連接部8005包括電極，除了後面說明的取景器8100以外，還可以與閃光燈裝置等連接。
在此照相機8000包括能夠從外殼8001拆卸下鏡頭8006而交換的結構，鏡頭8006及外殼也可以被形成為一體。
藉由按下快門按鈕8004，可以進行攝像。另外，顯示部8002被用作觸控面板，也可以藉由觸摸顯示部8002進行攝像。
本發明的一個實施方式的顯示裝置或輸入/輸出裝置可以適用於顯示部8002。
圖65B示出照相機8000安裝有取景器8100時的例子。
取景器8100包括外殼8101、顯示部8102以 及按鈕8103等。
外殼8101包括嵌合到照相機8000的連接部8005的連接部，可以將取景器8100安裝到照相機8000。另外，該連接部包括電極，可以將從照相機8000經過該電極接收的影像等顯示到顯示部8102上。
按鈕8103被用作電源按鈕。藉由利用按鈕8103，可以切換顯示部8102的顯示或非顯示。
本發明的一個實施方式的半導體裝置可以適用於外殼8101中的積體電路、影像感測器。
另外，在圖65A和圖65B中，照相機8000與取景器8100是分開且可拆卸的電子裝置，但是也可以在照相機8000的外殼8001中內置有具備本發明的一個實施方式的顯示裝置或輸入/輸出裝置的取景器。
此外，圖65C示出頭戴顯示器8200的外觀。
頭戴顯示器8200包括安裝部8201、透鏡8202、主體8203、顯示部8204以及電纜8205等。另外，在安裝部8201中內置有電池8206。
藉由電纜8205，將電力從電池8206供應到主體8203。主體8203具備無線接收器等，能夠將所接收的影像資料等的影像資訊顯示到顯示部8204上。另外，藉由利用設置在主體8203中的相機捕捉使用者的眼球及眼臉的動作，並根據該資訊算出使用者的視點的座標，可以利用使用者的視點作為輸入方法。
另外，也可以對安裝部8201的被使用者接觸 的位置設置多個電極。主體8203也可以具有藉由檢測出根據使用者的眼球的動作而流過電極的電流，可以識別使用者的視點的功能。此外，主體8203可以具有藉由檢測出流過該電極的電流來監視使用者的脈搏的功能。安裝部8201可以具有溫度感測器、壓力感測器、加速度感測器等各種感測器，也可以具有將使用者的生物資訊顯示在顯示部8204上的功能。另外，主體8203也可以檢測出使用者的頭部的動作等，並與使用者的頭部的動作等同步地使顯示在顯示部8204上的影像變化。
本發明的一個實施方式的半導體裝置可以適用於主體8203內部的積體電路。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式14
在本實施方式中，參照圖66A至圖66F說明使用根據本發明的一個實施方式的RF標籤的使用例子。
〈RF標籤的使用例子〉
RF標籤的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等，參照圖66A)、車輛類(自行車等，參照圖66B)、包裝用容器類(包裝紙、瓶子等，參照圖66C)、儲存媒體(DVD、錄影帶等，參照圖66D)、個 人物品(包、眼鏡等，參照圖66E)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖66E及圖66F)等。
根據本發明的一個實施方式的RF標籤4000以附著到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF標籤4000以嵌入在書本的紙張裡的方式固定在書本，而當物品為有機樹脂的包裝時，RF標籤4000以嵌人在有機樹脂中的方式固定在有機樹脂的包裝。根據本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使固定在物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置根據本發明的一個實施方式的RF標籤，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個實施方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將使用根據本發明的一個實施方式的半導體裝置的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功 耗，因此能夠使最大通信距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF標籤可以適用於寫入或讀出的頻率低的用途。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
301‧‧‧絕緣體
302‧‧‧絕緣體
303‧‧‧電子俘獲層
310a‧‧‧導電體
310b‧‧‧導電體
400‧‧‧基板
401‧‧‧絕緣體
402‧‧‧絕緣體
404‧‧‧導電體
406a‧‧‧絕緣體
406b‧‧‧半導體
406c‧‧‧絕緣體
407‧‧‧區域
408‧‧‧絕緣體
410‧‧‧絕緣體
412‧‧‧絕緣體
416a1‧‧‧導電體
416a2‧‧‧導電體
429‧‧‧導電體
430‧‧‧導電體
431‧‧‧導電體
432‧‧‧導電體
433‧‧‧導電體
434‧‧‧導電體
437‧‧‧導電體
438‧‧‧導電體

Claims (18)

  1. 一種半導體裝置的製造方法，該半導體裝置包括：第一絕緣體；該第一絕緣體上的第二絕緣體；埋入在該第二絕緣體中的第一導電體；該第二絕緣體及該第一導電體上的第三絕緣體；該第三絕緣體上的電子俘獲層；該電子俘獲層上的第四絕緣體；該第四絕緣體上的第五絕緣體；該第五絕緣體上的氧化物半導體；該氧化物半導體上的第二導電體及第三導電體；該第四絕緣體、該第二導電體、該第三導電體及該氧化物半導體上的第六絕緣體；該第六絕緣體上的第七絕緣體；該第七絕緣體上的第四導電體；該第六絕緣體及該第四導電體上的金屬氧化物；該金屬氧化物上的第八絕緣體；經過該第八絕緣體、該金屬氧化物、該第七絕緣體、該第六絕緣體、該第四絕緣體、該電子俘獲層及該第三絕緣體到達該第一導電體的第一開口；經過該第八絕緣體、該金屬氧化物、該第七絕緣體及該第六絕緣體到達該第二導電體的第二開口；以及經過該第八絕緣體及該金屬氧化物到達該第四導 電體的第三開口，上述方法包括如下步驟：在該第八絕緣體上形成第五導電體；在該第五導電體上形成第九絕緣體；利用光微影法在該第九絕緣體上形成光阻遮罩；對該第九絕緣體的一部分及該第五導電體的一部分進行蝕刻，以形成包括該第九絕緣體及該第五導電體的硬遮罩層；以及將該硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，以形成該第一開口、該第二開口及該第三開口，其中，在該第一蝕刻中，為了形成該第一開口、該第二開口及該第三開口對該第八絕緣體進行蝕刻，並且其中，在該第二蝕刻中，為了形成該第一開口對該金屬氧化物、該第七絕緣體、該第六絕緣體、該第四絕緣體、該電子俘獲層及該第三絕緣體進行蝕刻，為了形成該第二開口對該金屬氧化物、該第七絕緣體及該第六絕緣體進行蝕刻，且為了形成該第三開口對該金屬氧化物進行蝕刻。
  2. 根據申請專利範圍第1項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該第九絕緣體的蝕刻速率比該第八絕緣體的蝕刻速率小。
  3. 根據申請專利範圍第1項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該金屬氧化物的蝕刻速率比該第八絕緣體的蝕刻速率小。
  4. 一種半導體裝置的製造方法，包括如下步驟： 形成電晶體，該電晶體包括：第一絕緣體；埋入在該第一絕緣體中的第一導電體；該第一絕緣體及該第一導電體上的第二絕緣體；該第二絕緣體上的電子俘獲層；該電子俘獲層上的第三絕緣體；該第三絕緣體上的氧化物半導體；該氧化物半導體上的第二導電體及第三導電體；該第三絕緣體、該第二導電體、該第三導電體及該氧化物半導體上的第四絕緣體；該氧化物半導體上的第五絕緣體；以及該第五絕緣體上的第四導電體，在該第四絕緣體、該第五絕緣體以及該第四導電體上形成第六絕緣體；在該第六絕緣體上形成金屬氧化物；在該金屬氧化物上形成第七絕緣體；在該第七絕緣體上形成第五導電體；在該第五導電體上形成第八絕緣體；利用光微影法在該第八絕緣體上形成光阻遮罩；對該第八絕緣體的一部分及該第五導電體的一部分進行蝕刻，以形成包括該第八絕緣體及該第五導電體的硬遮罩層；以及將該硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，以形成第一開口、第二開口及第三開口， 其中，該第一開口到達該第一導電體，其中，該第二開口到達該第二導電體，其中，該第三開口到達該第四導電體，其中，在該第一蝕刻中，為了形成該第一開口、該第二開口及該第三開口對該第七絕緣體進行蝕刻，並且其中，在該第二蝕刻中，為了形成該第一開口對該金屬氧化物、該第六絕緣體、該第四絕緣體、該第三絕緣體、該電子俘獲層及該第二絕緣體進行蝕刻，為了形成該第二開口對該金屬氧化物、該第六絕緣體及該第四絕緣體進行蝕刻，且為了形成該第三開口對該金屬氧化物及該第六絕緣體進行蝕刻。
  5. 根據申請專利範圍第4項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該第八絕緣體的蝕刻速率比該第七絕緣體的蝕刻速率小。
  6. 根據申請專利範圍第4項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該金屬氧化物的蝕刻速率比該第七絕緣體的蝕刻速率小。
  7. 根據申請專利範圍第4項之半導體裝置的製造方法，還包括如下步驟：在形成該氧化物半導體之前在該第三絕緣體上形成第九絕緣體；以及在該氧化物半導體上形成第十絕緣體。
  8. 一種半導體裝置的製造方法，包括如下步驟：形成第一絕緣體； 形成埋入在該第一絕緣體中的第一導電體；在該第一絕緣體及該第一導電體上形成第二絕緣體；在該第二絕緣體上形成第三絕緣體；在該第三絕緣體上形成氧化物半導體；在該氧化物半導體上形成第二導電體及第三導電體；在該第三絕緣體、該第二導電體、該第三導電體及該氧化物半導體上形成第四絕緣體；在該第四絕緣體上形成第五絕緣體；在該第五絕緣體上形成第四導電體；在該第五絕緣體及該第四導電體上形成金屬氧化物；在該金屬氧化物上形成第六絕緣體；在該第六絕緣體上形成第五導電體；在該第五導電體上形成第七絕緣體；利用光微影法在該第七絕緣體上形成光阻遮罩；對該第七絕緣體的一部分及該第五導電體的一部分進行蝕刻，以形成包括該第七絕緣體及該第五導電體的硬遮罩層；以及將該硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，以形成第一開口、第二開口及第三開口，其中，該第一開口到達該第一導電體，其中，該第二開口到達該第二導電體，其中，該第三開口到達該第四導電體，其中，在該第一蝕刻中，為了形成該第一開口、該第二開口及該第三開口對該第六絕緣體進行蝕刻， 其中，在該第二蝕刻中，為了形成該第一開口對該金屬氧化物、該第五絕緣體、該第四絕緣體及該第二絕緣體進行蝕刻，為了形成該第二開口對該金屬氧化物、該第五絕緣體及該第四絕緣體進行蝕刻，且為了形成該第三開口對該金屬氧化物進行蝕刻，並且其中，該第一導電體具有包含鎢的第一導電層和該第一導電層上的包含氮化鉭的第二導電層的疊層結構。
  9. 根據申請專利範圍第8項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該金屬氧化物的蝕刻速率比該第六絕緣體的蝕刻速率小。
  10. 根據申請專利範圍第8項之半導體裝置的製造方法，其中在該第二蝕刻步驟中該第四導電體的蝕刻速率比該金屬氧化物的蝕刻速率小。
  11. 一種半導體裝置的製造方法，該半導體裝置包括：第一絕緣體；該第一絕緣體上的第二絕緣體；埋入在該第二絕緣體中的第一導電體；該第二絕緣體及該第一導電體上的第三絕緣體；該第三絕緣體上的電子俘獲層；該電子俘獲層上的第四絕緣體；該第四絕緣體上的氧化物半導體；該氧化物半導體上的第二導電體及第三導電體；該氧化物半導體、該第二導電體及該第三導電體 上的第五絕緣體；該第五絕緣體上的第四導電體；該第五絕緣體及該第四導電體上的金屬氧化物；該金屬氧化物上的第六絕緣體；經過該第六絕緣體、該金屬氧化物、該第五絕緣體、該第四絕緣體、該電子俘獲層及該第三絕緣體到達該第一導電體的第一開口；經過該第六絕緣體、該金屬氧化物及該第五絕緣體到達該第二導電體的第二開口；以及經過該第六絕緣體及該金屬氧化物到達該第四導電體的第三開口，上述方法包括如下步驟：在該第六絕緣體上形成第五導電體；在該第五導電體上形成第七絕緣體；利用光微影法在該第七絕緣體上形成光阻遮罩；對該第七絕緣體的一部分及該第五導電體的一部分進行蝕刻，以形成包括該第七絕緣體及該第五導電體的硬遮罩層；以及將該硬遮罩層用作遮罩進行第一蝕刻及第二蝕刻，以形成該第一開口、該第二開口及該第三開口，其中，在該第一蝕刻中，為了形成該第一開口、該第二開口及該第三開口對該第六絕緣體進行蝕刻，並且其中，在該第二蝕刻中，為了形成該第一開口對該金屬氧化物、該第五絕緣體、該第四絕緣體、該電子俘獲層及該第三絕緣體進行蝕刻，為了形成該第二開口對該金屬 氧化物及該第五絕緣體進行蝕刻，且為了形成該第三開口對該金屬氧化物進行蝕刻。
  12. 根據申請專利範圍第11項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該金屬氧化物的蝕刻速率比該第六絕緣體的蝕刻速率小。
  13. 根據申請專利範圍第8或11項之半導體裝置的製造方法，其中在該第一蝕刻步驟中該第七絕緣體的蝕刻速率比該第六絕緣體的蝕刻速率小。
  14. 根據申請專利範圍第1、4、8及11項中之任一項之半導體裝置的製造方法，其中該第一導電體、該第二導電體、該第三導電體及該第四導電體包括相同的導電材料。
  15. 根據申請專利範圍第1、4、8及11項中之任一項之半導體裝置的製造方法，其中該第一導電體、該第二導電體、該第三導電體、該第四導電體及該第五導電體包括相同的導電材料。
  16. 根據申請專利範圍第1、4及11項中之任一項之半導體裝置的製造方法，其中在該第二蝕刻步驟中該第四導電體的蝕刻速率比該電子俘獲層及該金屬氧化物的蝕刻速率小。
  17. 根據申請專利範圍第1、4及11項中之任一項之半導體裝置的製造方法，其中該第三絕緣體、該電子俘獲層及該第四絕緣體的每一者作為閘極絕緣膜。
  18. 根據申請專利範圍第1、4、8及11項中之任一項 之半導體裝置的製造方法，其中，該第一導電體作為第一閘極電極，其中，該第二導電體作為源極電極，且該第三導電體用作為汲極電極，並且其中，該第四導電體作為該第一閘極電極上的第二閘極電極。
TW105109045A 2015-03-30 2016-03-23 半導體裝置的製造方法 TWI695415B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015069654 2015-03-30
JP2015-069654 2015-03-30

Publications (2)

Publication Number Publication Date
TW201705195A TW201705195A (zh) 2017-02-01
TWI695415B true TWI695415B (zh) 2020-06-01

Family

ID=57017449

Family Applications (4)

Application Number Title Priority Date Filing Date
TW111132829A TW202316486A (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法
TW112137043A TW202416542A (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法
TW109116181A TWI777164B (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法
TW105109045A TWI695415B (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW111132829A TW202316486A (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法
TW112137043A TW202416542A (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法
TW109116181A TWI777164B (zh) 2015-03-30 2016-03-23 半導體裝置的製造方法

Country Status (4)

Country Link
US (4) US10438982B2 (zh)
JP (5) JP6671205B2 (zh)
KR (3) KR102463592B1 (zh)
TW (4) TW202316486A (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6717815B2 (ja) * 2015-05-28 2020-07-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017085093A (ja) 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2018138604A1 (en) * 2017-01-27 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Capacitor, semiconductor device, and manufacturing method of semiconductor device
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
JP7232764B2 (ja) * 2017-08-04 2023-03-03 株式会社半導体エネルギー研究所 半導体装置
KR102349280B1 (ko) 2017-08-08 2022-01-11 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 디스플레이 장치 및 이의 제조 방법
CN109427976B (zh) * 2017-08-31 2021-04-23 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN111095385B (zh) * 2017-09-21 2021-06-22 夏普株式会社 显示装置
KR102486561B1 (ko) * 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
US11264511B2 (en) * 2018-02-28 2022-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2019171196A1 (ja) 2018-03-07 2019-09-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102247029B1 (ko) * 2018-07-16 2021-04-30 한양대학교 산학협력단 c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자
US20210384326A1 (en) * 2018-10-26 2021-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102620048B1 (ko) * 2020-09-16 2024-01-02 삼성디스플레이 주식회사 에칭 장치 및 이를 이용하는 표시 장치 제조 방법
US11581334B2 (en) * 2021-02-05 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cocktail layer over gate dielectric layer of FET FeRAM
US11797745B2 (en) * 2021-06-28 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with reduced power and method of manufacturing the same
WO2024157115A1 (ja) * 2023-01-24 2024-08-02 株式会社半導体エネルギー研究所 半導体装置、及び記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1254948A (zh) * 1998-11-19 2000-05-31 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
CN1290922A (zh) * 1999-09-30 2001-04-11 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
TW200834197A (en) * 2006-10-31 2008-08-16 Semiconductor Energy Lab Liquid crystal display device and electronic device
TW201212162A (en) * 2010-08-06 2012-03-16 Semiconductor Energy Lab Semiconductor integrated circuit
TW201442242A (zh) * 2013-03-13 2014-11-01 Semiconductor Energy Lab 半導體裝置

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08316312A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 半導体装置の製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3980167B2 (ja) 1998-04-07 2007-09-26 株式会社日立製作所 Ｔｆｔ電極基板
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6861670B1 (en) 1999-04-01 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multi-layer wiring
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6333229B1 (en) 2000-03-13 2001-12-25 International Business Machines Corporation Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3638922B2 (ja) * 2001-07-17 2005-04-13 株式会社半導体エネルギー研究所 発光装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
JP4597790B2 (ja) * 2005-06-24 2010-12-15 株式会社半導体エネルギー研究所 半導体装置及びその作製方法、並びに電子機器
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5201326B2 (ja) * 2005-10-06 2013-06-05 日本電気株式会社 多層配線の製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009049235A (ja) 2007-08-21 2009-03-05 Toshiba Corp 半導体装置およびその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009188250A (ja) 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法
US7883943B2 (en) 2008-03-11 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010125986A1 (en) 2009-05-01 2010-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101837102B1 (ko) 2009-10-30 2018-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5280988B2 (ja) 2009-11-09 2013-09-04 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
JP5395708B2 (ja) 2010-03-09 2014-01-22 東京エレクトロン株式会社 基板の配線方法及び半導体製造装置
TWI541782B (zh) * 2010-07-02 2016-07-11 半導體能源研究所股份有限公司 液晶顯示裝置
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP5996893B2 (ja) 2012-03-13 2016-09-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8941113B2 (en) 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
JP6306832B2 (ja) * 2012-07-06 2018-04-04 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP5960000B2 (ja) 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20150089045A (ko) 2012-11-28 2015-08-04 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6329779B2 (ja) * 2013-02-25 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
WO2014136728A1 (ja) 2013-03-05 2014-09-12 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2014187181A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
JP6300589B2 (ja) 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US9209795B2 (en) 2013-05-17 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Signal processing device and measuring method
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
TWI632688B (zh) * 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP6246518B2 (ja) * 2013-07-29 2017-12-13 株式会社半導体エネルギー研究所 トランジスタ
KR20160102295A (ko) 2013-12-26 2016-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
SG11201606536XA (en) 2014-03-18 2016-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
US10460984B2 (en) * 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
US10741587B2 (en) * 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1254948A (zh) * 1998-11-19 2000-05-31 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
CN1290922A (zh) * 1999-09-30 2001-04-11 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
TW200834197A (en) * 2006-10-31 2008-08-16 Semiconductor Energy Lab Liquid crystal display device and electronic device
TW201212162A (en) * 2010-08-06 2012-03-16 Semiconductor Energy Lab Semiconductor integrated circuit
TW201442242A (zh) * 2013-03-13 2014-11-01 Semiconductor Energy Lab 半導體裝置

Also Published As

Publication number Publication date
TW202105464A (zh) 2021-02-01
JP2021122050A (ja) 2021-08-26
KR20160117233A (ko) 2016-10-10
TW202416542A (zh) 2024-04-16
JP2024059664A (ja) 2024-05-01
US20200035728A1 (en) 2020-01-30
JP7433489B2 (ja) 2024-02-19
KR20240118050A (ko) 2024-08-02
JP6671205B2 (ja) 2020-03-25
JP6877606B2 (ja) 2021-05-26
US20230268361A1 (en) 2023-08-24
KR20220152977A (ko) 2022-11-17
KR102689930B1 (ko) 2024-07-31
JP2020098937A (ja) 2020-06-25
US11004882B2 (en) 2021-05-11
TW201705195A (zh) 2017-02-01
KR102463592B1 (ko) 2022-11-07
JP2023071789A (ja) 2023-05-23
US11574944B2 (en) 2023-02-07
US20160293732A1 (en) 2016-10-06
TWI777164B (zh) 2022-09-11
US10438982B2 (en) 2019-10-08
TW202316486A (zh) 2023-04-16
US20210327937A1 (en) 2021-10-21
JP2016192547A (ja) 2016-11-10

Similar Documents

Publication Publication Date Title
TWI695415B (zh) 半導體裝置的製造方法
JP7181352B2 (ja) トランジスタの作製方法
TWI696223B (zh) 半導體裝置及其製造方法
TWI730979B (zh) 半導體裝置及其製造方法
TWI688014B (zh) 電極及半導體裝置的製造方法
JP6717815B2 (ja) 半導体装置の作製方法
JP2023059965A (ja) 半導体装置の作製方法
TWI844482B (zh) 電容器、半導體裝置、模組以及電子裝置的製造方法
TW201642471A (zh) 半導體裝置及其製造方法
JP6562674B2 (ja) 半導体装置の作製方法
TWI851493B (zh) 電容器、半導體裝置、模組以及電子裝置的製造方法