JP5395708B2 - 基板の配線方法及び半導体製造装置 - Google Patents

基板の配線方法及び半導体製造装置 Download PDF

Info

Publication number
JP5395708B2
JP5395708B2 JP2010051736A JP2010051736A JP5395708B2 JP 5395708 B2 JP5395708 B2 JP 5395708B2 JP 2010051736 A JP2010051736 A JP 2010051736A JP 2010051736 A JP2010051736 A JP 2010051736A JP 5395708 B2 JP5395708 B2 JP 5395708B2
Authority
JP
Japan
Prior art keywords
wiring
metal
gas
substrate
embedding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010051736A
Other languages
English (en)
Other versions
JP2011187704A (ja
Inventor
聡彦 星野
英章 松井
正樹 成島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Iwatani Corp
Original Assignee
Tokyo Electron Ltd
Iwatani Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd, Iwatani Corp filed Critical Tokyo Electron Ltd
Priority to JP2010051736A priority Critical patent/JP5395708B2/ja
Priority to PCT/JP2011/053893 priority patent/WO2011111524A1/ja
Priority to CN201180008696.7A priority patent/CN102754194B/zh
Priority to US13/583,438 priority patent/US8940638B2/en
Priority to KR1020127026433A priority patent/KR101393747B1/ko
Publication of JP2011187704A publication Critical patent/JP2011187704A/ja
Application granted granted Critical
Publication of JP5395708B2 publication Critical patent/JP5395708B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04Coating on selected surface areas, e.g. using masks
    • C23C14/046Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/221Ion beam deposition
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、所望の配線用パターンが形成された基板の配線方法及び該基板の配線方法を利用して半導体を製造する半導体製造装置に関する。
近年、半導体集積回路(LSI)の高集積化及び高性能化に伴ってミクロンオーダの多くの微細加工技術が提案されている。特に、最近はLSIの高速化を達成するために、配線材料を従来のアルミ(Al)合金から低抵抗の銅(Cu)或いはCu合金(以下、まとめてCuと称する。)に代える動きが進んでいる。
半導体製造の配線工程では、フォトリソグラフィー技術及び反応性イオンエッチング(RIE)法等を用いて配線用パターンを形成する。配線用パターンが形成された絶縁膜上には、主にPVD(Physical Vapor Deposition)によって、バリアメタル層、Cuシード層が成膜される。その後、電解めっき法でhaisenyouパターンにCuを埋め込み、溝内に埋め込まれた部分以外のCu膜を化学機械研磨により除去して配線層を形成する(例えば、特許文献1参照)。
上記配線形成方法はダマシン法といわれている。多層Cu配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法も用いられる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のビアホール(孔)及び上層配線用のトレンチを形成した後、ビアホールとトレンチに配線材料となるCuを同時に埋め込み、さらに、上層の不要なCuを化学機械研磨により除去し平坦化することにより配線層を形成する。
層間絶縁膜には、比誘電率の低いlow−k膜(低誘電率材料膜)が用いられることがある。これによれば、シリコン酸化膜より低誘電率のlow−k膜を用いることにより、配線間の寄生容量を低減することができる。Cu配線を形成する際には、Cuがlow−k膜中へと拡散することを防止するためにバリアメタル膜がCuとlow−k膜との間に形成される。
特開2007−317702号公報
ここで、ビアホールやトレンチ内に電解めっき法でCuを埋め込むには、カソード極となるシード膜が必要となるが、高集積化に伴ってビアホール径やトレンチ幅が狭くなると、それに伴い特に溝の底部近辺においてCuシード膜が形成されない領域が生じる。この結果、その領域ではCuがめっきされず、埋め込み不良の原因となっていた。
上記課題に対して、本発明の目的とするところは、基板上に形成された配線用パターンの底部までCu埋め込みが可能な、新規かつ改良された基板の配線方法及び半導体製造装置を提供することにある。
上記課題を解決するために、本発明のある観点によれば、真空状態に保持された処理容器内にて、配線用パターンが形成された基板を配線する方法であって、基板上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、前工程後、クラスタ化された金属ガスを用いて前記配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含み、前記埋め込み工程は、前記配線用パターンの表面に前記金属ナノ粒子を埋め込むことにより、金属のバリア材を形成する工程と、前記バリア材が形成された前記配線用パターンの内部に配線となる金属を埋め込む工程とを含むことを特徴とする基板の配線方法が提供される。
かかる構成によれば、基板上の所定の配線用パターンを洗浄後、クラスタ化された金属ガスのビームを前記配線用パターンに向けて放出することにより、前記配線用パターン内に金属ナノ粒子が埋め込まれる。クラスタ化された金属ガスは直進性及び指向性が高い。よって、指向性の高い金属クラスタガスにより、高集積化に伴ってビアホール径やトレンチ幅が狭くなっても、細く深い配線用パターンの底部にまで金属ナノ粒子を埋め込むことができる。この状態で、埋め込まれた金属ナノ粒子からナノチューブやナノワイヤ等のナノ構造体を成長させたり、配線用パターン内部を金属にて充填させたりすることにより、基板の配線を形成することができる。
また、前記Cu埋め込み方法によれば、めっき法ではないのでCuシード層を形成する必要がない。これにより、埋め込み不良のない配線を形成することができる。
また、クラスタ化された金属ガスは、数百万〜数千万個の分子の集合体である。よって、クラスタ化された金属ガス分子は、寄り固まって形成された塊のため、分子がそれぞれ一つずつ持っている運動エネルギーよりも高い運動エネルギーを持っている。一方、クラスタ化された金属ガス分子は、配線パターンの内壁に衝突した瞬間に各分子がバラバラになって広がりながら飛び散るため、衝突と同時に一つ一つの分子の運動エネルギーは分散し、配線パターン層に大きなダメージを与えない。
よって、高い運動エネルギーにより金属ガス中の金属ナノ粒子を配線パターン内にしっかりと埋め込むことができると同時に、衝突により分子がバラバラになることにより配線パターン層への衝突によるダメージを低く抑えることができる。特に、配線パターン層がLow−k膜の場合には、ダメージにより比誘電率が高くなったり、配線用パターン幅CDが大きくなったりするが、クラスタ化された金属ガスによれば埋め込み時のダメージを低減し、Low−k膜の劣化を防ぐことができる。
前記埋め込み工程は、金属ソースを、内部圧力Pが前記処理容器の内部圧力Pより高圧に保持されたガスノズルから前記処理容器内に放出することによりクラスタ化してもよい。
前記ガスノズルと前記基板との距離dは、式1にて定義される前記ガスノズルの出口から衝撃波が発生する位置までの距離Xmより長く設定され、前記バリア材を形成する工程は、前記発生した衝撃波を用いて前記金属ナノ粒子を基板に衝突させてもよい。
Figure 0005395708
ただし、Dはガスノズルの出口の内径、Pはガスノズルの内部圧力、Pは処理容器の内部圧力である。
前記ガスノズルの内部圧力Pは、0.4MPa以上であり、前記処理容器の内部圧力Pは、1.5Pa以下であってもよい。
前記ガスノズルの内部圧力Pは、0.9MPa以下であってもよい。
前記基板の配線方法は、半導体チップ内の配線工程、又は半導体チップ間の配線工程に用いられてもよい。
また、上記課題を解決するために、本発明の別の観点によれば、真空状態に保持された処理容器内にて、配線用パターンが形成された基板を配線する半導体製造装置であって、前記半導体製造装置は、内部圧力Pが前記処理容器の内部圧力Pより高圧に保持されたガスノズルを備え、基板上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、前記前工程後、前記ガスノズルから金属ソースを前記処理容器内に放出することによりクラスタ化された金属ガスを生成し、該クラスタ化された金属ガスを用いて前記配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含み、前記埋め込み工程においては、前記配線用パターンの表面に前記金属ナノ粒子を埋め込むことにより、金属のバリア材を形成する工程と、前記バリア材が形成された前記配線用パターンの内部に配線となる金属を埋め込む工程とを含む工程を実行することを特徴とする半導体製造装置が提供される。
以上説明したように本発明によれば、基板上に形成された配線用パターンの底部までCuを埋め込むことにより、埋め込み不良のない配線を形成することができる。
本発明の一実施形態に係るクラスタ装置の概略構成を示した縦断面図である。 図2(a)は一分子が衝突する際の基板へのダメージを説明するための図であり、図2(b)はクラスタ化された分子が衝突する際の基板へのダメージを説明するための図である。 図3(a)〜図3(c)は同実施形態に係る基板の配線方法を示した図である。 同実施形態の変形例に係るノズル出口から衝撃波までの距離を示した図である。 同実施形態に係るナノチューブ製造装置の概略構成を示した縦断面図である。 本実施形態に係るウエハの配線方法をスルーホールの配線に応用する例を説明するための図である。
以下に添付図面を参照しながら、本発明の一実施形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
[クラスタ装置の構成]
まず、本発明の一実施形態に係るクラスタ装置の概略構成について、図1を参照しながら説明する。クラスタ装置10は、ウエハWを収容し内部を密閉することができる真空の処理容器100を有している。処理容器100は、遮断器120により仕切られ、ガス供給室100a、処理室100bの2つに分かれている。ガス供給室100a、処理室100bの底部には、各室内を排気する排気口105a、105bがそれぞれ形成され、各室内の雰囲気を真空引きする排気ポンプ(図示せず)が接続されている。
ガス供給室100aの側壁には、ガスノズル110が設けられている。ガスノズル110は、ターゲットに向けて開口するように位置づけられていて、これによりガスノズル110から放出されるガスは指向性を有するようになっている。金属ソース115は金属ガスを生成する。生成された金属ガスは、ガスノズル110の出口110aからガス供給室100aに放出される。金属ソース115から金属ガスを生成する方法としては、例えばMOCVD(Metal Organic Chemical Vapor Deposition)用のプリカーサを用いることや、アーク放電により金属ソース115を溶解して気化させる方法が挙げられる。
ガスノズル110から放出された金属ガスはクラスタ化される。このメカニズムについて説明する。ガスノズル110の内部圧力Pは、0.4MPa以上0.9MPa以下になるように真空引きされている。一方、処理容器100の内部圧力Pは、1.5Pa以下に保持されるように真空引きされている。金属ガスgは、内部圧力Pが処理容器100の内部圧力Pより高圧に保持されたガスノズル110から処理容器100内に放出される。
このように、高圧のガスノズル110から低圧の処理容器100内に、反応性の高い金属ガスgを放出すると、圧力差によって金属ガスgの温度が急速に冷え、金属ガス分子が寄り固まって形成される。このようにしてガスノズル110から処理容器100内に放出された金属ガスgは、クラスタ化される。クラスタ化された金属ガス(以下、金属ガスクラスタCgとも称する)は、数百万〜数千万個の分子が比較的弱く結びついた集合体である。
前述のように、金属ガスクラスタCgは指向性を有しているが、中にはまっすぐに飛ばないものがある。これがウエハWまで飛来してウエハWに衝突すると、期待していない方向にもエッチング処理が進んでしまう。そこで、ガスノズル110とウエハWとの間に遮断器120を設け、まっすぐに飛ばない金属ガスクラスタCgがウエハWに衝突しないようにしている。遮断器120には穴120aが設けられていて、金属ガスクラスタCgは、その穴120aから処理室100bに入る。
処理室100bの内部には、ウエハWを保持する保持部材155が設けられている。保持部材155は、金属ガスクラスタCgがウエハWに形成されたウエハWの表面に垂直に衝突するようにウエハWを保持する。保持部材155には、保持部材155を移動させる図示しない移動部材が設けられている。移動部材の移動により、金属ガスクラスタCgはウエハWの表面に対して垂直な方向から、ウエハWの表面全面に均一に供給される。
かかる構成によれば、エッチング形状を良好にすることができる。形状を良好にできるのは、エッチング反応が、金属ガスクラスタCgの衝突で熱エネルギーを生じた部分でのみ進行するためである。金属ガスクラスタCgは、熱エネルギーのない部分ではエッチング反応を進行させない。図1のウエハW上にはマスクMの下に所定の層F及び層Fに形成されたホールHが描かれているが、指向性を有する金属ガスクラスタCgは、深く掘り進んだホールHの側壁Haに衝突しないため、ホールHの側壁Haで熱エネルギーが発生しない。このため、ホールHの側壁Haは基本的にエッチングされない。一方、掘り進んだホールHの底部Hbには金属ガスクラスタCgが衝突してエッチングが進行する。このようにして、本実施形態によれば、細く深い、良好な形状のホールを形成することができる。
また、かかる構成によれば、ウエハWへの電気的なダメージを与えないプロセスを実現できる。既存のプロセスでは、反応性ガスをプラズマによってイオン化していた。イオン化したガスは電気的エネルギーを持つため、ウエハWに電気的なダメージを与えるおそれがあった。しかし、本実施形態にかかるクラスタ装置10によれば、金属ガスクラスタCgをイオン化しない。このため、エッチングの際、ウエハWに電気的なダメージを与えずにプロセスを進行することができる。
また、かかる構成によれば、このように金属ガスクラスタCgをイオン化しないため、装置にプラズマ源を必要としない。これにより、装置がシンプルになるためメンテナンスしやすく、製造コストを低減することができ、量産に向いた構造とすることができる。
[クラスタ化された分子の衝突]
次に、クラスタ化された金属ガスの衝突状態について、図1を参照しながら説明する。前述したように、図1に示した金属ガスは、ガスノズル110から処理容器100の内部に放出され、クラスタ化される。クラスタ化された金属ガス(金属ガスクラスタCg)は、数百万〜数千万個の分子の集合体である。このように、クラスタ化された金属ガス分子は、寄り固まって形成された塊のため、分子がそれぞれ一つずつ持っている運動エネルギーよりも高い運動エネルギーを持っている。
一方、金属ガスクラスタCgの分子は、ウエハWに衝突した瞬間に各分子がバラバラになって広がりながら飛び散るため、衝突と同時に一つ一つの分子の運動エネルギーは分散し、配線パターン層に大きなダメージを与えない。
よって、衝突により金属ガス中の金属ナノ粒子を配線パターン内にしっかりと埋め込むことができると同時に配線パターン層への衝突によるダメージを低く抑えることができる。特に、配線パターン層がLow−k膜の場合には、ダメージにより比誘電率が高くなったり、配線用パターン幅CDが大きくなったりするが、金属ガスクラスタCgによれば埋め込み時のダメージを低減し、Low−k膜の劣化を防ぐことができる。
図2(a)は一分子が衝突する際のウエハWへのダメージを示し、図2(b)はクラスタ化された分子が衝突する際のウエハWへのダメージを示す。図2(a)に示したように、プラズマ源135では、反応性イオンを含むプラズマが生成される。反応性イオンはクラスタ化されていないため、分子の集合体ではないので一分子の衝突時のエネルギーは低いが、ウエハWの深部まで衝突のダメージが及んでいることがわかる。一方、図2(b)に示したように、ガスノズル110からはプラズマ化されていないガスを放出し、クラスタCgを生成する。生成されたクラスタCgは、ウエハWの衝突のエネルギーは高いが、ウエハWの膜に衝突した瞬間に各分子がバラバラになって飛び散るため、ウエハWに対するダメージが少ないことがわかる。これにより、特にLow−k膜の場合には、衝突によるダメージを低減できることがわかる。
[配線方法]
次に、本実施形態に係る配線方法について、図3(a)〜図3(c)を参照しながら説明する。図3(a)は、配線用パターンの洗浄工程を示す。
一般に、半導体デバイスの製造工程においては、フォトリソグラフィー技術を利用したダマシン法やデュアルダマシン法を用いて、ウエハWに多層配線回路を形成する。図3(a)では、デュアルダマシン法を用いて上層の層間絶縁膜であるLow−k膜24に配線溝としてのビアホール24a及びトレンチ24bが形成されている。Low−k膜24の下には、下層の層間絶縁膜であるLow−k膜20、バリアメタル層21、Cu配線層22、ストッパー膜23が形成されている。
(前工程)
図3(a)では、CUの埋め込みの前工程として、ビアホール24a及びトレンチ24bを所望のクリーニングガスにより洗浄する。クリーニングガスとしては、NHOH,H,HCL,HSO、HF,NH4Fの少なくともいずれか、又はこれらの組み合わせ又はこれらの組合せを使用することができる。このように反応性の高いNHOH等の洗浄薬液(NH4OH・・・)等を気相状にして配線用パターンを洗浄する。
このクリーニング処理は、プラズマを用いても用いなくてもよい。プラズマを用いない場合の一例としては、図1,2に示したガスノズル110からクリーニングガスを放出し、ガスをクラスタ化させて使用することが考えられる。クラスタ化されたガスは直進性及び指向性を有するため、トレンチ24b及びビア24aの内壁だけでなくビア底Bまでガスが侵入し、内部をより均一に洗浄することができる。
(埋め込み工程:バリア材形成)
前工程後、クラスタ化された金属ガス(金属ガスクラスタCg)を用いて配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程が実行される。
埋め込み工程では、まず、図3(b)に示したように、配線用パターンの内壁にバリア材32が形成される。この工程では、金属ナノ粒子の埋め込みによるバリア材32の形成とともに衝撃波を用いてバリア材32が緻密化される。
図4は、ガスノズル110の出口110aから衝撃波MDまでの距離を示した図である。ISSN0452−2982航空宇宙技術研究所資料(TM−741)“LIF法による自由噴流の可視化と構造解析”(津田尚一 1997年7月航空宇宙研究所)によれば、ガスノズル110の出口110aから衝撃波MD(Mach Disc)が現れる位置までの距離X、ガスノズル110の喉部である出口の内径D、ガスノズルの内部圧力Ps、ガスが導入される処理容器100の内部圧力Pには下記式1の関係がある。
Figure 0005395708
このとき、ガスノズル110の出口110aからウエハWまでの距離dは、式1にて定義されるガスノズル110の出口110aからのガス流により衝撃波MDが発生する位置までの距離Xmより長く設定されることが好ましい。これによれば、ビア底Bまで均一に形成されたバリア材32を、衝撃波を用いて緻密化することができる。
特に、本実施形態では、層間絶縁膜に、比誘電率の低いlow−k膜20,24が用いられている。比誘電率kが約4.2のシリコン酸化膜(SiO膜)に対して、比誘電率kが2.6以下のlow−k膜を用いれば、配線間の寄生容量を低減できる。一方、ダマシン法によりCu配線を形成する際には、Cuがlow−k膜中へと拡散することを防止する必要がある。このため、Cu配線層とlow−k膜との間にバリア材32を形成する。また、本実施形態のようにバリア材32を、衝撃波を用いて緻密化すると、low−k膜中へCuの拡散を確実に抑えることができ、好ましい。
(埋め込み工程:Cu埋め込み)
次に、図3(c)に示したように、バリア材32が形成された配線用パターンの内部にCuを埋め込む工程が実行される。埋め込まれたCuは、配線層35となる。配線用パターン内にCuを埋め込む方法としては、例えば、電解めっき法により配線用パターンにCuを埋め込み、溝内に埋め込まれた部分以外のCu膜を化学機械研磨により除去して配線層35を形成してもよい。また、バリア材32を形成する金属ナノ粒子からナノ構造体を成長させることにより配線層35を形成してもよい。以下、金属ナノ粒子からナノ構造体を成長させるナノチューブ製造装置について簡単に説明する。
[ナノチューブ製造装置]
金属ナノ粒子のバリア材32が形成されたウエハWは、真空状態を維持したまま、図1に示したクラスタ装置10から、ナノチューブ製造装置内に搬送される。ナノチューブ製造装置は、搬入されたウエハW上の金属ナノ粒子を成長させてナノチューブを製造する。
図5は、本実施形態に係るナノチューブ製造装置としてのRLSA(Radial Line Slot Antenna)プラズマCVD装置である。なお、ナノチューブ製造装置300は、RLSAプラズマCVD装置に限られず、容量結合型(平行平板型)プラズマ処理装置、誘導結合型(ICP:Inductive Coupling Plasma)プラズマ処理装置、電子サイクロトロン方式(ECR:Electron Cyclotron Resonance)のプラズマ処理装置など種々のプラズマ処理装置を使用することができる。
前述したように、金属ナノ粒子Maが成膜されたウエハWは、真空状態を維持したまま、図示しない真空搬送機構を通ってRLSAプラズマCVD装置(ナノチューブ製造装置300)内の載置台315まで搬送される。RLSAプラズマCVD装置では、搬入されたウエハW上の金属ナノ粒子を成長させてナノチューブを製造する。
RLSAプラズマCVD装置は、天井面が開口された円筒状の反応容器302を有している。天井面の開口には、シャワープレート305が嵌め込まれている。反応容器302とシャワープレート305とは、反応容器302の内壁の段差部とシャワープレート305の下面外周部との間に配設されたOリング310により密閉され、これにより、プラズマ処理を施す処理室Uが形成される。たとえば、反応容器302はアルミニウム等の金属からなり、シャワープレート305はアルミニウム等の金属または誘電体からなり、電気的に接地されている。
反応容器302の底部には、ウエハWを載置するサセプタ(載置台)315が絶縁体320を介して設置されている。サセプタ315には、整合器325aを介して高周波電源325bが接続されていて、高周波電源325bから出力された高周波電力により反応容器302の内部に所定のバイアス電圧を印加するようになっている。また、サセプタ315の内部には冷却ジャケット335が設けられ、ウエハWを冷却するために冷却水を供給する。
シャワープレート305は、その上部にてカバープレート340により覆われている。カバープレート340の上面には、ラジアルラインスロットアンテナ345が設けられている。ラジアルラインスロットアンテナ345は、多数の図示しないスロットが形成されたディスク上のスロット板345aと、スロット板345を保持するディスク上のアンテナ本体345bと、スロット板345aとアンテナ本体345bとの間に設けられ、アルミナなどの誘電体から形成される遅相板345cと、から構成されている。ラジアルラインスロットアンテナ345には、同軸導波管350を介してマイクロ波発生器355が設置されている。
反応容器302には、真空ポンプ(図示せず)が取り付けられていて、ガス排出管360を介して反応容器302内のガスを排出することにより、反応容器302内の圧力を10-4〜10-1Paに保持する。また、載置台315に配設されている図示しない電気加熱部材及び冷却ジャケット335を用いて、ウエハWの板温度を500〜850℃程度に保持する。
ガス供給源365は、バルブVの開閉およびマスフローコントローラMFCの開度をそれぞれ制御することにより、所望の濃度のガスを反応容器302の内部に供給するようになっている。
この状態で、導波管350を介してマイクロ波を反応容器302内に導入する。また、ガス供給源365からナノチューブ生成用のガスを反応容器302内に導入する。供給されたガスは、マイクロ波のエネルギーにより分解され、プラズマとなる。生成されたプラズマは、ウエハWに衝突し、ウエハW表面で反応する。これにより、埋め込まれたウエハW上の金属ナノ粒子をシードとしてナノチューブを成長させることができる。
なお、金属ナノ粒子の成長物は、チューブ状であってもワイヤ状であってもよい。これにより、ウエハW上の金属ナノ粒子を種として、ナノチューブ又はナノワイヤを成長させることができる。
このようにして、本実施形態に係るナノチューブ製造装置300により、ナノチューブ等のナノ構造体が成長する。ナノ構造体としては、フラーレン、フラーレン誘導体、カーボンナノチューブ、カーボンナノホーン、カーボンナノワイヤ等が主として挙げられる。
以上に説明したように、本実施形態に係る配線方法によれば、指向性の高い金属クラスタを用いて配線用パターンの底部までCuを埋め込むことにより、埋め込み不良のない配線を形成することができる。
特に、埋め込んだ金属ナノ粒子をシードとしてナノ構造体を成長させることにより配線層35を形成する場合には、金属ナノ粒子の粒径とナノ構造体の太さとは同じになるため、金属ナノ粒子の粒径によって配線の太さを制御することができる。
(応用例)
本実施形態に係る基板の配線方法は、以上のように半導体チップ内の配線工程に用いることができるだけでなく、半導体チップ間の配線工程にも用いることができる。近年、半導体チップの内部を貫通するスルーホール(TSV:Through−Silicon Via)の電極を用いて、上下の半導体チップ間を電気的に接続する立体配線技術が提案されている。図6では、上部半導体チップ400の内部にスルーホール(TSV)405が形成されている。このスルーホール405に配線を通し、スルーホール405及びバンプ505を介して上部半導体チップ400のパッド電極410と下部半導体チップ500のパッド電極510とを導通する。
ここでは、上記TSVを用いた配線を、本実施形態に係る基板の配線方法により形成する。この3D配線によれば、径が30μm〜50μmのTSVに対して金属ナノ粒子の粒径の太さのナノ構造体を配線することができる。また、パッケージ内配線の抵抗を低減し、複数の半導体チップを積層して一つのパッケージに収めることができるため、小型化、システムとしての処理の高速化、消費電力の低下を図ることができる。
上記実施形態に係る基板の配線方法において、各部の動作は互いに関連しており、互いの関連を考慮しながら、一連の動作及び一連の処理として置き換えることができる。これにより、基板の配線方法の実施形態を、基板を配線する半導体製造装置の実施形態とすることができる。
これにより、真空状態に保持された処理容器内にて、配線用パターンが形成された基板を配線する半導体製造装置であって、前記半導体製造装置は、内部圧力Pが前記処理容器の内部圧力Pより高圧に保持されたガスノズルを備え、基板上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、前記前工程後、前記ガスノズルから金属ソースを前記処理容器内に放出することによりクラスタ化された金属ガスを生成し、該クラスタ化された金属ガスを用いて前記配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含む工程を実行することを特徴とする半導体製造装置の実施形態が実現可能となる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
例えば、上記実施形態に係る基板の配線方法は、デュアルダマシン構造の配線工程でのCUの埋め込み及びTSVを用いた3次元配線に用いたが、これに限定されず、基板上へのいずれの配線にも適用できる。
また、本発明に係る配線用パターンは、溝やホール(孔)に限られず、いずれの形状であってもよい。
また、上記実施形態に係る基板の配線方法ではCuにより配線層を形成したが、これに限られず、別の金属により配線層を形成することもできる。
本発明に係る基板は、半導体ウエハWであってもよく、FPD(Flat Panel Display)であってもよい。
本発明に係るクラスタ装置は、イオン化器及び加速器を内蔵していてもよい。この場合、クラスタ化された金属ガスは、ガスノズルから供給され、イオン化器によりイオン化された後、加速器により加速され、保持部材155に保持されたウエハWの表面に対して垂直に供給される。この機構は、GCIB(Gas Cluster Ion Beam)と呼ばれている。
10 クラスタ装置
20、24 Low−k膜
21 バリアメタル
22 Cu配線層
24a ビアホール
24b トレンチ
32 バリア材
35 配線層
100 処理容器
100a ガス供給室
100b 処理室
110 ガスノズル
110a ガスノズルの出口
120 遮断器
155 保持部材
300 ナノチューブ製造装置
400 上部半導体チップ
405 スルーホール
500 下部半導体チップ
505 バンプ
B ビア底
Cg 金属ガスクラスタ

Claims (7)

  1. 真空状態に保持された処理容器内にて、配線用パターンが形成された基板を配線する方法であって、
    基板上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、
    前工程後、クラスタ化された金属ガスを用いて前記配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含み、
    前記埋め込み工程は、前記配線用パターンの表面に前記金属ナノ粒子を埋め込むことにより、金属のバリア材を形成する工程と、
    前記バリア材が形成された前記配線用パターンの内部に配線となる金属を埋め込む工程とを含むことを特徴とする基板の配線方法。
  2. 前記埋め込み工程は、金属ソースを、内部圧力Pが前記処理容器の内部圧力Pより高圧に保持されたガスノズルから前記処理容器内に放出することによりクラスタ化することを特徴とする請求項1に記載の基板の配線方法。
  3. 前記ガスノズルと前記基板との距離dは、式1にて定義される前記ガスノズルの出口から衝撃波が発生する位置までの距離Xmより長く設定され、
    前記バリア材を形成する工程は、前記発生した衝撃波を用いて前記金属ナノ粒子を基板に衝突させることを特徴とする請求項に記載の基板の配線方法。
    Figure 0005395708
    ただし、Dはガスノズルの出口の内径、Pはガスノズルの内部圧力、Pは処理容器の内部圧力である。
  4. 前記ガスノズルの内部圧力Pは、0.4MPa以上であり、
    前記処理容器の内部圧力Pは、1.5Pa以下であることを特徴とする請求項2又は3に記載の基板の配線方法。
  5. 前記ガスノズルの内部圧力Pは、0.9MPa以下であることを特徴とする請求項2〜4のいずれか一項に記載の基板の配線方法。
  6. 前記基板の配線方法は、半導体チップ内の配線工程、又は半導体チップ間の配線工程に用いられることを特徴とする請求項1〜のいずれか一項に記載の基板の配線方法。
  7. 真空状態に保持された処理容器内にて、配線用パターンが形成された基板を配線する半導体製造装置であって、
    前記半導体製造装置は、内部圧力Pが前記処理容器の内部圧力Pより高圧に保持されたガスノズルを備え、
    基板上の配線用パターンを所望のクリーニングガスにより洗浄する前工程と、前記前工程後、前記ガスノズルから金属ソースを前記処理容器内に放出することによりクラスタ化された金属ガスを生成し、該クラスタ化された金属ガスを用いて前記配線用パターン内に金属ナノ粒子を埋め込む埋め込み工程と、を含み、
    前記埋め込み工程においては、前記配線用パターンの表面に前記金属ナノ粒子を埋め込むことにより、金属のバリア材を形成する工程と、
    前記バリア材が形成された前記配線用パターンの内部に配線となる金属を埋め込む工程とを含む工程を実行することを特徴とする半導体製造装置。
JP2010051736A 2010-03-09 2010-03-09 基板の配線方法及び半導体製造装置 Expired - Fee Related JP5395708B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010051736A JP5395708B2 (ja) 2010-03-09 2010-03-09 基板の配線方法及び半導体製造装置
PCT/JP2011/053893 WO2011111524A1 (ja) 2010-03-09 2011-02-23 基板の配線方法及び半導体製造装置
CN201180008696.7A CN102754194B (zh) 2010-03-09 2011-02-23 基板的配线方法和半导体制造装置
US13/583,438 US8940638B2 (en) 2010-03-09 2011-02-23 Substrate wiring method and semiconductor manufacturing device
KR1020127026433A KR101393747B1 (ko) 2010-03-09 2011-02-23 기판의 배선 방법 및 반도체 제조 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010051736A JP5395708B2 (ja) 2010-03-09 2010-03-09 基板の配線方法及び半導体製造装置

Publications (2)

Publication Number Publication Date
JP2011187704A JP2011187704A (ja) 2011-09-22
JP5395708B2 true JP5395708B2 (ja) 2014-01-22

Family

ID=44563336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010051736A Expired - Fee Related JP5395708B2 (ja) 2010-03-09 2010-03-09 基板の配線方法及び半導体製造装置

Country Status (5)

Country Link
US (1) US8940638B2 (ja)
JP (1) JP5395708B2 (ja)
KR (1) KR101393747B1 (ja)
CN (1) CN102754194B (ja)
WO (1) WO2011111524A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6545053B2 (ja) * 2015-03-30 2019-07-17 東京エレクトロン株式会社 処理装置および処理方法、ならびにガスクラスター発生装置および発生方法
TW202416542A (zh) 2015-03-30 2024-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN109887882B (zh) * 2019-01-30 2020-10-16 中南大学 一种在微孔内快速填充纳米粒子的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0126457B1 (ko) * 1992-01-08 1997-12-26 기타오카 다카시 집적회로, 그 제조방법 및 그 박막형성장치
JPH065544A (ja) * 1992-06-22 1994-01-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2000100749A (ja) * 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2002305161A (ja) * 2001-04-05 2002-10-18 Ebara Corp 配線形成方法及びその装置
JP2002305163A (ja) * 2001-04-05 2002-10-18 Ebara Corp 複合クラスタ及びその製造方法、並びにその製造装置
JP4901301B2 (ja) 2006-05-23 2012-03-21 株式会社東芝 研磨方法及び半導体装置の製造方法
FR2917893B1 (fr) * 2007-06-22 2009-08-28 Commissariat Energie Atomique Procede de fabrication d'une connexion electrique a base de nanotubes de carbone
JP5161819B2 (ja) * 2009-03-19 2013-03-13 東京エレクトロン株式会社 基板処理方法および基板処理装置

Also Published As

Publication number Publication date
WO2011111524A1 (ja) 2011-09-15
CN102754194A (zh) 2012-10-24
KR101393747B1 (ko) 2014-05-12
US20130040459A1 (en) 2013-02-14
JP2011187704A (ja) 2011-09-22
CN102754194B (zh) 2015-12-09
US8940638B2 (en) 2015-01-27
KR20120132546A (ko) 2012-12-05

Similar Documents

Publication Publication Date Title
JP5984424B2 (ja) 基板洗浄方法、基板洗浄装置及び真空処理装置
KR101384589B1 (ko) 반도체 장치의 제조 방법
WO2004107825A9 (ja) プラズマ源及びプラズマ処理装置
JP5116983B2 (ja) プラズマ処理方法及びプラズマ処理装置
CN105845550A (zh) 被处理体的处理方法
KR20140016884A (ko) 금속막의 가공 방법 및 가공 장치
JP4369264B2 (ja) プラズマ成膜方法
JP2004513516A (ja) 拡張されたプロセスウィンドウを有する誘電体エッチングチャンバ
JP2008198659A (ja) プラズマエッチング方法
JP5395708B2 (ja) 基板の配線方法及び半導体製造装置
JP2015177119A (ja) Cu配線の製造方法
KR102058592B1 (ko) 에칭 방법
JP2016063083A (ja) プラズマ処理装置
JP2008071894A (ja) 成膜方法
TW201517170A (zh) 蝕刻銅層之方法
JP2003059918A (ja) プラズマ処理方法、プラズマ処理装置及び半導体装置の製造方法
JP2008283144A (ja) 凹部充填方法
JP2015115531A (ja) 半導体装置の製造方法
US20110031107A1 (en) Method of burying metal and apparatus of depositing metal in concave portion
KR100298943B1 (ko) 반도체소자제조방법
US20240060173A1 (en) System for processing semiconductor device, method for forming semiconductor device, and method for forming protective structure on chamber
JP5517959B2 (ja) コーティング装置およびコーティング方法
JP2012186208A (ja) 配線形成方法、及び配線形成装置
JP5012759B2 (ja) 貫通電極基板の製造方法
CN100527365C (zh) 等离子成膜方法以及等离子成膜装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131018

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees