JP3638922B2 - 発光装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の作製方法に関し、特に、プラスチック基板上に形成された発光素子（ＯＬＥＤ：Organic Light Emitting Device）を有する発光装置に関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴ（薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子としてＯＬＥＤを有したアクティブマトリクス型発光装置（以下、単に発光装置と呼ぶ）の研究が活発化している。発光装置は有機発光装置（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００６】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機発光材料を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。有機発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【０００７】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
【発明が解決しようとする課題】
ところで、発光装置の一つの形態として、画素毎にＴＦＴを設け、ビデオ信号を順次書き込むことにより画像を表示するアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で、必須の素子となっている。
【０００９】
ＴＦＴは非晶質シリコンを用いて作製されるものがほとんどであったが、非晶質シリコンを用いたＴＦＴは電界効果移動度が低く、ビデオ信号を処理するために必要な周波数で動作させることが不可能であったので、もっぱら画素毎に設けるスイッチング素子としてのみ使用されていた。データ線にビデオ信号を出力するデータ線側駆動回路や、走査線に走査信号を出力する走査線側駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【００１０】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（画素数１２００×１６００個）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させる原因となる。また、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と走査線側及びデータ線側駆動回路を同一の基板に一体形成することで接続端子の数は激減し、また額縁領域の面積も縮小させることができる。
【００１１】
それを実現する手段として、多結晶シリコン膜でＴＦＴを形成する方法が提案されている。しかし、多結晶シリコンを用いてＴＦＴを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではなかった。例えば、電界効果移動度は単結晶シリコンの１／１０以下である。また、結晶粒界に形成される欠陥に起因してオフ電流が高くなってしまうといった問題点を有している。
【００１２】
一般的に発光装置は、少なくとも、スイッチング素子として機能するＴＦＴと、ＯＬＥＤに電流を供給するためのＴＦＴとが、各画素に設けられている。スイッチング素子として機能するＴＦＴには低いオフ電流（Ｉ_off）が求められている一方、ＯＬＥＤに電流を供給するためのＴＦＴには、高い駆動能力（オン電流、Ｉ_on）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。また、データ線側駆動回路のＴＦＴも、高い駆動能力（オン電流、Ｉ_on）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。
【００１３】
オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加したＬＤＤ領域を設けたものである。また、ホットキャリアによるオン電流値の劣化を防ぐのに有効な構造として、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造（以下、Gate-drain Overlapped LDDを省略してＧＯＬＤと呼ぶ）が知られている。
【００１４】
ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製する。しかし、画素部や各駆動回路に求められる特性を得るためにＴＦＴの構造を最適化すると、フォトマスクの数が増加してしまい、製造工程が複雑となり工程数が必然的に増加してしまう。
【００１５】
さらに、ＴＦＴの特性を向上させ、画素部や駆動回路の駆動条件に最適な構造のＴＦＴを、少ないフォトマスクの数で実現する技術を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の発光装置が有する薄膜トランジスタは、半導体膜と、第１の電極と、半導体膜と第１の電極の間に挟まれた第１の絶縁膜とを有しており、さらに、第２の電極と、半導体膜と第２の電極の間に挟まれた第２の絶縁膜とを有している。そして、第１の電極と第２の電極は、半導体膜が有するチャネル形成領域を間に挟んで重なっている。
【００１７】
そして、本発明では、オン電流の増加よりもオフ電流の低減が重要視される、スイッチング素子として用いるＴＦＴの場合、第１の電極に常に一定の電圧（コモン電圧）を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。
【００１８】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００１９】
また、本発明では、オフ電流の低減よりもオン電流の増加が重要視される、例えば駆動回路のバッファ等が有するＴＦＴの場合、第１の電極と第２の電極に同じ電圧を印加する。
【００２０】
なお本明細書において駆動回路とは、画素部に画像を表示させるための信号を生成するための回路であり、データ線駆動回路や、走査線駆動回路がこれに含まれる。
【００２１】
第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【００２２】
図３０を用いて、本発明の薄膜トランジスタの回路図について説明する。ここでは代表的に、ｐチャネル型ＴＦＴのみ示す。ｎチャネル型ＴＦＴの場合は、矢印の方向が、ｐチャネル型ＴＦＴの場合と逆になる。図３０（Ａ）は、電極が１つのみの一般的な薄膜トランジスタの回路図である。図３０（Ｂ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ一方の電極に一定の電圧（ここではグラウンドの電圧）が印加されている、本発明の薄膜トランジスタの回路図である。図３０（Ｃ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ２つの電極が互いに電気的に接続されている、本発明の薄膜トランジスタの回路図である。以下、本発明の説明において、図３０に示した回路図を用いる。
【００２３】
【発明の実施の形態】
本発明の実施の形態について、図１を参照して説明する。図１（Ａ）において絶縁表面を有する基板１０上に第１の電極１１が形成されている。第１の電極１１は導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。第１の電極１１は、１５０〜４００nmの厚さを有している。
【００２４】
この第１の電極１１を覆って、第１の絶縁膜１２を形成する。なお本実施の形態では、２層の絶縁膜（第１の絶縁膜Ａ １２ａ、第１の絶縁膜Ｂ １２ｂ）を積層したものを、第１の絶縁膜１２として用いている。図１では、第１の絶縁膜Ａ １２ａとして、酸化窒化シリコン膜又は窒化シリコン膜を１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ １２ｂは酸化窒化シリコン膜又は酸化シリコン膜を用い、０．５〜１μmの厚さで形成する。酸化窒化シリコン膜を用いる場合にはプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏの混合ガスから作製され、膜中に窒素が２０〜４０原子％含まれる膜を適用する。この酸化窒化シリコン膜、窒化シリコン膜等の窒素含有の絶縁膜を用いることにより、基板１０側からアルカリ金属などの不純物の拡散を防止することが出来る。
【００２５】
第１の絶縁膜１２の表面は、先に形成した第１の電極１１に起因する凹凸を有していることがある。この凹凸は表面を研磨することにより平坦化する。平坦化の手法としては化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと記す）が挙げられる。第１の絶縁膜１２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。なお、第１の絶縁膜の表面は必ずしも研磨する必要はない。前記平坦化された第１の絶縁膜は、表面における凹凸の高低差が５ｎｍ以下であることが好ましく、より望ましくは、１ｎｍ以下であるのが良い。平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【００２６】
表面が平坦化された第１の絶縁膜１２上に半導体膜１３が形成されている。半導体膜１３は、チャネル形成領域１８と、チャネル形成領域１８を挟んでいる不純物領域１９とを有している。そして、半導体膜１３上には第２の絶縁膜１４が形成され、さらに第２の絶縁膜１４を間に挟んで、半導体膜１３上に第２の電極１５が形成されている。
【００２７】
第１の電極１１と第２の電極１５とは、チャネル形成領域１８を間に挟んで、互いに重なり合っている。
【００２８】
その他、第３の絶縁膜１６、配線１７は必要に応じて設ける。
【００２９】
第１の電極１１と第２の電極１５とは、電気的に接続されていても良いし、どちらか一方の電極にコモン電圧を印加していても良い。
【００３０】
図１（Ａ）において、第１の電極１１と第２の電極１５とが直接接続されている場合の、Ａ−Ａ’の断面図を図１（Ｂ）に示す。
【００３１】
図１（Ｂ）に示すように、第１の電極１１と第２の電極１５は半導体膜１３の外側で、第１の絶縁膜１２及び第２の絶縁膜１４に形成されたコンタクトホール２１を介して接続されている。
【００３２】
図１（Ａ）において第１の電極１１と第２の電極１５とが、配線１７と同じ導電膜から形成された配線２４によって接続されている場合の、Ａ−Ａ’の断面図を図１（Ｃ）に示す。なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【００３３】
図１（Ｃ）に示すように、第１の電極１１と配線２４とが、第１の絶縁膜１２、第２の絶縁膜１４及び第３の絶縁膜１６に形成されたコンタクトホール２３を介して接続されている。また、第２の電極１５と配線２４とが、第３の絶縁膜１６に形成されたコンタクトホール２２を介して接続されている。
【００３４】
なお、第１の電極１１と第２の電極１５の電気的な接続の仕方は、図１（Ｂ）、図１（Ｃ）に示した構成に限定されない。
【００３５】
ＣＭＰにより除去する膜厚は、第１の絶縁膜１２の厚さやその誘電率及び第２の絶縁膜１４の厚さを考慮して決める。ここに残存する膜は、実質的にゲート絶縁膜として機能する。従って、第１の絶縁膜を複数の絶縁膜を積層して形成している場合、第１の電極１１上において最上層の絶縁膜のみ研磨するようにしても良いし、下層の絶縁膜が露出するように研磨しても良い。
【００３６】
例えば、第１の絶縁膜Ａ １２ａ及び第１の絶縁膜Ｂ １２ｂが酸化窒化シリコン膜で形成され誘電率が７．５であり、第２の絶縁膜１４が酸化シリコン膜で形成する場合は誘電率が３．９となり両者に差異が生じる。その場合、ＣＭＰ後の仕上がり寸法は、第１の絶縁膜１２の膜厚を１５０nmとし、第２の絶縁膜１４の膜厚を１１０nmとすると良い。
【００３７】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００３８】
ＴＦＴは半導体膜とゲート絶縁膜とゲート電極との配置により、トップゲート型（プレーナー型）とボトムゲート型（逆スタガ型）などが知られている。いずれにしても、サブスレッショルド係数を小さくするには半導体膜の膜厚を薄くする必要がある。ＴＦＴで用いられるように非晶質半導体膜を結晶化した半導体膜を適用する場合には、その非晶質半導体膜が薄くなると共に結晶性が悪くなり、純粋に膜厚を薄くした効果を得ることができない。しかし、第１の電極と第２の電極を電気的に接続し、図１において示すように半導体膜の上下に該２つの電極を重ねることにより、実質的に半導体膜の厚さを薄くしたのと同様、電圧の印加と共に早く空乏化し、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００３９】
なお、第１の電極１１と第２の電極１５とが電気的に接続されている場合、第１の絶縁膜１２と第２の絶縁膜１４の誘電率が近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００４０】
また、第１の電極１１とチャネル形成領域とが重なっている部分において、第１の絶縁膜１２膜の厚さが均一であるときのその膜厚と、第２の電極１５とチャネル形成領域とが重なっている部分において、第２の絶縁膜１４の厚さが均一であるときのその膜厚は、近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。第１の電極１１と重なる部分における第１の絶縁膜の膜厚をｄ１、第２の電極１５と重なる部分における第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．１であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．１を満たすのが望ましい。より好ましくは、｜ｄ１−ｄ２｜／ｄ１≦０．０５であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たすのが良い。
【００４１】
最も好ましいのは、第１の電極１１と第２の電極１５とが電気的に接続されていない状態において、第１の電極１１にグラウンドの電圧を印加したときの薄膜トランジスタの閾値と、第２の電極１５にグラウンドの電圧を印加したときの薄膜トランジスタの閾値がほぼ同じになるようにしたうえで、第１の電極１１と第２の電極１５とを電気的に接続することである。そうすることで、電界効果移動度やサブスレッショルド係数をより小さくし、オン電流をより大きくすることができる。
【００４２】
この様な構成を取ることによって、半導体膜の上下にチャネル（デュアルチャネル）を形成でき、ＴＦＴの特性を向上させることができる。
【００４３】
また、第１の電極１１と同時に各種信号又は電力を伝達する配線を形成することができる。また、ＣＭＰによる平坦化処理と組み合わせると、その上層に形成する半導体膜などに何ら影響を与えることはない。また、多層配線により配線の高密度化を実現できる。以下、実施例により、アクティブマトリクス型の発光装置に適用する具体例を示す。
【００４４】
なお本実施の形態で用いられる発光素子は、正孔注入層、電子注入層、正孔輸送層または電子輸送層等が、無機化合物単独で、または有機化合物に無機化合物が混合されている材料で形成されている形態をも取り得る。また、これらの層どうしが互いに一部混合していても良い。
【００４５】
【実施例】
以下に、本発明の実施例を示す。
（実施例１）
本発明の半導体装置の作製工程について説明する。ここでは、画素部のＴＦＴの作製方法について詳細に説明する。なお、本実施例では、スイッチング素子として用いるＴＦＴ（スイッチング用ＴＦＴ）は、第１電極にコモン電圧が印加されており、発光素子に流れる電流を制御するＴＦＴ（駆動用ＴＦＴ）は第１電極と第２電極とが接続されている例を示している。なお、本実施例は画素部のＴＦＴの作製方法についてのみ説明するが、駆動回路のＴＦＴも同時に作製することが可能である。
【００４６】
本実施例において用いる図２乃至図５は、その作製工程を説明する断面図であり、図６乃至図８はそれに対応する上面図を示し、説明の便宜上共通する符号を用いて説明する。
【００４７】
図２（Ａ）において、基板１０１は絶縁表面を有し、後の工程の処理温度に耐えうるものであれば、どのような材料の基板でも用いることが可能である。代表的には、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４８】
この基板１０１の絶縁表面上に第１の配線１０５と第１の電極１０３、１０４、１０６を形成する。第１の配線及び第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成する。本実施例ではＷを用いたが、ＴａＮの上にＷを積層したものを第１の配線及び第１の電極として用いても良い。
【００４９】
第１の配線１０５と第１の電極１０３、１０４、１０６を形成した後、第１の絶縁膜１０２を形成する。本実施例では、第１の絶縁膜１０２は、２つの絶縁膜（第１の絶縁膜Ａ １０２ａ、第１の絶縁膜Ｂ １０２ｂ）を積層することで形成されている。第１の絶縁膜Ａ １０２ａは酸窒化シリコン膜を用い、１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ １０２ｂは酸化シリコン膜又は酸窒化シリコン膜を用い、０．５〜１μmの厚さで形成する。
【００５０】
図６（Ａ）は、図２（Ａ）における画素部の上面図を示している。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図６（Ａ）に相当する。なお、第１の電極１０３、１０４は、コモン配線２００の一部である。また、第１の電極１０６は、第１の配線１０５の一部である。
【００５１】
第１の絶縁膜１０２の表面は、先に形成した第１の配線及び第１の電極に起因する凹凸を有しており、平坦化することが望ましい。平坦化の手法としてはＣＭＰを用いる。第１の絶縁膜１０２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。
【００５２】
こうして、図２（Ｂ）に示すように平坦化された第１の絶縁膜１０８が形成され、その上に半導体層を形成する。半導体層は結晶構造を有する半導体で形成する。これは、第１の絶縁膜１０８上に形成した非晶質半導体層を結晶化して得る。非晶質半導体層は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体層の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【００５３】
その後、半導体層をエッチングにより島状に分割し、図２（Ｃ）に示すように半導体膜１０９〜１１１を形成する。
【００５４】
図６（Ｂ）は図２（Ｃ）における上面図を示している。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図６（Ｂ）に相当する。第１の電極１０３、１０４は、平坦化された第１の絶縁膜１０８を間に挟んで半導体膜１０９と重なっている。また、第１の電極１０６は、第１の絶縁膜１０８を間に挟んで半導体膜１１０と重なっている。なお、半導体膜１１１は容量を形成するための半導体膜であり、第１の絶縁膜１０８を間に挟んで第１の配線１０５と重なっている。
【００５５】
次いで、半導体膜１０９〜１１１を覆う第２の絶縁膜１１２を形成する。第２の絶縁膜１１２は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【００５６】
そして、第１の絶縁膜１０８及び第２の絶縁膜１１２にコンタクトホール１１３を形成し、第１の配線１０５を一部露出させる（図２（Ｄ））。
【００５７】
次に図３（Ａ）に示すように、第２の絶縁膜１１２上に、第２のゲート電極や第２の配線を形成するために導電膜を形成する。本発明において第２のゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２の絶縁膜１１２上に形成する第１の導電膜１２０はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１２１は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。例えば、第１の導電膜１２０をＴａＮで形成し、第２の導電膜１２１をＷで形成しても良い。また第２のゲート電極や第２の配線を３層の導電膜で形成する場合、１層目をＭｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良い。配線を多層にすることで、配線自体の厚さが増すので配線抵抗を抑えることができる。
【００５８】
次に図３（Ｂ）に示すように、この第１の導電膜１２０及び第２の導電膜１２１を、マスク１２２を用いて第１のエッチング処理を行う。第１のエッチング処理により、端部にテーパーを有する第１の形状の電極１２３〜１２９を形成する（第１の導電膜１２３ａ〜１２９ａと第２の導電膜１２３ｂ〜１２９ｂで成る）。第２の絶縁膜１１２は、第１の形状の電極１２３〜１２９で覆われない部分において、表面が２０〜５０nm程度エッチングされ薄くなった状態になっている。
【００５９】
第１のドーピング処理は、イオン注入法または質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１の形状の電極１２４、１２５、１２６、１２９をマスクとして用い、半導体膜１０９〜１１１に第１濃度の一導電型不純物領域１５１〜１５３を形成する。第１濃度は１×１０²⁰〜１．５×１０²¹/cm³とする。
【００６０】
次に、レジストからなるマスクを除去せずに図３（Ｃ）に示すように第２のエッチング処理を行う。このエッチング処理では、第２の導電膜を異方性エッチングして第２の形状の電極１３４〜１４０を形成する（第１の導電膜１３４ａ〜１４０ａと第２の導電膜１３４ｂ〜１４０ｂで成る）。第２の形状の電極１３４〜１４０はこのエッチング処理により幅を縮小させ、その端部が第１濃度の一導電型不純物領域１５１〜１５３（第２の不純物領域）の内側に位置するように形成する。次の工程で示すように、この後退幅によりＬＤＤの長さを決める。第２の形状の電極１３４〜１４０は第２の電極として機能する。
【００６１】
図７（Ａ）に図３（Ｃ）の上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図７（Ａ）に相当する。第２の形状の電極１３５、１３６は、ゲート配線として機能する電極１３８、１３９の一部である。第２の形状の電極１３５、１３６と、第１の電極１０３、１０４は、第１の絶縁膜１０８、半導体膜１０９、第２の絶縁膜１１２を間に挟んでそれぞれ重なっている。また、第２の形状の電極１４０と、第１の電極１０６は、第１の絶縁膜１０８、半導体膜１１０、第２の絶縁膜１１２を間に挟んでそれぞれ重なっている。
【００６２】
さらに、第２の形状の電極１４０は第２の配線として機能する電極１３７の一部である。そして、第２の配線１３７は第２の絶縁膜１１２、半導体膜１１１、第１の絶縁膜１０８を間に挟んで、第１の配線１０５と重なっている。第２の配線１３７は、コンタクトホール１１３を介して第１の配線１０５と接続されている。また、電極１３４はソース配線として機能する。
【００６３】
そして、この状態で一導電型の不純物を第２のドーピング処理を行い一導電型の不純物を半導体膜１０９〜１１１に添加する（図３（Ｃ））。このドーピング処理で形成される第２濃度の一導電型不純物領域（第１の不純物領域）１５５、１５６、１５８、１５９、１６１、１６２、１６４、１６５、１６８、１６９、１７１、１７２、１７５、１７６が形成される。第１の不純物領域１５６、１５８、１６２、１６４、１６９、１７１、１７５は、第２の形状の電極１３５、１３６、１３７、１４０を構成する第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａと重なるように自己整合的に形成される。イオンドープ法で添加される不純物は、第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０¹⁷〜１×１０¹⁹/cm³となる。また、第１の不純物領域１５５、１５９、１６１、１６５、１６８、１７２、１７６は、第２の形状の電極１３５、１３６、１３７、１４０を構成する第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａと重ならないように自己整合的に形成される。
【００６４】
また、この第２のドーピング処理により、チャネル形成領域１５７、１６３、１７０、１７４と、第１濃度の一導電型不純物領域１５１〜１５３よりも、高い不純物濃度の第２不純物領域１５４、１６０、１６６、１６７、１７３、１７７とが形成される。
【００６５】
次いで、図４（Ａ）で示すように、レジストからなるマスク１４３を形成し、第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１１０に第３濃度の一導電型とは反対の導電型の第３の不純物領域１４４〜１５０を形成する。第３の不純物領域は第２の形状の電極１４０と重なる領域１４６、１４８と、重ならない領域１４４、１４５、１４９、１５０とに分けられ、１．５×１０²⁰〜５×１０²¹/cm³の濃度範囲で当該不純物元素が添加される。
【００６６】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第１の電極１０３、１０４、１０６と、第２の形状の電極１３５、１３６、１４０は半導体膜と重なる位置においてゲート電極として機能する。
【００６７】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は片面からランプ光源の輻射により半導体膜を加熱する。
【００６８】
その後、図４（Ｂ）に示すように、プラズマＣＶＤ法で窒化シリコンから成るパッシベーション膜１８０を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００６９】
次いで、パッシベーション膜１８０上に有機絶縁物材料から成る第３の絶縁膜１８１を形成する。有機絶縁物材料を用いる理由は第３の絶縁膜１８１の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第３の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳＧなどを用いることもできる。なお、パッシベーション膜１８０は第３の絶縁膜１８１の一部とみなしても良い。
【００７０】
次に、図４（Ｃ）に示すように、第２の絶縁膜１１２、パッシベーション膜１８０、第３の絶縁膜１８１にコンタクトホールを形成し、配線１８２〜１８６を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する。
【００７１】
図７（Ｂ）に、図４（Ｃ）における上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図７（Ｂ）に相当する。
【００７２】
配線１８２は、ソース配線１３４及び第２の不純物領域１５４に接続されている。配線１８３は、第２の不純物領域１６６及び第１の配線１３７に接続されている。配線１８４は、ゲート配線１３８及び１３９に接続されている。配線１８５は電源線として機能しており、第３の不純物領域１４４及び第２の不純物領域１７７と接続されている。配線１８６は第３の不純物領域１５０と接続されている。
【００７３】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、スイッチング用ＴＦＴであるｎチャネル型ＴＦＴ２０２、駆動用ＴＦＴであるｐチャネル型ＴＦＴ２０３が形成される。なお、本実施例では、スイッチング用ＴＦＴにｎチャネル型ＴＦＴを用い、駆動用ＴＦＴにｐチャネル型ＴＦＴを用いたが、本発明はこの構成に限定されない。スイッチング用ＴＦＴと駆動用ＴＦＴはｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも良い。ただし、ＯＬＥＤの陽極を画素電極として用いる場合、駆動用ＴＦＴはｐチャネル型ＴＦＴであることが望ましく、ＯＬＥＤの陰極を画素電極として用いる場合、駆動用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【００７４】
次に、図５に示すように、平坦化された第３の絶縁膜１８１の表面に酸化インジウム・スズを主成分とする透明導電膜を６０〜１２０nmの厚さで形成する。その後、透明導電膜をエッチング処理して、配線１８６に接続する画素電極（第３の電極）１８８を形成する。図８に、図５の画素電極１８８を形成した直後における上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図５に相当する。
【００７５】
ｎチャネル型ＴＦＴ２０２において、第１不純物領域１５６、１５８、１６２、１６４はＬＤＤとして、第２不純物領域１５４、１６６はソース又はドレイン領域として機能する。このｎチャネル型ＴＦＴ２０２は第２不純物領域１６０を挿んで２つのＴＦＴが直列接続した形となっている。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。ｐチャネル型ＴＦＴ２０３において、第３不純物領域１４４、１５０はソース又はドレイン領域として機能する。
【００７６】
本実施例では、コモン配線２００に常に一定の電圧（コモン電圧）を印加することで、第１の電極１０３、１０４にコモン電圧を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。半導体装置の画素部にスイッチング素子として形成されたＴＦＴは、オン電流の増加よりもオフ電流の低減が重要視されるので、上記構成は有用である
【００７７】
また、本実施例では、駆動用ＴＦＴ２０３において、半導体膜を挿んで電気的に接続された一対の電極１０６、１４０を形成することにより、実質的に半導体膜の厚さが半分となり、ゲート電圧の印加に伴って空乏化が早く進んで電界効果移動度を増加させ、サブスレッショルド係数を低下させることが可能となる。その結果、この構造のＴＦＴを駆動用ＴＦＴに使用することにより、駆動電圧を低下させることができる。また、電流駆動能力が向上し、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【００７８】
また、第１の配線１０５と、第１の絶縁膜１０８と、半導体膜１１１とが重なり合っている部分において容量が形成されている。また、第２の配線１３７と、第２の絶縁膜１１２と、半導体膜１１１とが重なり合っている部分において容量が形成されている。
【００７９】
次に、図５に示すように、第３の絶縁膜１８１上に、ｎチャネル型ＴＦＴ２０２、ｐチャネル型ＴＦＴ２０３を覆う隔壁層１９０が形成される。有機化合物層や陰極はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、画素電極１８８の位置に合わせて、第３の絶縁膜上に感光性樹脂材料で形成される隔壁層１９０を設ける。隔壁層１９０はポリイミド、ポリアミド、ポリイミドアミド、アクリルなど有機樹脂材料を用いて形成する。この隔壁層１９０は画素電極の端部を覆うように形成する。また、隔壁層１９０の端部は４５〜６０度のテーパー角が付くように形成する。
【００８０】
ここで示す、アクティブマトリクス駆動方式の発光装置は発光素子をマトリクス状に配列させて構成するものである。発光素子１９５は陽極と陰極とその間に形成された有機化合物層とから成る。画素電極１８８は透明導電膜で形成した場合陽極となる。有機化合物層１９２は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【００８１】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁膜を形成する方法を採用することもできる。絶縁膜としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。対向電極（第４の電極）１９３はＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成することにより陰極とすることができる。
【００８２】
対向電極１９３は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたは、ＤＬＣ膜で成る絶縁膜１９４を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層１９０の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめＣＯ、ＣＯ₂、Ｈ₂Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜１９４として適している。
【００８３】
なお本実施例では、ソース配線とゲート配線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線と電源線とを同時に形成している。配線の厚さが厚くなればなるほど、配線によって生じる段差が大きくなる。段差が大きくなると、後の工程で作製される配線が断線したり、素子の特性が劣化したりする可能性を高めてしまう。よって、先の工程で作成される配線ほど、配線の厚さは薄い方が望ましい。電源線は発光素子に流れる電流を供給するための配線なので、膜厚を厚くして抵抗が低くするのが望ましい。本実施例の発光装置は、ソース配線とゲート配線を形成した後に電源線を形成しているので、電源線の厚さをより厚くすることができ、抵抗を低くすることができる。
【００８４】
また、本実施例ではソース配線をゲート配線と同時に第３の絶縁膜の下に形成し、画素電極を第３の絶縁膜の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線と画素電極を直接接続させることなく重ねることができる。よって、発光素子の発光する面積をより広げることができる。
【００８５】
なお、本実施例では、スイッチング用ＴＦＴ２０２において、第１電極にコモン電圧が印加されており、駆動用ＴＦＴ２０３は第１電極と第２電極とが接続されている例を示している。しかし本発明はこの構成に限定されない。スイッチング用ＴＦＴ２０２において第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴ２０３において第１電極にコモン電圧を印加するようにしても良い。
【００８６】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【００８７】
パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【００８８】
（実施例２）
本実施例では、本発明の発光装置の、実施例１とは異なる画素の構成について説明する。
【００８９】
図９に本実施例の発光装置の画素の上面図を示す。図９のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図を図１０に示す。なお、図９において画素の構成をわかりやすくするため、画素電極が形成されたの後の工程において作製された、隔壁層、有機発光層、陰極、保護膜は省略して示した。
【００９０】
３０１はスイッチング用ＴＦＴであり、本実施例ではｎチャネル型ＴＦＴを用いている。３０２は駆動用ＴＦＴであり、本実施例ではｐチャネル型ＴＦＴを用いている。なお、スイッチング用ＴＦＴと駆動用ＴＦＴはｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも良い。
【００９１】
スイッチング用ＴＦＴ３０１は、第１の電極３０６、３０７と、第１の電極３０６、３０７に接している第１の絶縁膜３５０と、第１の絶縁膜３５０に接している半導体膜３０３と、半導体膜３０３に接している第２の絶縁膜３５１と、第２の絶縁膜３５１に接している第２の電極３０８、３０９とを有している。
【００９２】
半導体膜３０３が有するソース領域とドレイン領域３０４、３０５は、一方は配線３１０を介してソース配線３１１に接続されており、もう一方は配線３１２を介して第２の配線３１３に接続されている。第２の配線３１３はコンタクトホールを介して第１の配線３１４に接続されている。
【００９３】
第１の電極３０６、３０７は、第１の絶縁膜３５０、半導体膜３０３、第２の絶縁膜３５１とを間に挟んで、第２の電極３０８、３０９と重なっている。
【００９４】
駆動用ＴＦＴ３０２は、第１の電極３２１と、第１の電極３２１に接している第１の絶縁膜３５０と、第１の絶縁膜３５０に接している半導体膜３２２と、半導体膜３２２に接している第２の絶縁膜３５１と、第２の絶縁膜３５１に接している第２の電極３２０とを有している。
【００９５】
第１の電極３２１は第１の配線３１４の一部であり、第２の電極３２０は第２の配線３１３の一部である。
【００９６】
半導体膜３２２が有するソース領域とドレイン領域３２３、３２４は、一方は配線３２５を介して電源線３２６に接続されており、もう一方は配線３２７を介して画素電極３２８に接続されている。
【００９７】
第１の電極３２１は、第１の絶縁膜３５０、半導体膜３２２、第２の絶縁膜３５１とを間に挟んで、第２の電極３２０と重なっている。
【００９８】
電源線３２６と第１の配線３１４とが、間に第１の絶縁膜３５０及び第２の絶縁膜３５１を挟んで重なっている部分において、保持容量が形成されている。
【００９９】
３３０はコモン配線であり、一定の電圧（本実施例ではグラウンドの電圧）が印加されている。配線３３２は第２の電極３０８、３０９を一部に有しており、第１の絶縁膜３５０及び第２の絶縁膜３５１に形成されたコンタクトホールを介して、ゲート配線３３１と接続されている。
【０１００】
本実施例では、同じ画素内のＴＦＴでも、スイッチング用ＴＦＴ３０１は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１０１】
また、スイッチング用ＴＦＴよりも大きな電流を流す駆動用ＴＦＴ３０２は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１０２】
なお、本発明はこの構成に限定されない。スイッチング用ＴＦＴにおいて第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴにおいて第１電極にコモン電圧を印加するようにしても良い。
【０１０３】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【０１０４】
なお本実施例では、ソース配線と電源線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線とゲート配線とを同時に形成している。ソース配線及び電源線を第３の絶縁膜３７０の下に形成し、画素電極を第３の絶縁膜の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線及び電源線と画素電極を直接接続させることなく重ねることができる。よって、発光素子の発光する面積をより広げることができる。
【０１０５】
（実施例３）
本実施例では、本発明の発光装置の、実施例１、２とは異なる画素の構成について説明する。
【０１０６】
図１１に本実施例の発光装置の画素の上面図を示す。図１１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図を図１２に示す。なお、図１１において画素の構成をわかりやすくするため、画素電極が形成されたの後の工程において作製された、隔壁層、有機発光層、陰極、保護膜は省略して示した。
【０１０７】
４０１はスイッチング用ＴＦＴであり、本実施例ではｎチャネル型ＴＦＴを用いている。４０２は駆動用ＴＦＴであり、本実施例ではｐチャネル型ＴＦＴを用いている。なお、スイッチング用ＴＦＴと駆動用ＴＦＴはｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも良い。
【０１０８】
スイッチング用ＴＦＴ４０１は、第１の電極４０６、４０７と、第１の電極４０６、４０７に接している第１の絶縁膜４５０と、第１の絶縁膜４５０に接している半導体膜４０３と、半導体膜４０３に接している第２の絶縁膜４５１と、第２の絶縁膜４５１に接している第２の電極４０８、４０９とを有している。
【０１０９】
半導体膜４０３が有するソース領域とドレイン領域４０４、４０５は、一方は配線４１０を介してソース配線４１１に接続されており、もう一方は配線４１２を介して第２の配線４１３に接続されている。第２の配線４１３はコンタクトホールを介して第１の配線４１４に接続されている。
【０１１０】
第１の電極４０６、４０７は、第１の絶縁膜４５０、半導体膜４０３、第２の絶縁膜４５１とを間に挟んで、第２の電極４０８、４０９と重なっている。
【０１１１】
駆動用ＴＦＴ４０２は、第１の電極４２１と、第１の電極４２１に接している第１の絶縁膜４５０と、第１の絶縁膜４５０に接している半導体膜４２２と、半導体膜４２２に接している第２の絶縁膜４５１と、第２の絶縁膜４５１に接している第２の電極４２０とを有している。
【０１１２】
第１の電極４２１は第１の配線４１４の一部であり、第２の電極４２０は第２の配線４１３の一部である。
【０１１３】
半導体膜４２２が有するソース領域とドレイン領域４２３、４２４は、一方は電源線４２６に接続されており、もう一方は配線４２７を介して画素電極４２８に接続されている。
【０１１４】
第１の電極４２１は、第１の絶縁膜４５０、半導体膜４２２、第２の絶縁膜４５１とを間に挟んで、第２の電極４２０と重なっている。
【０１１５】
電源線４２６と第２の配線４１３とが、間に第３の絶縁膜４７０を挟んで重なっている部分において、保持容量が形成されている。また、第２の配線４１３と第１の配線４１４とが、間に第１の絶縁膜４５０及び第２の絶縁膜４５１を挟んで重なっている部分において、保持容量が形成されている。
【０１１６】
４３０はコモン配線であり、一定の電圧（本実施例ではグラウンドの電圧）が印加されている。配線４３２は第２の電極４０８、４０９を一部に有しており、第１の絶縁膜４５０及び第２の絶縁膜４５１に形成されたコンタクトホールを介して、ゲート配線４３１と接続されている。
【０１１７】
また、隣り合うゲート配線４３１は、電源線４２６に接触することなく、配線４６０によって接続している。
【０１１８】
本実施例では、同じ画素内のＴＦＴでも、スイッチング用ＴＦＴ４０１は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１１９】
また、スイッチング用ＴＦＴよりも大きな電流を流す駆動用ＴＦＴ４０２は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１２０】
なお、本発明はこの構成に限定されない。スイッチング用ＴＦＴにおいて第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴにおいて第１電極にコモン電圧を印加するようにしても良い。
【０１２１】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【０１２２】
なお本実施例では、ゲート配線と電源線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線とソース配線とを同時に形成している。ソース配線を第３の絶縁膜４７０の下に形成し、画素電極を第３の絶縁膜の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線と画素電極を直接接続させることなく重ねることができる。よって、発光素子の発光する面積をより広げることができる。
【０１２３】
（実施例４）
本実施例では、本発明の発光装置の、実施例１、２、３とは異なる画素の構成について説明する。
【０１２４】
図１３に本実施例の発光装置の画素の上面図を示す。図１３のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図を図１４（Ａ）、図１４（Ｂ）に示す。なお、図１３において画素の構成をわかりやすくするため、画素電極が形成されたの後の工程において作製された、隔壁層、有機発光層、陰極、保護膜は省略して示した。
【０１２５】
５０１はスイッチング用ＴＦＴであり、本実施例ではｎチャネル型ＴＦＴを用いている。５０２は駆動用ＴＦＴであり、本実施例ではｐチャネル型ＴＦＴを用いている。なお、スイッチング用ＴＦＴと駆動用ＴＦＴはｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも良い。
【０１２６】
スイッチング用ＴＦＴ５０１は、第１の電極５０６、５０７と、第１の電極５０６、５０７に接している第１の絶縁膜５５０と、第１の絶縁膜５５０に接している半導体膜５０３と、半導体膜５０３に接している第２の絶縁膜５５１と、第２の絶縁膜５５１に接している第２の電極５０８、５０９とを有している。
【０１２７】
半導体膜５０３が有するソース領域とドレイン領域５０４、５０５は、一方は配線５１０を介してソース配線５１１に接続されており、もう一方は配線５１２を介して第２の配線５１３に接続されている。第２の配線５１３はコンタクトホールを介して第１の配線５１４に接続されている。
【０１２８】
第１の電極５０６、５０７は、第１の絶縁膜５５０、半導体膜５０３、第２の絶縁膜５５１とを間に挟んで、第２の電極５０８、５０９と重なっている。
【０１２９】
駆動用ＴＦＴ５０２は、第１の電極５２１と、第１の電極５２１に接している第１の絶縁膜５５０と、第１の絶縁膜５５０に接している半導体膜５２２と、半導体膜５２２に接している第２の絶縁膜５５１と、第２の絶縁膜５５１に接している第２の電極５２０とを有している。
【０１３０】
第１の電極５２１は第１の配線５１４の一部であり、第２の電極５２０は第２の配線５１３の一部である。
【０１３１】
半導体膜５２２が有するソース領域とドレイン領域５２３、５２４は、一方は配線５２５を介して配線５６２に接続されており、もう一方は配線５２７を介して画素電極５２８に接続されている。そして、配線５６２は電源線５２６に接続されている。
【０１３２】
第１の電極５２１は、第１の絶縁膜５５０、半導体膜５２２、第２の絶縁膜５５１とを間に挟んで、第２の電極５２０と重なっている。
【０１３３】
電源線５２６と第２の配線５１３とが、間に第１の絶縁膜５５０及び第２の絶縁膜５５１を挟んで重なっている部分において、保持容量が形成されている。
【０１３４】
５３０はコモン配線であり、一定の電圧（本実施例ではグラウンドの電圧）が印加されている。配線５３２は第２の電極５０８、５０９を一部に有しており、第１の絶縁膜５５０及び第２の絶縁膜５５１に形成されたコンタクトホールを介して、ゲート配線５３１と接続されている。
【０１３５】
本実施例では、同じ画素内のＴＦＴでも、スイッチング用ＴＦＴ５０１は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１３６】
また、スイッチング用ＴＦＴよりも大きな電流を流す駆動用ＴＦＴ５０２は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１３７】
なお、本発明はこの構成に限定されない。スイッチング用ＴＦＴにおいて第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴにおいて第１電極にコモン電圧を印加するようにしても良い。
【０１３８】
なお本実施例では、電源線とコモン配線とを同時に形成し、その後に、ソース配線を形成し、さらにその後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線とゲート配線とを同時に形成している。ソース配線及び電源線を第３の絶縁膜５７０の下に形成し、画素電極を第３の絶縁膜５７０の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線及び電源線と画素電極を直接接続させることなく重ねることができる。よって、発光素子の発光する面積をより広げることができる。
【０１３９】
（実施例５）
本実施例では、本発明の発光装置の、実施例１、２、３、４とは異なる画素の構成について説明する。
【０１４０】
図１５に本実施例の発光装置の画素の上面図を示す。図１５のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図を図１６に示す。なお、図１５において画素の構成をわかりやすくするため、画素電極が形成されたの後の工程において作製された、隔壁層、有機発光層、陰極、保護膜は省略して示した。
【０１４１】
７０１はスイッチング用ＴＦＴであり、本実施例ではｎチャネル型ＴＦＴを用いている。７０２は駆動用ＴＦＴであり、本実施例ではｐチャネル型ＴＦＴを用いている。なお、スイッチング用ＴＦＴと駆動用ＴＦＴはｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも良い。
【０１４２】
スイッチング用ＴＦＴ７０１は、第１の電極７０６、７０７と、第１の電極７０６、７０７に接している第１の絶縁膜７５０と、第１の絶縁膜７５０に接している半導体膜７０３と、半導体膜７０３に接している第２の絶縁膜７５１と、第２の絶縁膜７５１に接している第２の電極７０８、７０９とを有している。
【０１４３】
半導体膜７０３が有するソース領域とドレイン領域７０４、７０５は、一方は配線７１０を介してソース配線７１１に接続されており、もう一方は配線７１２を介して第２の配線７１３に接続されている。
【０１４４】
第１の電極７０６、７０７は、第１の絶縁膜７５０、半導体膜７０３、第２の絶縁膜７５１とを間に挟んで、第２の電極７０８、７０９と重なっている。
【０１４５】
駆動用ＴＦＴ７０２は、第１の電極７２１と、第１の電極７２１に接している第１の絶縁膜７５０と、第１の絶縁膜７５０に接している半導体膜７２２と、半導体膜７２２に接している第２の絶縁膜７５１と、第２の絶縁膜７５１に接している第２の電極７２０とを有している。
【０１４６】
第１の電極７２１は、コモン配線７３０と接続されている配線７１４の一部であり、第２の電極７２０は第２の配線７１３の一部である。
【０１４７】
半導体膜７２２が有するソース領域とドレイン領域７２３、７２４は、一方は電源線７２６に接続されており、もう一方は配線７２７を介して画素電極７２８に接続されている。
【０１４８】
第１の電極７２１は、第１の絶縁膜７５０、半導体膜７２２、第２の絶縁膜７５１とを間に挟んで、第２の電極７２０と重なっている。
【０１４９】
電源線７２６は容量を形成するための半導体膜７６０が有する不純物領域７６１に接続されている。そして、電源線７２６と第２の配線７１３とが、間に第３の絶縁膜７７０を挟んで重なっている部分において、保持容量が形成されている。また、第２の配線７１３と半導体膜７６０とが、間に第２の絶縁膜７５１を挟んで重なっている部分において、保持容量が形成されている。さらに、半導体膜７６０と第１の配線７１４とが、間に第１の絶縁膜７５０を挟んで重なっている部分において、保持容量が形成されている。
【０１５０】
コモン配線７３０は一定の電圧（本実施例ではグラウンドの電圧）が印加されている。配線７３２は隣り合うゲート配線７３１を、ソース配線７１１に接触させることなく接続している。ゲート配線７３１は第２の電極７０８、７０９を一部に有している。
【０１５１】
本実施例では、スイッチング用ＴＦＴ７０１及び駆動用ＴＦＴ７０２は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１５２】
なお、本発明はこの構成に限定されず、第１電極と第２電極を接続するようにしても良い。
【０１５３】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【０１５４】
なお本実施例では、ソース配線とゲート配線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線と電源線とを同時に形成している。配線の厚さが厚くなればなるほど、配線によって生じる段差が大きくなる。段差が大きくなると、後の工程で作製される配線が断線したり、素子の特性が劣化したりする可能性を高めてしまう。よって、先の工程で作成される配線ほど、配線の厚さは薄い方が望ましい。電源線は発光素子に流れる電流を供給するための配線なので、膜厚を厚くして抵抗が低くするのが望ましい。本実施例の発光装置は、ソース配線とゲート配線を形成した後に電源線を形成しているので、電源線の厚さをより厚くすることができ、抵抗を低くすることができる。
【０１５５】
また、本実施例ではソース配線をゲート配線と同時に第３の絶縁膜７７０の下に形成し、画素電極を第３の絶縁膜７７０の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線と画素電極を直接接続させることなく重ねることができる。よって、発光素子の発光する面積をより広げることができる。
【０１５６】
（実施例６）
本実施例では、実施例１とは異なる方法で半導体膜を作製する例について説明する。
【０１５７】
図１７（Ａ）において、１１００は絶縁表面を有する基板である。図１７（Ａ）において、基板１１００はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１５８】
まず、図１７（Ａ）に示すように、基板１１００上に、第１の電極１１０２ａ、１１０２ｂが形成されている。第１の電極１１０２ａ、１１０２ｂは導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。
【０１５９】
そして、第１の電極１１０２ａ、１１０２ｂを覆って、絶縁表面上に第１の絶縁膜１１０１が形成されている。第１の絶縁膜１１０１は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯ_xＮ_y）等で形成する。代表的な一例は第１の絶縁膜１１０１として２層構造から成り、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１の絶縁膜１１０１の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは第２酸化窒化シリコン膜（ＳｉＮ_xＯ_y膜（Ｘ≫Ｙ））を用いることが好ましい。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する第１の絶縁膜を窒化シリコン膜とすることは極めて有効である。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０１６０】
次いで、第１の絶縁膜上に非晶質構造を有する第１の半導体層１１０３を形成する。第１の半導体層１１０３は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。後の結晶化で良質な結晶構造を有する半導体層を得るためには、非晶質構造を有する第１の半導体層１１０３の膜中に含まれる酸素、窒素などの不純物濃度を５×１０¹⁸/cm³（二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度）以下に低減させておくと良い。これらの不純物は後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１６１】
次いで、非晶質構造を有する第１の半導体層１１０３を結晶化させる技術としてここでは特開平８-７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体層を形成するものである。まず、非晶質構造を有する第１の半導体層１１０３の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ppm含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層１１０４を形成する（図１７（Ｂ））。塗布によるニッケル含有層１１０４の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【０１６２】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体層の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、図１７（Ｃ）に示す結晶構造を有する第１の半導体層１１０５が形成される。なお、結晶化後での第１の半導体層１１０５に含まれる酸素濃度は、５×１０¹⁸／ｃｍ³以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源は、１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回繰り返し、半導体層が瞬間的に６００〜１０００℃程度にまで加熱すればよい。なお、必要であれば、強光を照射する前に非晶質構造を有する第１の半導体層１１０５に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【０１６３】
このようにして得られる第１の半導体層１１０５には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０¹⁹/cm³を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法で当該元素を除去する。
【０１６４】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶構造を有する第１の半導体層１１０５に対してレーザー光（第１のレーザー光）を大気または酸素雰囲気で照射する。レーザー光（第１のレーザー光）を照射した場合、表面に凹凸が形成されるとともに薄い酸化膜１１０６が形成される。（図１７（Ｄ））このレーザー光（第１のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０１６５】
さらに、オゾン含有水溶液（代表的にはオゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を形成して合計１〜１０ｎｍの酸化膜からなるバリア層１１０７を形成し、このバリア層１１０７上に希ガス元素を含む第２の半導体層１１０８を形成する（図１７（Ｅ））。なお、ここでは、結晶構造を有する第１の半導体層１１０５に対してレーザー光を照射した場合に形成される酸化膜１１０６もバリア層の一部と見なしている。このバリア層１１０７は、後の工程で第２の半導体層１１０８のみを選択的に除去する際にエッチングストッパーとして機能する。また、オゾン含有水溶液に代えて、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。また、他のバリア層１１０７の形成方法としては、酸素雰囲気下の紫外線の照射でオゾンを発生させて前記結晶構造を有する半導体層の表面を酸化して形成してもよい。また、他のバリア層１１０７の形成方法としては、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層としても良い。また、他のバリア層１１０７の形成方法としては、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しても良い。なお、バリア層１１０７は、上記方法のいずれか一の方法、またはそれらの方法を組み合わせて形成されたものであれば特に限定されないが、後のゲッタリングで第１の半導体層中のニッケルが第２の半導体層に移動可能な膜質または膜厚とすることが必要である。
【０１６６】
ここでは、希ガス元素を含む第２の半導体層１１０８をスパッタ法にて形成し、ゲッタリングサイトを形成する。（図１７（Ｅ））なお、第１の半導体層には希ガス元素が添加されないようにスパッタ条件を適宜調節することが望ましい。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気でシリコンからなるターゲットを用い、第２の半導体層を形成する。膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成し半導体層に歪みを与えることであり、他の一つは半導体層の格子間に歪みを与えることである。半導体層の格子間に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【０１６７】
また、一導電型の不純物元素であるリンを含むターゲットを用いて第２の半導体層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
【０１６８】
また、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、第２の半導体層１１０８に含まれる酸素濃度は、第１の半導体層に含まれる酸素濃度より高い濃度、例えば５×１０¹⁸／ｃｍ³以上とすることが望ましい。
【０１６９】
次いで、加熱処理を行い、第１の半導体層中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。（図１７（Ｆ））ゲッタリングを行う加熱処理としては、強光を照射する処理または熱処理を行えばよい。このゲッタリングにより、図１７（Ｆ）中の矢印の方向（即ち、基板側から第２の半導体層表面に向かう方向）に金属元素が移動し、バリア層１１０７で覆われた第１の半導体層１１０５に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。金属元素がゲッタリングの際に移動する距離は、少なくとも第１の半導体層の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが第１の半導体層１１０５に偏析しないよう全て第２の半導体層１１０８に移動させ、第１の半導体層１１０５に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０¹⁸／ｃｍ³以下、望ましくは１×１０¹⁷／ｃｍ³以下になるように十分ゲッタリングする。
【０１７０】
また、このゲッタリングの加熱処理の条件によっては、ゲッタリングと同時に第１の半導体層の結晶化率を高め、結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。
【０１７１】
本明細書において、ゲッタリングとは、被ゲッタリング領域（ここでは第１の半導体層）にある金属元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動することを指している。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
【０１７２】
また、このゲッタリングの加熱処理として強光を照射する処理を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度に半導体層が加熱されるようにする。
【０１７３】
また、熱処理で行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、熱処理に加えて強光を照射してもよい。
【０１７４】
次いで、バリア層１１０７をエッチングストッパーとして、１１０６で示した第２の半導体層のみを選択的に除去した後、酸化膜からなるバリア層１１０７を除去する。第２の半導体層のみを選択的にエッチングする方法としては、ＣｌＦ₃によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ₃）₄ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。また、第２の半導体層を除去した後、バリア層の表面をＴＸＲＦでニッケル濃度を測定したところ、ニッケルが高濃度で検出されるため、バリア層は除去することが望ましく、フッ酸を含むエッチャントにより除去すれば良い。
【０１７５】
次いで、結晶構造を有する第１の半導体層に対してレーザー光（第２のレーザー光）を窒素雰囲気または真空で照射する。レーザー光（第２のレーザー光）を照射した場合、第１のレーザー光の照射により形成された凹凸の高低差（Ｐ―Ｖ値:Peak to Valley、高さの最大値と最小値の差分）が低減、即ち、平坦化される。（図１７（Ｇ））ここで、凹凸のＰ―Ｖ値は、ＡＦＭ（原子間力顕微鏡）により観察すればよい。具体的には、第１のレーザー光の照射により形成された凹凸のＰ―Ｖ値が１０ｎｍ〜３０ｎｍ程度であった表面は、第２のレーザー光の照射により表面における凸凹のＰ―Ｖ値を５ｎｍ以下とすることができ、条件によっては１．５ｎｍ以下にすることができる。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０１７６】
第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ²大きくする。ただし、第２のレーザー光のエネルギー密度が第１のレーザー光のエネルギー密度よりも９０ｍＪ／ｃｍ²以上大きいエネルギー密度だと、表面の粗さが増大し、さらに結晶性の低下、或いは微結晶化してしまい、特性が悪化する傾向が見られる。
【０１７７】
なお、第２のレーザー光の照射は、第１のレーザー光のエネルギー密度よりも高いが、照射前後で結晶性はほとんど変化しない。また、粒径などの結晶状態もほとんど変化しない。即ち、この第２のレーザー光の照射では平坦化のみが行われていると思われる。
【０１７８】
結晶構造を有する半導体層が第２のレーザー光の照射により平坦化されたメリットは非常に大きい。例えば、平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第２の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０１７９】
また、第２のレーザー光を照射することによって、ゲッタリングサイトを形成する際に第１の半導体層にも添加されてしまった場合、結晶構造を有する半導体層中の希ガス元素を除去または低減する効果も得られる。
【０１８０】
次いで、平坦化された第１の半導体層１１０９を公知のパターニング技術を用いて所望の形状の半導体膜を形成する。
【０１８１】
本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【０１８２】
（実施例７）
本実施例では、触媒元素を用いた熱結晶化法により半導体膜を形成する例を示す。
【０１８３】
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１８４】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図１８に示す。まず基板１２５１上に第１の電極１２５２を形成する。そして、第１の電極１２５２を覆うように、基板１２５１上に第１の絶縁膜１２５３を形成し、その上に非晶質シリコン膜１２５４を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２５５を形成した。（図１８（Ａ））
【０１８５】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２５６を形成した。こうして得られた結晶質シリコン膜１２５６は非常に優れた結晶質を有した。（図１８（Ｂ））
【０１８６】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について、図１９で説明する。
【０１８７】
まず、ガラス基板１３０１上に第１の電極１３０２を形成する。そして第１の電極１３０２を覆うように、基板１３０１上に第１の絶縁膜１３０３を設け、その上に非晶質シリコン膜１３０４を形成した。そして、非晶質シリコン膜１３０４の上に酸化シリコン膜１３０５を連続的に形成した。この時、酸化シリコン膜１３０５の厚さは１５０ｎｍとした。
【０１８８】
次に酸化シリコン膜１３０５をパターニングして、選択的にコンタクトホール１３０６を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０７が形成され、ニッケル含有層１３０７はコンタクトホール１３０６の底部のみで非晶質シリコン膜１３０４と接触した（図１９（Ａ））。
【０１８９】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０８を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０８は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある(図１９（Ｂ）)。
【０１９０】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１９１】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１９２】
次に、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例について、図２０を用いて説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１９３】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にまで低減することができる。
【０１９４】
ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２０（Ａ）では、基板１４０１上に第１の電極１４０２を形成する。そして第１の電極１４０２を覆うように、基板１４０１上に第１の絶縁膜１４０３を設け、その上に結晶質シリコン膜１４０４を形成した。
【０１９５】
そして、結晶質シリコン膜１４０４の表面にマスク用の酸化シリコン膜１４０５が１５０ｎｍの厚さに形成され、パターニングによりコンタクトホールが設けられ、結晶質シリコン膜を一部露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０６が設けられた。
【０１９６】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０６がゲッタリングサイトとして働き、結晶質シリコン膜１４０４に残存していた触媒元素はリンが添加されたゲッタリング領域１４０６に偏析させることができた（図２０（Ｂ））。
【０１９７】
そして、マスク用の酸化シリコン膜１４０５と、リンが添加された領域１４０６とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０¹⁷atms/cm³以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま本発明のＴＦＴの半導体層として使用することができた。
【０１９８】
本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０１９９】
（実施例８）
本実施例では、本発明の半導体装置の構成について説明する。
【０２００】
図２１に本発明の発光装置のブロック図を示す。図２１ではデジタルのビデオ信号を用いて画像を表示する発光装置の駆動回路を例に説明する。図２１に示した発光装置は、データ線駆動回路８００、走査線駆動回路８０１、画素部８０２を有している。
【０２０１】
画素部８０２には、複数のソース配線と、複数のゲート配線と、複数の電源線が形成されており、ソース配線とゲート配線と電源線とで囲まれた領域が画素に相当する。なお、図２１では複数の画素のうち、１つのソース配線８０７と、１つのゲート配線８０９と、１つの電源線８０８を有する画素のみを代表的に示した。各画素はスイッチング素子となるスイッチング用ＴＦＴ８０３と、駆動用ＴＦＴ８０４と、保持容量８０５と、発光素子８０６を有している。
【０２０２】
スイッチング用ＴＦＴ８０３のゲート電極はゲート配線８０９に接続されている。そしてスイッチング用ＴＦＴ８０３のソース領域とドレイン領域は、一方はソース配線８０７に、もう一方は駆動用ＴＦＴ８０４のゲート電極に接続されている。
【０２０３】
駆動用ＴＦＴ８０４のソース領域とドレイン領域は、一方は電源線８０８に、もう一方は発光素子８０６に接続されている。そして、駆動用ＴＦＴ８０４のゲート電極と電源線８０８とで保持容量８０５が形成されている。なお保持容量８０５は必ずしも形成する必要はない。
【０２０４】
データ線駆動回路８００は、シフトレジスタ８１０、第１ラッチ８１１、第２ラッチ８１２を有している。シフトレジスタ８１０にはデータ線駆動回路用のクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が与えられている。第１ラッチ８１１にはラッチのタイミングを決定するラッチ信号（Ｌａｔｃｈｓｉｇｎａｌｓ）とビデオ信号（Ｖｉｄｅｏ ｓｉｇｎａｌｓ）が与えられている。
【０２０５】
シフトレジスタ８１０にクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が入力されると、ビデオ信号のサンプリングのタイミングを決定するサンプリング信号が生成され、第１ラッチ８１１に入力される。
【０２０６】
なお、シフトレジスタ８１０からのサンプリング信号を、バッファ等によって緩衝増幅してから、第１ラッチ８１１に入力するようにしても良い。サンプリング信号が入力される配線には、多くの回路あるいは回路素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファは有効である。
【０２０７】
第１ラッチ８１１は複数のステージのラッチを有している。第１ラッチ８１１では、入力されたサンプリング信号に同期して、入力されたビデオ信号をサンプリングし、各ステージのラッチに順に記憶していく。
【０２０８】
第１ラッチ８１１の全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２０９】
１ライン期間が終了すると、第２ラッチ８１２にラッチ信号が入力される。この瞬間、第１ラッチ８１１に書き込まれ保持されているビデオ信号は、第２ラッチ８１２に一斉に送出され、第２ラッチ８１２の全ステージのラッチに書き込まれ、保持される。
【０２１０】
ビデオ信号を第２ラッチ８１２に送出し終えた第１ラッチ８１１には、シフトレジスタ８１０からのサンプリング信号に基づき、ビデオ信号の書き込みが順次行われる。
【０２１１】
この２順目の１ライン期間中には、第２ラッチ８１２に書き込まれ、保持されているビデオ信号がソースソース配線に入力される。
【０２１２】
一方、走査線駆動回路は、シフトレジスタ８２１と、バッファ８２２を有している。シフトレジスタ８２１には走査線駆動回路用のクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が与えられている。
【０２１３】
シフトレジスタ８２１にクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が入力されると、ゲート配線の選択のタイミングを決定する選択信号が生成され、バッファ８２２に入力される。バッファ８２２に入力された選択信号は、緩衝増幅されてゲート配線８０９に入力される。
【０２１４】
ゲート配線８０９が選択されると、選択されたゲート配線８０９にゲート電極が接続されたスイッチング用ＴＦＴ８０３がオンになる。そして、ソース配線に入力されたビデオ信号が、オンになっているスイッチング用ＴＦＴ８０３を介して、駆動用ＴＦＴ８０４のゲート電極に入力される。
【０２１５】
駆動用ＴＦＴ８０４は、ゲート電極に入力されたビデオ信号の有する１または０の情報に基づいて、そのスイッチングが制御される。駆動用ＴＦＴ８０４がオンのときに、電源線の電位が発光素子８０６の画素電極に与えられ、発光素子８０６が発光する。駆動用ＴＦＴ８０４がオフのとき、電源線の電位が発光素子８０６の画素電極に与えらず、発光素子８０６は発光しない。
【０２１６】
図２１に示した発光装置の、データ線駆動回路８００と、走査線駆動回路８０１が有する回路において、ＴＦＴの第１の電極と第２の電極とを電気的に接続する。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２１７】
また、画素部８０２において、スイッチング素子として用いられているスイッチング用ＴＦＴ８０３の、第１の電極と第２の電極のいずれか一方にコモン電圧を印加する。これにより、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２１８】
そして、発光素子８０６に電流を供給するための駆動用ＴＦＴ８０４は、第１の電極と第２の電極を電気的に接続している。これにより、電極が１つの場合に比べてオン電流を大きくすることができる。なお、駆動用ＴＦＴはこの構成に限定されず、第１の電極と第２の電極を電気的に接続せずに、第１の電極と第２の電極のいずれか一方にコモン電圧を印加するようにしても良い。また電極を１つしか有さない、一般的な構成の薄膜トランジスタを有していても良い。
【０２１９】
本実施例は、実施例１〜実施例７と組み合わせて実施することが可能である。
【０２２０】
（実施例９）
本実施例では、本発明を用いた発光装置の外観図について説明する。
【０２２１】
図２２（Ａ）は発光装置の上面図であり、図２２（Ｂ）は、図２２（Ａ）のＡ−Ａ’における断面図、図２２（Ｃ）は図２２（Ａ）のＢ−Ｂ’における断面図である。
【０２２２】
基板４００１上に設けられた画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２２３】
また基板４００１上に設けられた画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図２２（Ｂ）では代表的に、下地膜４０１０上に形成された、データ線駆動回路４００３に含まれるＣＭＯＳ４２０１及び画素部４００２に含まれる駆動用ＴＦＴ（発光素子への電流を制御するＴＦＴ）４２０２を図示した。
【０２２４】
本実施例では、ＣＭＯＳ４２０１には、本発明の、電気的に接続された第１の電極と第２の電極を有するｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には、本発明の、電気的に接続された第１の電極と第２の電極を有するｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２５】
ＣＭＯＳ４２０１及び駆動用ＴＦＴ４２０２上には第３の絶縁膜４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２６】
そして、画素電極４２０３の上には第４の絶縁膜４３０２が形成され、第４の絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機有機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２７】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２２８】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２２９】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２３０】
４００５ａは電源線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２３１】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３２】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３３】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２３４】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２３５】
図２２（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２３６】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２３７】
本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０２３８】
（実施例１０）
本発明の発光装置は、様々な電子機器に用いることができる。
【０２３９】
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２３に示す。
【０２４０】
図２３（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３及びその他回路に用いることができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２４１】
図２３（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は表示部２１０２及びその他回路に用いることができる。
【０２４２】
図２３（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は表示部２２０３及びその他回路に用いることができる。
【０２４３】
図２３（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は表示部２３０２及びその他回路に用いることができる。
【０２４４】
図２３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明表示部Ａ、Ｂ２４０３、２４０４及びその他回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２４５】
図２３（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は表示部２５０２及びその他回路に用いることができる。
【０２４６】
図２３（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明は表示部２６０２及びその他回路に用いることができる。
【０２４７】
ここで図２３（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は表示部２７０３及びその他回路に用いることができる。
【０２４８】
なお、将来的に有機発光材料の発光輝度が高くなれば、発光装置から発せられる画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２４９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は、実施例１〜９と自由に組み合わせて実施することが可能である。
【０２５０】
（実施例１１）
本実施例では、本発明のＴＦＴにおいて、第１の電極と第２の電極とを電気的に接続した場合の、ＴＦＴの特性について説明する。
【０２５１】
図２４（Ａ）に、本発明の第１の電極と第２の電極とを電気的に接続したＴＦＴの断面図を示す。また比較のため、電極を１つだけ有するＴＦＴの断面図を図２４（Ｂ）に示す。また、図２４（Ａ）、図２４（Ｂ）に示したＴＦＴにおける、シミュレーションによって求めたゲート電圧とドレイン電流の関係を図２５に示す。
【０２５２】
図２４（Ａ）に示したＴＦＴは、第１の電極２８０１と、第１の電極２８０１に接する第１の絶縁膜２８０２と、第１の絶縁膜２８０２に接する半導体膜２８０８と、半導体膜２８０８に接する第２の絶縁膜２８０６と、第２の絶縁膜に接する第２の電極２８０７を有している。半導体膜２８０８は、チャネル形成領域２８０３と、チャネル形成領域２８０３に接する第１の不純物領域２８０４と、第１の不純物領域２８０４に接する第２の不純物領域２８０５を有している。
【０２５３】
第１の電極２８０１と第２の電極２８０７は、チャネル形成領域２８０３を間に挟んで重なり合っている。そして、第１の電極２８０１と第２の電極２８０７には同じ電圧が印加されている。
【０２５４】
第１の絶縁膜２８０２及び第２の絶縁膜２８０６は酸化珪素で形成されている。また第１の電極、第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第１のゲート電極とチャネル形成領域が重なっている部分における第１の絶縁膜の厚さは１１０μm、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２５５】
そして、チャネル形成領域２８０３には１×１０¹⁷／ｃｍ³のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０¹⁷／ｃｍ³のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０¹⁹／ｃｍ³のｎ型を付与する不純物がドープされている。
【０２５６】
図２４（Ｂ）に示したＴＦＴは、第１の絶縁膜２９０２と、第１の絶縁膜２９０２に接する第２の絶縁膜２９０６と、第２の絶縁膜に接する第２の電極２９０７を有している。半導体膜２９０８は、チャネル形成領域２９０３と、チャネル形成領域２９０３に接する第１の不純物領域２９０４と、第１の不純物領域２９０４に接する第２の不純物領域２９０５を有している。
【０２５７】
第２の電極２９０７は、チャネル形成領域２９０３と重なっている。
【０２５８】
第１の絶縁膜２９０２及び第２の絶縁膜２９０６は酸化珪素で形成されている。また第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２５９】
そして、チャネル形成領域２９０３には１×１０¹⁷／ｃｍ³のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０¹⁷／ｃｍ³のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０¹⁹／ｃｍ³のｎ型を付与する不純物がドープされている。
【０２６０】
図２５は、横軸がゲート電圧を意味しており、縦軸がドレイン電流を意味している。図２４（Ａ）のＴＦＴのゲート電圧に対するドレイン電流の値を実線で示し、図２４（Ｂ）のＴＦＴのゲート電圧に対するドレイン電流の値を破線で示した。
【０２６１】
図２５から、図２４（Ａ）においてＴＦＴの移動度１３９ｃｍ²／Ｖ・ｓ、Ｓ値０．１１８Ｖ／ｄｅｃが得られた。また、図２４（Ｂ）においてＴＦＴの移動度８６．３ｃｍ²／Ｖ・ｓ、Ｓ値０．１６０Ｖ／ｄｅｃが得られた。このことから、第１の電極と第２の電極を設け、第２つの電極を電気的に接続した場合、電極を１つしか設けない場合に比べて移動度が高くなり、Ｓ値が小さくなる。
【０２６２】
（実施例１２）
本実施例では、本発明の半導体装置が有する薄膜トランジスタの一実施例について、図２６を用いて説明する。
【０２６３】
図２６に本実施例の薄膜トランジスタの断面図を示す。図２６に示した薄膜トランジスタは、第１の電極３００１と、第１の電極３００１に接する第１の絶縁膜３００２と、第１の絶縁膜３００２に接する半導体膜３００８と、半導体膜３００８に接する第２の絶縁膜３００６と、第２の絶縁膜に接する第２の電極３００７を有している。半導体膜３００８は、チャネル形成領域３００３と、チャネル形成領域３００３に接する第１の不純物領域３００４と、第１の不純物領域３００４に接する第２の不純物領域３００５を有している。
【０２６４】
第１の不純物領域３００４に添加されている一導電型の不純物の濃度は、第２の不純物領域３００５に添加されている一導電型の不純物の濃度よりも低い。
【０２６５】
第１の電極３００１と第２の電極３００７は、チャネル形成領域３００３を間に挟んで重なり合っている。そして、第１の電極３００１と第２の電極３００７には同じ電圧が印加されている。
【０２６６】
本実施例の薄膜トランジスタは、第１の電極３００１のテーパーになっている部分が、第１の不純物領域３００４と重なっている。そして第１の電極３００１は、チャネル形成領域３００３と重なっている部分においてほぼ平坦になっている。上記構成により、第１の電極とチャネル形成領域とが、ほぼ一定の間隔をもって重なり合うことになる。この状態において、第１の電極とチャネル形成領域とが重なっている部分における第１の絶縁膜の膜厚と、第２の電極とチャネル形成領域とが重なっている部分における第２の絶縁膜の膜厚とをほぼ同じにすると、Ｓ値をより小さくすることができる。
【０２６７】
本実施例は、実施例１〜１１と組み合わせて実施することが可能である。
【０２６８】
（実施例１３）
本実施例では、本発明の発光装置の駆動回路について説明する。本発明では一般的なシフトレジスタの代わりに図２７に示すようなｐチャネル型ＴＦＴを用いたデコーダを用いる。なお、図２７は走査線駆動回路の例である。
【０２６９】
図２７において、９００が走査線駆動回路のデコーダ、９０１が走査線駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。
【０２７０】
まず走査線駆動回路のデコーダ９００について説明する。まず９０２はデコーダ９００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０２７１】
選択線の本数は走査線駆動回路から出力されるゲート配線がいくつあるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線９０２は図２８のタイミングチャートに示す信号を伝送する。図２８に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２^-1倍、Ａ３の周波数は２^-2倍、Ａｎの周波数は２^-(n-1)倍となる。
【０２７２】
また、９０３ａは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、９０３ｂは第２段のＮＡＮＤ回路、９０３ｃは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ９００が複数のＮＡＮＤ回路からなる。
【０２７３】
また、ＮＡＮＤ回路９０３ａ〜９０３ｃは、ｐチャネル型ＴＦＴ９０４〜９０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路９０３に用いられている。また、ｐチャネル型ＴＦＴ９０４〜９０９の各々のゲートは選択線９０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０２７４】
このとき、ＮＡＮＤ回路９０３ａにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ９０４〜９０６は、互いに並列に接続されており、共通のソースとして正電源線（Ｖ_DH）９１０に接続され、共通のドレインとして出力線９１１に接続されている。また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ９０７〜９０９は、互いに直列に接続されており、回路端に位置するｐチャネル型ＴＦＴ９０９のソースが負電源線（Ｖ_DL）９１２に接続され、もう一方の回路端に位置するｐチャネル型ＴＦＴ９０７のドレインが出力線９１１に接続されている。
【０２７５】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。但し、ｎ個のＮＡＮＤ回路９０３ａ〜９０３ｃにおいて、ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線９１１は必ず１本しか選択されないようになっており、選択線９０２には出力線９１１が端から順番に選択されていくような信号が入力される。
【０２７６】
次に、バッファ９０１はＮＡＮＤ回路９０３ａ〜９０３ｃの各々に対応して複数のバッファ９１３ａ〜９１３ｃにより形成されている。但しバッファ９１３ａ〜９１３ｃはいずれも同一構造で良い。
【０２７７】
また、バッファ９１３ａ〜９１３ｃは一導電型ＴＦＴとしてｐチャネル型ＴＦＴ９１４〜９１６を用いて形成される。デコーダ９００からの出力線９１１はｐチャネル型ＴＦＴ９１４（第１の一導電型ＴＦＴ）のゲートと接続される。ｐチャネル型ＴＦＴ９１４は接地電源線（ＧＮＤ）９１７をソースとし、ゲート配線９１８をドレインとする。また、ｐチャネル型ＴＦＴ９１５（第２の一導電型ＴＦＴ）は接地電源線９１７をゲートとし、正電源線（Ｖ_DH）９１９をソースとし、ゲート配線９１８をドレインとして常時オン状態となっている。
【０２７８】
即ち、バッファ９１３ａ〜９１３ｃは第１の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ９１４）および第１の一導電型ＴＦＴに直列に接続され、且つ、第１の一導電型ＴＦＴのドレインをゲートとする第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ９１５）を含む。
【０２７９】
また、ｐチャネル型ＴＦＴ９１６（第３の一導電型ＴＦＴ）はリセット信号線（Reset）をゲートとし、正電源線９１９をソースとし、ゲート配線９１８をドレインとする。なお、接地電源線９１７は負電源線（但し画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０２８０】
このとき、ｐチャネル型ＴＦＴ９１５のチャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ９１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０２８１】
バッファ９１３ａの動作は次の通りである。まず出力線９１１に正電圧が加えられているとき、ｐチャネル型ＴＦＴ９１４はオフ状態（チャネルが形成されていない状態）となる。一方でｐチャネル型ＴＦＴ９１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線９１８には正電源線９１９の電圧が加えられる。
【０２８２】
ところが、出力線９１１に負電圧が加えられた場合、ｐチャネル型ＴＦＴ９１４がオン状態となる。このとき、ｐチャネル型ＴＦＴ９１４のチャネル幅がｐチャネル型ＴＦＴ９１５のチャネル幅よりも大きいため、ゲート配線９１８の電位はｐチャネル型ＴＦＴ９１４側の出力に引っ張られ、結果的に接地電源線９１７の電圧がゲート配線９１８に加えられる。
【０２８３】
従って、ゲート配線９１８は、出力線９１１に負電圧が加えられるときは負電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線９１１に正電圧が加えられているときは常に正電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０２８４】
なお、ｐチャネル型ＴＦＴ９１６は負電圧が加えられたゲート配線９１８を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線９１８の選択期間が終了したら。リセット信号を入力してゲート配線９１８に正電圧を加える。但しｐチャネル型ＴＦＴ９１６は省略することもできる。
【０２８５】
以上のような動作の走査線駆動回路によりゲート配線が順番に選択されることになる。
【０２８６】
次に、データ線駆動回路の構成を図２９に示す。図２９に示すデータ線駆動回路はデコーダ３３０１、ラッチ３３０２およびバッファ３３０３を含む。なお、デコーダ３３０１およびバッファ３３０３の構成は走査線駆動回路と同様であるので、ここでの説明は省略する。
【０２８７】
図２９に示すデータ線駆動回路の場合、ラッチ３３０２は第１段目のラッチ３３０４および第２段目のラッチ３３０５からなる。また、第１段目のラッチ３３０４および第２段目のラッチ３３０５は、各々ｍ個のｐチャネル型ＴＦＴ３３０６ａ〜３３０６ｃで形成される複数の単位ユニット３３０７ａを有する。デコーダ３３０１からの出力線３３０８は単位ユニット３３０７ａを形成するｍ個のｐチャネル型ＴＦＴ３３０６ａ〜３３０６ｃのゲートに入力される。なお、ｍは任意の整数である。
【０２８８】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０２８９】
そして、ｐチャネル型ＴＦＴ３３０６ａ〜３３０６ｃのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）３３０９に接続される。即ち、出力線３３０８に負電圧が加えられると一斉にｐチャネル型ＴＦＴ３３０６ａ〜３３０６ｃがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、ｐチャネル型ＴＦＴ３３０６ａ〜３３０６ｃの各々に接続されたコンデンサ３３１０ａ〜３３１０ｃに保持される。
【０２９０】
また、第２段目のラッチ３３０５も複数の単位ユニット３３０７ｂを有し、単位ユニット３３０７ｂはｍ個のｐチャネル型ＴＦＴ３３１１ａ〜３３１１ｃで形成される。ｐチャネル型ＴＦＴ３３１１ａ〜３３１１ｃのゲートはすべてラッチ信号線３３１２に接続され、ラッチ信号線３３１２に負電圧が加えられると一斉にｐチャネル型ＴＦＴ３３１１ａ〜３３１１ｃがオン状態となる。
【０２９１】
その結果、コンデンサ３３１０ａ〜３３１０ｃに保持されていた信号が、ｐチャネル型ＴＦＴ３３１１ａ〜３３１１ｃの各々に接続されたコンデンサ３３１３ａ〜３３１３ｃに保持されると同時にバッファ３３０３へと出力される。そして、図２７で説明したようにバッファを介してソース配線３３１４に出力される。以上のような動作のデータ線駆動回路によりソース配線が順番に選択されることになる。
【０２９２】
以上のように、ｐチャネル型ＴＦＴのみで走査線駆動回路およびデータ線駆動回路を形成することにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の発光装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２９３】
なお、データ線駆動回路もしくは走査線駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本発明は実施できる。
【０２９４】
本実施例は、実施例１〜１２と組み合わせて実施することが可能である。
（実施例１４）
本実施例では、本発明の２つ電極を有するＴＦＴにおいて、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値について説明する。なお、第１の電極をＧＮＤにおとしたときと、第１の電極と第２の電極を電気的に接続したときの、それぞれの場合について実測値を求めた。また、比較のために、第１の電極を設けないＴＦＴの、ゲート電圧に対するドレイン電流Ｉｄの実測値も求めた。
【０２９５】
本実施例で用いたＴＦＴの具体的な構成を図３４に示す。図３４（Ａ）に、本発明の２つ電極を有するＴＦＴの上面図を示し、図３４（Ａ）のＡ−Ａ’における断面図を図３４（Ｂ）に示す。また図３４（Ｃ）に、比較のための第２の電極のみ有するＴＦＴの上面図を示し、図３４（Ｃ）のＢ−Ｂ’における断面図を図３４（Ｄ）に示す。
【０２９６】
図３４（Ａ）、（Ｂ）に示すＴＦＴは、ガラス基板９００上にＳｉＮＯ膜を用いた下地膜９０１が５０ｎｍの厚さで成膜されており、下地膜９０１上に１００ｎｍのＷが第１の電極９０２として形成されている。そして第１の電極９０２を覆うように、下地膜９０１上にゲート絶縁膜として機能する第１の絶縁膜９０３が成膜されている。なお第１の絶縁膜９０３は、１１０ｎｍのＳｉＮＯ膜で形成した。
【０２９７】
そして第１の絶縁膜９０３上に５４ｎｍの膜厚の半導体膜９０４が成膜されている。次に、ＳｉＮＯ膜を用いた厚さ１１５ｎｍの第２の絶縁膜９０５を成膜した。そして第２の絶縁膜９０５上に、２層の導電膜９０６ａ、９０６ｂからなる第２の電極９０６が形成されている。本実施例では５０ｎｍのＴａＮと３７０ｎｍＷとを積層して第２の電極９０６を形成した。また、半導体膜９０４に不純物が添加されており、半導体膜９０４はチャネル形成領域９０７と、該チャネル形成領域を挟んでいる不純物領域９０８とを有している。
【０２９８】
図３４（Ｃ）、（Ｄ）に示すＴＦＴは、第１の電極９０２を有していない点においてのみ、図３４（Ａ）、（Ｂ）に示すＴＦＴと異なっている。
【０２９９】
図３４（Ｃ）、（Ｄ）に示すＴＦＴの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３１に示す。また、図３４（Ａ）、（Ｂ）に示すＴＦＴにおいて、第１の電極９０２をＧＮＤにおとしたときの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３２に示す。また、図３４（Ａ）、（Ｂ）に示すＴＦＴにおいて、第１の電極９０２と第２の電極９０６を電気的に接続したときの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３３に示す。なお、各グラフにおいて、実線はドレイン電流Ｉｄを示しており、破線は移動度を示す。
【０３００】
図３１と図３２及び図３３との比較から、第１の電極を設けない場合に比べて、第１の電極を設けた場合の方が、閾値が０に近くなり、Ｓ値が向上するのがわかる。また、図３２と図３３の比較から、第１の電極をグラウンドにおとした場合に比べて、第１の電極と第２の電極とを電気的に接続した場合の方が、オン電流が高くなるのがわかる。
【０３０１】
【発明の効果】
本発明では、第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０３０２】
また、第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。また、電極が１つの場合に比べて閾値のばらつきを抑えることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【図面の簡単な説明】
【図１】 本発明のＴＦＴの構造を説明する断面図。
【図２】 発光装置の作製工程を説明する断面図。
【図３】 発光装置の作製工程を説明する断面図。
【図４】 発光装置の作製工程を説明する断面図。
【図５】 発光装置の作製工程を説明する断面図。
【図６】 発光装置の作製工程を説明する上面図。
【図７】 発光装置の作製工程を説明する上面図。
【図８】 発光装置の画素の上面図。
【図９】 発光装置の画素の上面図。
【図１０】 発光装置の画素の断面図。
【図１１】 発光装置の画素の上面図。
【図１２】 発光装置の画素の断面図。
【図１３】 発光装置の画素の上面図。
【図１４】 発光装置の画素の断面図。
【図１５】 発光装置の画素の上面図。
【図１６】 発光装置の画素の断面図。
【図１７】 半導体層の結晶化の工程を示す図。
【図１８】 半導体層の結晶化の工程を示す図。
【図１９】 半導体層の結晶化の工程を示す図。
【図２０】 半導体層の結晶化の工程を示す図。
【図２１】 発光装置の構成を示すブロック図。
【図２２】 発光装置の外観図及び断面図を示す図。
【図２３】 本発明の半導体装置を用いた電子機器の図。
【図２４】 シミュレーションに用いたＴＦＴの構造を示す図。
【図２５】 シミュレーションにより得られたＴＦＴの特性を示す図。
【図２６】 本発明の薄膜トランジスタの断面図。
【図２７】 本発明の発光装置の走査線駆動回路の回路図。
【図２８】 本発明の発光装置の走査線駆動回路のタイミングチャート。
【図２９】 本発明の発光装置のデータ線駆動回路の回路図。
【図３０】 一般的な薄膜トランジスタの回路図と、本発明の薄膜トランジスタの回路図を示す図。
【図３１】 一般的なＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３２】 本発明のＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３３】 本発明のＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３４】 実測値を求めたＴＦＴの上面図及び断面図。

Claims (17)

1. 第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光装置であって、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接する第１の絶縁膜と、前記第１の絶縁膜に接する半導体膜と、前記半導体膜に接する第２の絶縁膜と、前記第２の絶縁膜に接する第２の電極とをそれぞれ有しており、
   前記第１の配線を覆って前記第１の絶縁膜が形成されており、前記第２の絶縁膜上に前記第２の配線及び前記第３の配線が形成されており、前記第２の配線及び前記第３の配線を覆って第３の絶縁膜が形成されており、前記第３の絶縁膜上に前記第４の配線が形成されており、
   前記第１の配線と、前記第１の薄膜トランジスタの前記第１の電極とが接続されており、
   前記第２の配線と、前記第１の薄膜トランジスタの前記第２の電極とが接続されており、
   前記第１の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第３の配線に、他方は前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極に接続されており、
   前記第２の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第４の配線に、他方は前記発光素子が有する画素電極に接続され、
   前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極は互いに電気的に接続されていることを特徴とする発光装置。
2. 請求項１において、
   隣り合う前記第２の配線は、前記第３の絶縁膜に形成されたコンタクトホールを介して、前記第３の絶縁膜上に形成された第５の配線に共に接続されていることを特徴とする発光装置。
3. 第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光装置であって、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接する第１の絶縁膜と、前記第１の絶縁膜に接する半導体膜と、前記半導体膜に接する第２の絶縁膜と、前記第２の絶縁膜に接する第２の電極とをそれぞれ有しており、
   前記第１の配線を覆って前記第１の絶縁膜が形成されており、前記第２の絶縁膜上に前記第３の配線及び前記第４の配線が形成されており、前記第３の配線及び前記第４の配線を覆って第３の絶縁膜が形成されており、前記第３の絶縁膜上に前記第２の配線が形成されており、
   前記第１の配線と、前記第１の薄膜トランジスタの前記第１の電極とが接続されており、
   前記第２の配線と、前記第１の薄膜トランジスタの前記第２の電極とが接続されており、
   前記第１の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第３の配線に、他方は前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極に接続されており、
   前記第２の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第４の配線に、他方は前記発光素子が有する画素電極に接続され、
   前記第２の薄膜トランジスタの前記第１及び第２の電極は互いに電気的に接続されていることを特徴とする発光装置。
4. 第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光装置であって、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接する第１の絶縁膜と、前記第１の絶縁膜に接する半導体膜と、前記半導体膜に接する第２の絶縁膜と、前記第２の絶縁膜に接する第２の電極とをそれぞれ有しており、
   前記第１の配線を覆って前記第１の絶縁膜が形成されており、前記第２の絶縁膜上に前記第３の配線が形成されており、前記第３の配線を覆って第３の絶縁膜が形成されており、前記第３の絶縁膜上に前記第２の配線及び前記第４の配線が形成されており、
   前記第１の配線と、前記第１の薄膜トランジスタの前記第１の電極とが接続されており、
   前記第２の配線と、前記第１の薄膜トランジスタの前記第２の電極とが接続されており、
   前記第１の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第３の配線に、他方は前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極に接続されており、
   前記第２の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第４の配線に、他方は前記発光素子が有する画素電極に接続され、
   前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極は互いに電気的に接続されていることを特徴とする発光装置。
5. 請求項４において、
   隣り合う前記第２の配線は、前記第３の絶縁膜に形成されたコンタクトホールを介して、前記第２の絶縁膜上に形成された第５の配線に共に接続されていることを特徴とする発光装置。
6. 第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光装置であって、
   前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接する第１の絶縁膜と、前記第１の絶縁膜に接する半導体膜と、前記半導体膜に接する第２の絶縁膜と、前記第２の絶縁膜に接する第２の電極とをそれぞれ有しており、
   前記第１の配線及び前記第４の配線を覆って前記第１の絶縁膜が形成されており、前記第２の絶縁膜上に前記第３の配線が形成されており、前記第３の配線を覆って第３の絶縁膜が形成されており、前記第３の絶縁膜上に前記第２の配線が形成されており、
   前記第１の配線と、前記第１の薄膜トランジスタの前記第１の電極とが接続されており、
   前記第２の配線と、前記第１の薄膜トランジスタの前記第２の電極とが接続されており、
   前記第１の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第３の配線に、他方は前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極に接続されており、
   前記第２の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第４の配線に、他方は前記発光素子が有する画素電極に接続され、
   前記第２の薄膜トランジスタの前記第１の電極及び前記第２の電極は互いに電気的に接続されていることを特徴とする発光装置。
7. 請求項６において、
   隣り合う前記第４の配線は、前記第１の絶縁膜及び前記第２の絶縁膜に形成されたコンタクトホールを介して、前記第３の絶縁膜上に形成された第５の配線に共に接続されていることを特徴とする発光装置。
8. 請求項１乃至請求項７のいずれか１項において、
   前記第１の薄膜トランジスタの前記半導体膜が有する２つの不純物領域は、一方は前記第３の絶縁膜上に形成された第６の配線に、他方は前記第３の絶縁膜上に形成された第７の配線に、前記第２及び前記第３の絶縁膜に形成された第２のコンタクトホールを介して接続されており、
   前記第６の配線は、前記第３の絶縁膜に形成された第３のコンタクトホールを介して前記第３の配線に接続されており、
   前記第７の配線は、前記第３の絶縁膜に形成された第４のコンタクトホールを介して前記第２の薄膜トランジスタの前記第２の電極に接続されており、
   前記第２の薄膜トランジスタの前記第２の電極は、前記第２の絶縁膜に形成された第５のコンタクトホールを介して前記第２の薄膜トランジスタの前記第１の電極に接続されていることを特徴とする発光装置。
9. 請求項１乃至請求項８のいずれか１項において、
   前記半導体膜は前記２つの不純物領域に挟まれたチャネル形成領域を有しており、前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合っていることを特徴とする発光装置。
10. 請求項１乃至請求項９のいずれか１項において、
    前記第１の絶縁膜は、化学的機械研磨により平坦化されてなることを特徴とする発光装置。
11. 請求項１乃至請求項１０のいずれか１項において、
    前記第１の薄膜トランジスタの前記第１の電極には一定の電圧が印加されてなることを特徴とする発光装置。
12. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を備えた電子機器。
13. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を表示部に用いた表示装置。
14. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を表示部に用いたデジタルスチルカメラ。
15. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を表示部に用いたノート型パーソナルコンピュータ。
16. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を表示部に用いたモバイルコンピュータ。
17. 請求項１乃至請求項１１のいずれか１項に記載の発光装置を表示部に用いた携帯電話機。

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