KR20220152977A - 반도체 장치의 제작 방법 - Google Patents

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KR20220152977A
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conductor
transistor
semiconductor
opening
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모토무 구라타
료타 호도
유타 이다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세한 트랜지스터를 제공한다. 또는, 기생 용량이 작은 트랜지스터를 제공한다. 또는, 주파수 특성이 높은 트랜지스터를 제공한다. 또는, 해당 트랜지스터를 갖는 반도체 장치를 제공한다. 제1 개구부와, 제2 개구부와, 제3 개구부를 갖는 반도체 장치이며, 제1 에칭 및 제2 에칭을 행함으로써, 제1 개구부, 제2 개구부 및 제3 개구부를 형성하고, 제1 에칭은, 제1 개구부, 제2 개구부 및 제3 개구부를 형성하기 위해서, 제1 절연체를 에칭하고, 제2 에칭은, 제1 개구부를 형성하기 위해서, 제1 금속 산화물, 제2 절연체, 제3 절연체, 제4 절연체, 제2 금속 산화물 및 제5 절연체를 에칭하고, 제2 개구부를 형성하기 위해서, 제1 금속 산화물, 제2 절연체 및 제3 절연체를 에칭하고, 제3 개구부를 형성하기 위해서 제1 금속 산화물을 에칭하는 반도체 장치.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 예를 들어 트랜지스터 및 반도체 장치, 및 그것들의 제조 방법에 관한 것이다. 또는, 본 발명은, 예를 들어 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 프로세스, 머신, 매뉴팩처, 또는, 조성물(콤퍼지션·오브·매터)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
최근에는, 산화물 반도체를 사용한 트랜지스터가 주목받고 있다. 산화물 반도체는, 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 대형의 표시 장치를 구성하는 트랜지스터의 반도체에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량해서 이용하는 것이 가능하기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 극히 누설 전류가 작은 것으로 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 1 참조).
또한, 산화물 반도체를 사용한 트랜지스터에서, 게이트 전극을 개구부에 매립해서 제작하는 방법 등이 개시되어 있다(특허문헌 2 및 특허문헌 3 참조).
일본 특허 공개 제2012-257187호 공보 일본 특허 공개 제2014-241407호 공보 일본 특허 공개 제2014-240833호 공보
미세한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 기생 용량이 작은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 주파수 특성이 높은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 전기 특성이 양호한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 오프 시의 전류가 작은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 신규의 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 해당 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 해당 반도체 장치를 갖는 모듈을 제공하는 것을 과제의 하나로 한다. 또는, 해당 반도체 장치 또는 해당 모듈을 갖는 전자 기기를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
(1) 본 발명의 일 형태는, 제1 절연체와, 제1 절연체 위의 제2 절연체와, 제2 절연체에 매립된 제1 도전체와, 제2 절연체 위 및 제1 도전체 위의 제3 절연체와, 제3 절연체 위의 제1 금속 산화물과, 제1 금속 산화물 위의 제4 절연체와, 제4 절연체 위의 제5 절연체와, 제5 절연체 위의 산화물 반도체와, 산화물 반도체 위의 제2 도전체 및 제3 도전체와, 제4 절연체 위, 제2 도전체 위, 제3 도전체 위 및 산화물 반도체 위의 제6 절연체와, 제6 절연체 위의 제7 절연체와, 제7 절연체 위의 제4 도전체와, 제6 절연체 위 및 제4 도전체 위의 제2 금속 산화물과, 제2 금속 산화물 위의 제8 절연체와, 제8 절연체, 제2 금속 산화물, 제7 절연체, 제6 절연체, 제4 절연체, 제1 금속 산화물 및 제3 절연체를 지나서, 제1 도전체에 달하는 제1 개구부와, 제8 절연체, 제2 금속 산화물, 제7 절연체 및 제6 절연체를 지나서, 제2 도전체에 달하는 제2 개구부와, 제8 절연체 및 제2 금속 산화물을 지나서, 제4 도전체에 달하는 제3 개구부를 갖는 반도체 장치의 제작 방법이며, 제8 절연체 위에 제5 도전체를 성막하고, 제5 도전체 위에 제9 절연체를 성막하고, 제9 절연체 위에 리소그래피법에 의해 레지스트 마스크를 형성하고, 제9 절연체 및 제5 도전체의 일부를 에칭함으로써, 제9 절연체 및 제5 도전체를 갖는 하드 마스크층을 형성하고, 하드 마스크층을 마스크로 해서 제1 에칭 및 제2 에칭을 행함으로써, 제1 개구부, 제2 개구부 및 제3 개구부를 형성하고, 제1 에칭은, 제1 개구부를 형성하기 위해서 제8 절연체를 에칭하고, 제2 개구부를 형성하기 위해서 제8 절연체를 에칭하고, 제3 개구부를 형성하기 위해서 제8 절연체를 에칭하고, 제2 에칭은, 제1 개구부를 형성하기 위해서, 제2 금속 산화물, 제7 절연체, 제6 절연체, 제4 절연체, 제1 금속 산화물 및 제3 절연체를 에칭하고, 제2 개구부를 형성하기 위해서, 제2 금속 산화물, 제7 절연체 및 제6 절연체를 에칭하고, 제3 개구부를 형성하기 위해서, 제2 금속 산화물을 에칭하는 반도체 장치의 제작 방법이다.
(2) 또는, 본 발명의 일 형태는, 제1 도전체, 제2 도전체, 제3 도전체 및 제4 도전체는, 동일한 도전체를 갖는 도전체를 성막하는 것을 특징으로 하는 (1)에 기재된 반도체 장치의 제작 방법이다.
(3) 또는, 본 발명의 일 형태는, 제1 도전체, 제2 도전체, 제3 도전체, 제4 도전체 및 제5 도전체는, 동일한 도전체를 갖는 도전체를 성막하는 것을 특징으로 하는 (1) 또는 (2)에 기재된 반도체 장치의 제작 방법이다.
(4) 또는, 본 발명의 일 형태는, 제1 에칭 단계에서, 제9 절연체의 에칭 레이트는 제8 절연체의 에칭 레이트보다 낮은 것을 특징으로 하는 (1) 내지 (3)에 기재된 반도체 장치의 제작 방법이다.
(5) 또는, 본 발명의 일 형태는, 제1 에칭 단계에서, 제2 금속 산화물의 에칭 레이트는 제8 절연체의 에칭 레이트보다 낮은 것을 특징으로 하는 (1) 내지 (4)에 기재된 반도체 장치의 제작 방법이다.
(6) 또는, 본 발명의 일 형태는, 제2 에칭 단계에서, 제4 도전체의 에칭 레이트는 제1 금속 산화물 및 제2 금속 산화물의 에칭 레이트보다 낮은 것을 특징으로 하는 (1) 내지 (5)에 기재된 반도체 장치의 제작 방법이다.
(7) 또는, 본 발명의 일 형태는, 제1 절연체와, 제1 절연체 위의 제2 절연체와, 제2 절연체에 매립된 제1 도전체와, 제2 절연체 위 및 제1 도전체 위의 제3 절연체와, 제3 절연체 위의 제1 금속 산화물과, 제1 금속 산화물 위의 제4 절연체와, 제4 절연체 위의 제5 절연체와, 제5 절연체 위의 산화물 반도체와, 산화물 반도체 위의 제2 도전체 및 제3 도전체와, 제4 절연체 위, 제2 도전체 위, 제3 도전체 위 및 산화물 반도체 위의 제6 절연체와, 산화물 반도체 위의 제7 절연체와, 제7 절연체 위의 제8 절연체와, 제8 절연체 위의 제4 도전체와, 제6 절연체 위, 제7 절연체 위, 제8 절연체 위 및 제4 도전체 위의 제9 절연체와, 제9 절연체 위의 제2 금속 산화물과, 제2 금속 산화물 위의 제10 절연체와, 제10 절연체, 제2 금속 산화물, 제9 절연체, 제6 절연체, 제4 절연체, 제1 금속 산화물 및 제3 절연체를 지나서, 제1 도전체에 달하는 제1 개구부와, 제10 절연체, 제2 금속 산화물, 제9 절연체 및 제6 절연체를 지나서, 제2 도전체에 달하는 제2 개구부와, 제10 절연체, 제2 금속 산화물 및 제9 절연체를 지나서, 제4 도전체에 달하는 제3 개구부를 갖는 반도체 장치의 제작 방법이며, 제10 절연체 위에 제5 도전체를 성막하고, 제5 도전체 위에 제11 절연체를 성막하고, 제11 절연체 위에 리소그래피법에 의해 레지스트 마스크를 형성하고, 제11 절연체 및 제5 도전체의 일부를 에칭함으로써 제11 절연체 및 제5 도전체를 갖는 하드 마스크층을 형성하고, 하드 마스크층을 마스크로 해서, 제1 에칭 및 제2 에칭을 행함으로써, 제1 개구부, 제2 개구부 및 제3 개구부를 형성하고, 제1 에칭은, 제1 개구부를 형성하기 위해서 제10 절연체를 에칭하고, 제2 개구부를 형성하기 위해서 제10 절연체를 에칭하고, 제3 개구부를 형성하기 위해서 제10 절연체를 에칭하고, 제2 에칭은, 제1 개구부를 형성하기 위해서, 제2 금속 산화물, 제9 절연체, 제6 절연체, 제4 절연체, 제1 금속 산화물 및 제3 절연체를 에칭하고, 제2 개구부를 형성하기 위해서, 제2 금속 산화물, 제9 절연체 및 제6 절연체를 에칭하고, 제3 개구부를 형성하기 위해서, 제2 금속 산화물 및 제9 절연체를 에칭하는 반도체 장치의 제작 방법이다.
(8) 또는, 본 발명의 일 형태는, 제1 도전체, 제2 도전체, 제3 도전체 및 제4 도전체는, 동일한 도전체를 갖는 도전체를 성막하는 것을 특징으로 하는 (7)에 기재된 반도체 장치의 제작 방법이다.
(9) 또는, 본 발명의 일 형태는, 제1 도전체, 제2 도전체, 제3 도전체, 제4 도전체 및 제5 도전체는, 동일한 도전체를 갖는 도전체를 성막하는 것을 특징으로 하는 (7) 또는 (8)에 기재된 반도체 장치의 제작 방법이다.
(10) 또는, 본 발명의 일 형태는, 제1 에칭 단계에서, 제11 절연체 에칭 레이트는 제10 절연체 에칭 레이트보다 낮은 것을 특징으로 하는 (7) 내지 (9)에 기재된 반도체 장치의 제작 방법이다.
(11) 또는, 본 발명의 일 형태는, 제1 에칭 단계에서, 제2 금속 산화물의 에칭 레이트는 제10 절연체 에칭 레이트보다 낮은 것을 특징으로 하는 (7) 내지 (10)에 기재된 반도체 장치의 제작 방법이다.
(12) 또는, 본 발명의 일 형태는, 제2 에칭 단계에서, 제4 도전체의 에칭 레이트는 제1 금속 산화물 및 제2 금속 산화물의 에칭 레이트보다 낮은 것을 특징으로 하는 (7) 내지 (11)에 기재된 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태에 관한 반도체 장치의 제작 방법에 있어서, 산화물 반도체를 다른 반도체로 치환해도 상관없다.
미세한 트랜지스터를 제공할 수 있다. 또는, 기생 용량이 작은 트랜지스터를 제공할 수 있다. 또는, 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 안정된 트랜지스터를 제공할 수 있다. 또는, 오프 시의 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 신규의 트랜지스터를 제공할 수 있다. 또는, 해당 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 신규의 반도체 장치를 제공할 수 있다. 또는, 해당 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 해당 반도체 장치 또는 해당 모듈을 갖는 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태에 관한 트랜지스터를 도시하는 상면도 및 단면도이다.
도 2는 본 발명의 일 형태에 관한 트랜지스터를 도시하는 상면도 및 단면도이다.
도 3은 본 발명의 일 형태에 관한 트랜지스터를 도시하는 상면도 및 단면도이다.
도 4는 본 발명의 일 형태에 관한 트랜지스터를 도시하는 상면도 및 단면도이다.
도 5는 본 발명의 일 형태에 관한 트랜지스터의 일부를 도시하는 단면도이다.
도 6은 본 발명의 일 형태에 관한 트랜지스터를 도시하는 단면도이다.
도 7은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM상 및 CAAC-OS의 단면 모식도이다.
도 8은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM상이다.
도 9는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면이다.
도 10은 CAAC-OS의 전자 회절 패턴을 도시하는 도면이다.
도 11은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면이다.
도 12는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 13은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 14는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 15는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 16은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 17은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 18은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 19는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 20은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 21은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 22는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 23은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 24는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 25는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 26은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 27은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 28은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 29는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 30은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 31은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 32는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 33은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 34는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 35는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 36은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 37은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 38은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 39는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 40은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 41은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 42는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 43은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 44는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 45는 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 46은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 47은 본 발명의 일 형태에 관한 트랜지스터의 제작 방법을 도시하는 상면도 및 단면도이다.
도 48은 본 발명의 일 형태에 관한 기억 장치의 회로도이다.
도 49는 본 발명의 일 형태에 관한 반도체 장치를 도시하는 단면도이다.
도 50은 본 발명의 일 형태에 관한 반도체 장치를 도시하는 단면도이다.
도 51은 본 발명의 일 형태에 관한 반도체 장치를 도시하는 회로도 및 단면도이다.
도 52는 본 발명의 일 형태에 관한 CPU를 도시하는 블록도이다.
도 53은 본 발명의 일 형태에 관한 기억 소자의 회로도이다.
도 54는 촬상 장치를 도시하는 평면도이다.
도 55는 촬상 장치의 화소를 도시하는 평면도이다.
도 56은 촬상 장치를 도시하는 단면도이다.
도 57은 촬상 장치를 도시하는 단면도이다.
도 58은 RF 태그의 구성예를 설명하는 도면이다.
도 59는 본 발명에 관한, 반도체 장치를 도시하는 회로도, 상면도 및 단면도이다.
도 60은 본 발명에 관한, 반도체 장치를 도시하는 회로도 및 단면도이다.
도 61은 표시 모듈을 설명하는 도면이다.
도 62는 리드 프레임형의 인터포저를 사용한 패키지의 단면 구조를 나타내는 사시도이다.
도 63은 본 발명의 일 형태에 관한 전자 기기를 도시하는 도면이다.
도 64는 본 발명의 일 형태에 관한 전자 기기를 도시하는 도면이다.
도 65는 본 발명의 일 형태에 관한 전자 기기를 도시하는 도면이다.
도 66은 본 발명에 관한 RF 태그의 사용예이다.
본 발명의 실시 형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 도면을 사용해서 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 서로 다른 도면간에서도 공통되게 사용한다. 또한, 마찬가지의 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서, 크기, 막(층)의 두께 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다.
또한, 본 명세서에서, 예를 들어 물체의 형상을 「직경」, 「입경」, 「크기」, 「사이즈」, 「폭」 등으로 규정하는 경우, 물체가 수용되는 최소의 입방체에 있어서의 한 변의 길이, 또는 물체의 한 단면에서의 원 상당 직경이라고 바꿔 읽어도 된다. 물체의 한 단면에서의 원 상당 직경이란, 물체의 한 단면과 동등한 면적이 되는 정원의 직경을 말한다.
또한, 전압은, 어떤 전위와, 기준의 전위(예를 들어 접지 전위(GND) 또는 소스 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말하는 것이 가능하다.
또한, 제1, 제2로서 기재되는 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 그 때문에, 예를 들어 「제1」을 「제2」 또는 「제3」등으로 적절히 치환해서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위해서 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1원자％ 미만인 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of State)가 형성되는 일이나, 캐리어 이동도가 저하되는 일이나, 결정성이 저하되는 일 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 제1족 원소, 제2족 원소, 제14족 원소, 제15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘막인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 제1족 원소, 제2족 원소, 제13족 원소, 제15족 원소 등이 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 속에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그 때문에, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 속에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 그 때문에, 본 명세서에서는, 채널 폭은, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라 칭함)과, 트랜지스터의 상면도에서 나타내는 채널 폭(이하, 외관상의 채널 폭이라 칭함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서 나타내는 외관상의 채널 폭보다도 커져서, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하면서도 또한 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서 나타내는 외관상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 기지라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에서, 반도체와 게이트 전극이 서로 중첩되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이인 외관상의 채널 폭을, 「포위 채널 폭(SCW: Surrounded Channel Width)」이라고 칭하는 경우가 있다. 또한, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 포위 채널 폭 또는 외관상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상의 채널 폭, 포위 채널 폭 등은, 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당의 전류값 등을 계산해서 구하는 경우, 포위 채널 폭을 사용해서 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용해서 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
또한, 본 명세서에서, A가 B보다 튀어나온 형상을 갖는다고 기재하는 경우, 상면도 또는 단면도에서, A의 적어도 일단이, B의 적어도 일단보다도 외측에 있는 형상을 갖는 것을 나타내는 경우가 있다. 따라서, A가 B보다 튀어나온 형상을 갖는다고 기재되어 있는 경우, 예를 들어 상면도에서, A의 일단부가, B의 일단부보다도 외측에 있는 형상을 갖는다고 바꿔 읽을 수 있다.
또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시 형태 1)
<트랜지스터 구조 1>
이하에서는, 본 발명의 일 형태에 관한 반도체 장치가 갖는 트랜지스터의 구조에 대해서 설명한다.
도 1의 (A), (B) 및 (C)는, 본 발명의 일 형태에 관한 반도체 장치의 상면도 및 단면도이다. 도 1의 (A)는 상면도이다. 도 1의 (B)는 도 1의 (A)에 나타내는 일점 쇄선 A1-A2에 대응하는 단면도이다. 도 1의 (C)는 도 1의 (A)에 나타내는 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 1의 (A)의 상면도에서는, 도면의 명료화를 위해서 일부 요소를 생략해서 도시하고 있다.
도 1의 (B) 및 (C)에서, 본 트랜지스터는, 기판(400) 위의 절연체(401)와, 절연체(401) 위의 절연체(301)와, 절연체(301)가 개구부를 갖고 있고, 개구부 내에 도전체(310a) 및 도전체(310b)가 배치되고, 절연체(301) 위 및 도전체(310a) 및 도전체(310b) 위의 절연체(302)와, 절연체(302) 위의 전자 포획층(303)과, 전자 포획층(303) 위의 절연체(402)와, 절연체(402) 위의 절연체(406a)와, 절연체(406a) 위의 반도체(406b)와, 반도체(406b)의 상면과 접하는 영역을 갖는 도전체(416a1) 및 도전체(416a2)와, 절연체(402) 위, 절연체(406a)의 측면, 반도체(406b)의 측면, 반도체(406b)의 상면, 도전체(416a1)의 측면, 도전체(416a1)의 상면, 도전체(416a2)의 측면 및 도전체(416a2)의 상면과 접하는 영역을 갖는 절연체(406c)와, 절연체(406c) 위의 절연체(412)와, 반도체(406b)와 절연체(412)를 개재해서 서로 중첩되는 영역을 갖는 도전체(404)와, 절연체(412) 위 및 도전체(404) 위의 절연체(408)와, 절연체(408) 위의 절연체(410)와, 절연체(410), 절연체(408), 절연체(412), 절연체(406c), 절연체(402), 전자 포획층(303) 및 절연체(302)를 지나서 도전체(310b)에 달하는 제1 개구부와, 절연체(410), 절연체(408), 절연체(412) 및 절연체(406c)를 지나서 도전체(416a1)에 달하는 제2 개구부와, 절연체(410), 절연체(408), 절연체(412) 및 절연체(406c)를 지나서 도전체(416a2)에 달하는 제3 개구부와, 절연체(410) 및 절연체(408)를 지나서 도전체(404)에 달하는 제4 개구부와, 제1 개구부, 제2 개구부, 제3 개구부, 제4 개구부에 매립된 도전체(433), 도전체(431), 도전체(429) 및 도전체(437)와, 절연체(410) 위의 도전체(433)와 접하는 영역을 갖는 도전체(434)와, 절연체(410) 위의 도전체(431)와 접하는 영역을 갖는 도전체(432)와, 절연체(410) 위의 도전체(429)와 접하는 영역을 갖는 도전체(430)와, 절연체(410) 위의 도전체(437)와 접하는 영역을 갖는 도전체(438)를 갖는다.
본 발명의 실시 형태에 따른 개구부의 단면 형상에 대해서, 도 5의 (A), (B) 및 (C)를 사용해서 설명한다. 도 5의 (A), (B) 및 (C)는, 도 1에 도시하는 트랜지스터의 개구부를 잘라내어 확대한 단면도이다. 도 5의 (A)는 제1 개구부의 확대도를 나타내고, 도 5의 (B)는 제2 개구부의 확대도를 나타내고, 도 5의 (C)는 제4 개구부의 확대도를 나타낸다. 또한, 절연체(410)의 막 두께 방향은 편의상, 얇게 표시해서 기재하고 있다.
도 1의 (B) 및 (C)에 나타내는 개구부의 단면 형상은 직선으로 되어 있지만, 도 5의 (A), (B) 및 (C)에 도시하는 바와 같이 개구부는, 개구 직경이 그 위아래, 그 위 또는 그 아래에 위치하는 층보다도 넓어진 부분, 좁아진 부분 또는 잘록한 부분을 갖는 형상이어도 된다. 도 5의 (A)에 나타내는 제1 개구부는, 절연체(410), 절연체(412), 절연체(402) 및 절연체(302)의 개구 직경이 그 위아래, 그 위 또는 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408), 절연체(406c) 및 전자 포획층(303)의 개구 직경이 그 위아래에 위치하는 층보다도 좁게 되어 있다. 또는 절연체(408), 절연체(406c) 및 전자 포획층(303)의 개구가 잘록하게 되어 있다. 도 5의 (B)에 나타내는 제2 개구부에서는, 절연체(410) 및 절연체(412)의 개구 직경이, 그 위아래, 또는 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408) 및 절연체(406c)의 개구 직경이 그 위아래 또는 그 위에 위치하는 층보다도 좁게 되어 있다. 또는 절연체(408) 및 절연체(406c)의 개구 직경이 잘록하게 되어 있다. 도 5의 (C)에 나타내는 제4 개구부에서는, 절연체(410)의 개구 직경이, 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408)의 개구 직경이 그 위에 위치하는 층보다도 좁게 되어 있다. 또는 절연체(408)의 개구 직경이 잘록하게 되어 있다. 이것은, 절연체(408), 절연체(406a) 및 전자 포획층(303)의 에칭 레이트와 비교하여, 절연체(410), 절연체(412), 절연체(402) 및 절연체(302)의 에칭 레이트가 큰 경우에 이러한 형상으로 되는 경우가 있다.
또한, 도 5의 (B)의 개구부의 저부에 있어서, 도전체(416a1)의 상면의 일부가 움푹하게 들어가 있는데, 이것은, 제1 개구부가 형성되는 시간과 제2 개구부가 형성되는 시간이 각각 상이함으로써, 제2 개구부를 형성하고 나서, 제1 개구부의 형성까지의 시간, 도전체(416a1)가 오버 에칭되어서, 도전체(416a1)의 일부가 에칭되기 때문이다. 마찬가지로, 도 5의 (C) 개구부의 저부에 있어서, 도전체(404)의 상면의 일부가 움푹하게 들어가 있는데, 이것은 제1 개구부가 형성되는 시간과 제4 개구부가 형성되는 시간이 각각 상이함으로써, 제4 개구부를 형성하고 나서, 제1 개구부의 형성까지의 시간, 도전체(404)가 오버 에칭되어서, 도전체(404)의 일부가 에칭되기 때문이다. 또한, 도 5의 (A), (B) 및 (C)에서는, 개구부의 개구 직경이 그 위아래에 위치하는 층보다도 확대되어 있는 부분이나 도전막의 오목부의 일례를 나타내고 있지만, 확대되어 있는 부분이나 도전막의 오목부 등의 크기는 이것에 제한되지 않는다.
또한, 반도체(406b)는, 반도체(406b)의 상면과 도전체(416a1) 및 도전체(416a2)와 접하는 영역(407)을 갖는다.
본 트랜지스터에 있어서, 도전체(404)는, 제1 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(404)는, 산소를 투과하기 어려운 기능을 갖는 도전체와 적층 구조로 할 수 있다. 예를 들어 산소를 투과하기 어려운 도전체를 하층에 성막함으로써, 도전체(404)의 산화에 의한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는, 게이트 절연체로서의 기능을 갖는다.
또한, 도전체(416a1) 및 도전체(416a2)는, 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 또한, 도전체(416a1) 및 도전체(416a2)는, 산소를 투과하기 어려운 기능을 갖는 도전체와 적층 구조로 할 수 있다. 예를 들어 산소를 투과하기 어려운 도전체를 상층에 성막함으로써, 도전체(416a1) 및 도전체(416a2)의 산화에 의한 전기 저항값의 증가를 방지할 수 있다. 또한, 도전체의 전기 저항값의 측정은, 2 단자법 등을 사용하여 측정할 수 있다.
도전체(404)에 인가하는 전위에 의해, 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가하는 전위에 의해, 도전체(416a1)와 도전체(416a2)와의 사이의 도통·비도통을 제어할 수 있다.
도 1의 (B) 및 (C)에 도시한 바와 같이, 반도체(406b)의 상면은, 도전체(416a1) 및 도전체(416a2)와 접한다. 또한, 제1 게이트 전극으로서의 기능을 갖는 도전체(404)의 전계에 의해, 절연체(406a) 및 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 부른다. 그 때문에, 반도체(406b)의 전체에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인간에 대전류를 흘릴 수 있어, 도통시의 전류(온 전류)를 크게 할 수 있다. 또한, 절연체(406a) 및 반도체(406b)가 도전체(404)의 전계에 의해 둘러싸여 있으므로, 비도통시의 전류(오프 전류)를 작게 할 수 있다.
또한, 도전체(310a)는 제2 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(310a)는, 산소를 투과하기 어려운 기능을 갖는 도전막을 포함하는 다층막으로 할 수도 있다. 산소를 투과하기 어려운 기능을 갖는 도전막을 포함하는 다층막으로 함으로써, 도전체(310a)의 산화에 의한 도전율의 저하를 방지할 수 있다. 절연체(302), 전자 포획층(303) 및 절연체(402)는, 제2 게이트 절연막으로서의 기능을 갖는다. 도전체(310a)에 인가하는 전위에 의해, 본 트랜지스터의 역치 전압을 제어할 수 있다. 또한, 도전체(310a)에 인가하는 전위에 의해, 전자 포획층(303)에 전자를 주입시켜 본 트랜지스터의 역치 전압을 제어할 수 있다. 또한 제1 게이트 전극과 제2 게이트 전극을 전기적으로 접속함으로써, 도통시의 전류(온 전류)를 크게 할 수 있다. 또한, 제1 게이트 전극의 기능과, 제2 게이트 전극의 기능이 바뀌어도 상관없다.
도 6의 (A)에 제1 게이트 전극과 제2 게이트 전극을 전기적으로 접속한 일례를 나타낸다. 절연체(410)를 지나서 도전체(404)에 달하는 개구부에는, 도전체(440)가 매립되어 있고, 도전체(440)의 상면과 절연체(410) 위에 형성한 도전체(444)는, 전기적 접속되어 있다. 한편, 절연체(410), 절연체(408), 절연체(412), 절연체(406c), 절연체(402), 전자 포획층(303) 및 절연체(302)를 지나서 도전체(310c)에 달하는 개구부에는, 도전체(442)가 매립되어 있고, 도전체(442)의 상면과 도전체(444)는, 전기적으로 접속되어 있다. 즉, 제1 게이트 전극으로서의 기능을 갖는 도전체(404)는, 도전체(440), 도전체(444) 및 도전체(442)를 지나서, 제2 게이트 전극으로서의 기능을 갖는 도전체(310c)와는, 전기적으로 접속된다.
또한, 트랜지스터를, 수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정되게 할 수 있다. 예를 들어 절연체(408)로서, 수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체를 사용하면 된다. 수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다.
또한, 예를 들어 절연체(408)로서는, 산화알루미늄, 산화마그네슘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 또는 산화탄탈 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용하면 된다. 또한, 절연체(408)는, 산화알루미늄을 갖는 것이 바람직하다. 예를 들어, 절연체(408)는, 산소를 갖는 플라즈마를 사용해서 성막하면, 절연체(408)의 하지층이 되는 절연체(412)에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(412) 중에서 과잉 산소가 된다. 절연체(408)가 산화알루미늄을 가짐으로써, 반도체(406b)에 수소 등의 불순물이 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(408)가 산화알루미늄을 가짐으로써, 상술한 절연체(412)에 첨가한 과잉 산소의 외측 확산을 저감할 수 있다.
절연체(401)로서는, 산화알루미늄, 산화마그네슘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 또는 산화탄탈을 사용하면 된다. 또한, 절연체(401)는, 산화알루미늄 또는 질화 실리콘을 갖는 것이 바람직하다. 예를 들어, 절연체(401)가 산화알루미늄 또는 질화 실리콘을 가짐으로써, 반도체(406b)에 수소 등의 불순물이 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(401)가 산화알루미늄 또는 질화 실리콘을 가짐으로써, 산소의 외측 확산을 저감할 수 있다.
절연체(301)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 절연체(301)로서는, 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
전자 포획층(303)으로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체 또는 금속 산화막을, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 전자 포획층(303)으로서는, 질화 실리콘, 산화하프늄 또는 산화알루미늄을 갖는 것이 바람직하다.
절연체(302) 및 절연체(402)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 절연체(402)로서는, 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
또한, 절연체(410)는, 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(410)는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 불소를 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(410)는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 불소를 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘 또는 공공을 갖는 산화 실리콘과, 수지와의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정되기 때문에, 수지와 조합함으로써, 열적으로 안정되면서 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카르보네이트 또는 아크릴 등이 있다.
절연체(412)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 절연체(412)로서는, 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
또한, 절연체(412)는, 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(412)는, 산화갈륨, 산화하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다. 또는, 절연체(412)는, 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체와의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정되기 때문에, 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정되면서 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화알루미늄, 산화갈륨 또는 산화하프늄을 절연체(406c)측에 가짐으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이, 반도체(406b)에 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 산화 실리콘 또는 산화질화 실리콘을 절연체(406c)측에 가짐으로써, 산화알루미늄, 산화갈륨 또는 산화하프늄과, 산화 실리콘 또는 산화질화 실리콘과의 계면에 트랩 센터가 형성되는 경우가 있다. 해당 트랩 센터는, 전자를 포획함으로써 트랜지스터의 역치 전압을 플러스 방향으로 변동시킬 수 있는 경우가 있다.
도전체(416a1) 및 도전체(416a2)로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크롬, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 플라티나, 은, 인듐, 주석, 탄탈륨 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 합금막이나 화합물 막이어도 되고, 알루미늄을 포함하는 도전체, 구리 및 티타늄을 포함하는 도전체, 구리 및 망간을 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체 또는 티타늄 및 질소를 포함하는 도전체 등을 사용해도 된다.
도전체(310a), 도전체(310b), 도전체(310c), 도전체(404), 도전체(429), 도전체(430), 도전체(431), 도전체(432), 도전체(433), 도전체(434), 도전체(437), 도전체(438), 도전체(440), 도전체(442) 및 도전체(444)로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크롬, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈륨 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 합금막이나 화합물 막이어도 되고, 알루미늄을 포함하는 도전체, 구리 및 티타늄을 포함하는 도전체, 구리 및 망간을 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체 또는 티타늄 및 질소를 포함하는 도전체 등을 사용해도 된다.
도전체(429), 도전체(430), 도전체(431), 도전체(432), 도전체(433), 도전체(434), 도전체(437) 및 도전체(438)로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크롬, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈륨 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 합금막이나 화합물 막이어도 되고, 알루미늄을 포함하는 도전체, 구리 및 티타늄을 포함하는 도전체, 구리 및 망간을 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체 또는 티타늄 및 질소를 포함하는 도전체 등을 사용해도 된다.
반도체(406b)로서는, 산화물 반도체를 사용하는 것이 바람직하다. 단, 실리콘(변형 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨 또는 유기 반도체 등을 사용해도 상관없는 경우가 있다.
절연체(406a) 및 절연체(406c)로서는, 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 구성되는 산화물을 사용하는 것이 바람직하다. 단, 실리콘(변형 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨 또는 유기 반도체 등을 사용해도 상관없는 경우가 있다.
<트랜지스터 구조 2>
여기에서는, 도 1과 상이한 구성의 트랜지스터에 대해서, 도 2를 사용해서 설명한다. 도 2의 (A), (B) 및 (C)는, 본 발명의 일 형태에 관한 반도체 장치의 상면도 및 단면도이다. 도 2의 (A)는 상면도이다. 도 2의 (B)는, 도 2의 (A)에 나타내는 일점 쇄선 A1-A2에 대응하는 단면도이다. 도 2의 (C)는, 도 2의 (A)에 나타내는 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 2의 (A)의 상면도에서는, 도면의 명료화를 위해서 일부 요소를 생략해서 도시하고 있다.
도 2의 (A), (B) 및 (C)에 도시한 바와 같이, 제1 게이트 전극으로서의 기능을 갖는 도전체(404)와 소스 전극으로서의 기능하는 도전체(416a1) 또는 드레인 전극으로서의 기능을 갖는 (416a2)와, 서로 중첩되는 영역을 갖지 않은 점이, 도 1에 도시하는 트랜지스터의 구성과 상이한 점이다.
제1 게이트 전극으로서의 기능을 갖는 도전체(404)와, 소스 전극으로서의 기능하는 도전체(416a1) 또는 드레인 전극으로서의 기능을 갖는 (416a2)와, 서로 중첩되는 영역을 갖지 않음으로써, 게이트 전극으로서의 기능을 갖는 도전체(404)와, 소스 전극으로서의 기능을 갖는 도전체(416a1) 또는 드레인 전극으로서의 기능을 갖는 (416a2)의 양쪽 전극간의 기생 용량을 갖지 않으므로, 트랜지스터의 고속 동작에 바람직하다. 또한, 게이트 전극으로서의 기능을 갖는 도전체(404)와, 소스 전극으로서의 기능을 갖는 도전체(416a1) 또는 드레인 전극으로서의 기능을 갖는 (416a2)의 양쪽 전극간의 전류의 누설을 방지할 수 있다. 그 밖의 구성은 상술을 참작한다.
<트랜지스터 구조 3>
여기에서는, 도 2와 상이한 구성의 트랜지스터에 대해서, 도 3을 사용해서 설명한다. 도 3의 (A), (B) 및 (C)는, 본 발명의 일 형태에 관한 반도체 장치의 상면도 및 단면도이다. 도 3의 (A)는 상면도이다. 도 3의 (B)는, 도 3의 (A)에 나타내는 일점 쇄선 A1-A2에 대응하는 단면도이다. 도 3의 (C)는 도 3의 (A)에 나타내는 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 3의 (A)의 상면도에서는, 도면의 명료화를 위해서 일부 요소를 생략해서 도시하고 있다.
도 3의 (A), (B), (C)에 도시한 바와 같이, 소스 전극으로서의 기능을 갖는 도전체(416a1) 또는 드레인 전극으로서의 기능을 갖는 도전체(416a2)를 갖지 않고, 소스 영역으로서의 기능을 갖는 영역(407a1) 또는 드레인 영역으로서의 기능을 갖는 영역(407a2)을 갖고, 절연체(410), 절연체(408), 절연체(412), 영역(407a1) 및 반도체(406b)를 지나서 절연체(406a)에 달하는 개구부와, 절연체(410), 절연체(408), 절연체(412), 영역(407a2) 및 반도체(406b)를 지나서 절연체(406a)에 달하는 개구부를 갖는 점이, 도 2에 도시하는 트랜지스터의 구성과 상이한 점이다. 그 밖의 구성은 상술을 참작한다.
<트랜지스터 구조 4>
여기에서는, 도 1과 상이한 구성의 트랜지스터에 대해서, 도 4를 사용해서 설명한다. 도 4의 (A), (B) 및 (C)는, 본 발명의 일 형태에 관한 반도체 장치의 상면도 및 단면도이다. 도 4의 (A)는 상면도이다. 도 4의 (B)는 도 4의 (A)에 나타내는 일점 쇄선 A1-A2에 대응하는 단면도이다. 도 4의 (C)는 도 4의 (A)에 나타내는 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 4의 (A)의 상면도에서는, 도면의 명료화를 위해서 일부 요소를 생략해서 도시하고 있다.
도 4의 (B) 및 (C)에서, 본 트랜지스터는, 기판(400) 위의 절연체(401)와, 절연체(401) 위의 절연체(301)와, 절연체(301)가 개구부를 갖고 있고, 개구부 내에 도전체(310a) 및 도전체(310b)가 배치되고, 절연체(301) 위 및 도전체(310a) 및 도전체(310b) 위의 절연체(302)와, 절연체(302) 위의 전자 포획층(303)과, 전자 포획층(303) 위의 절연체(402)와, 절연체(402) 위의 절연체(406a)와, 절연체(406a) 위의 반도체(406b)와, 반도체(406b)의 상면과 접하는 영역을 갖는 도전체(416a1) 및 도전체(416a2)와, 도전체(416a1)의 상면 및 도전체(416a2)의 상면과 접하는 절연체(410)와, 반도체(406b)의 상면과 접하는 절연체(406c)와, 절연체(406c) 위의 절연체(412)와, 절연체(412) 및 절연체(406c)를 개재해서 반도체(406b) 위에 배치하는 도전체(404)와, 절연체(410) 위, 도전체(404) 위, 절연체(412) 위 및 도전체(404) 위의 절연체(418)와, 절연체(418) 위의 절연체(408)와, 절연체(408) 위의 절연체(428)와, 절연체(428), 절연체(408), 절연체(418), 절연체(410), 절연체(402), 전자 포획층(303) 및 절연체(302)를 지나서 도전체(310b)에 달하는 제1 개구부와, 절연체(428), 절연체(408), 절연체(418) 및 절연체(410)를 지나서 도전체(416a1)에 달하는 제2 개구부와, 절연체(428), 절연체(408), 절연체(418) 및 절연체(410)를 지나서 도전체(416a2)에 달하는 제3 개구부와, 절연체(428), 절연체(408) 및 절연체(418)를 지나서 도전체(404)에 달하는 제4 개구부와, 제1 개구부, 제2 개구부, 제3 개구부, 제4 개구부에 매립된 도전체(433), 도전체(431), 도전체(429) 및 도전체(437)와, 절연체(428) 위의 도전체(433)와 접하는 영역을 갖는 도전체(434)와, 절연체(428) 위의 도전체(431)와 접하는 영역을 갖는 도전체(432)와, 절연체(428) 위의 도전체(429)와 접하는 영역을 갖는 도전체(430)와, 절연체(428) 위의 도전체(437)와 접하는 영역을 갖는 도전체(438)를 갖는다.
본 발명의 실시 형태에 따른 개구부의 단면 형상에 대해서, 도 5의 (D), (E) 및 (F)를 사용해서 설명한다. 도 5의 (D), (E) 및 (F)는, 도 4에 도시하는 트랜지스터의 개구부를 잘라내어 확대한 단면도이다. 도 5의 (D)는 제1 개구부의 확대도를 나타내고, 도 5의 (E)는 제2 개구부의 확대도를 나타내고, 도 5의 (F)는 제4 개구부의 확대도를 나타낸다. 또한, 절연체(410)의 막 두께 방향은 편의상, 얇게 표시해서 기재하고 있다.
도 4의 (B) 및 (C)에 나타내는 개구부의 단면 형상은 직선으로 되어 있지만, 도 5의 (D), (E) 및 (F)에 도시하는 바와 같이 개구부는, 개구 직경이 그 위아래, 그 위 또는 그 아래에 위치하는 층보다도 넓어진 부분, 좁아진 부분 또는 잘록한 부분을 갖는 형상이어도 된다. 도 5의 (D)에 나타내는 제1 개구부에서는, 절연체(428), 절연체(418), 절연체(410), 절연체(402) 및 절연체(302)의 개구 직경이 그 위아래, 그 위 또는 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408) 및 전자 포획층(303)의 개구 직경이 그 위아래에 위치하는 층보다도 좁게 되어 있다. 또는 절연체(408) 및 전자 포획층(303)의 개구가 잘록하게 되어 있다. 도 5의 (E)에 나타내는 제2 개구부에서는, 절연체(428), 절연체(418) 및 절연체(410)의 개구 직경이 그 위아래, 그 위 또는 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408)의 개구 직경이 그 위아래에 위치하는 층보다도 좁게 되어 있다. 또는 절연체(408)의 개구가 잘록하게 되어 있다. 도 5의 (F)에 나타내는 제4 개구부에서는, 절연체(428) 및 절연체(418)의 개구 직경이 그 위 또는 그 아래에 위치하는 층보다도 확대되어 있다. 바꾸어 말하면, 절연체(408)의 개구 직경이 그 위아래에 위치하는 층보다도 좁게 되어 있다. 또는, 절연체(408)의 개구가 잘록하게 되어 있다. 이것은, 절연체(408) 및 전자 포획층(303)의 에칭 레이트와 비교하여, 절연체(428), 절연체(418), 절연체(410), 절연체(402) 및 절연체(302)의 에칭 레이트가 큰 경우에 이러한 형상으로 되는 경우가 있다.
또한, 도 5의 (E)의 개구부의 저부가 도전체(416a1)의 상면의 일부가 움푹 들어가 있는데, 이것은, 제1 개구부가 형성되는 시간과 제2 개구부가 형성되는 시간이 각각 상이함으로써, 제2 개구부를 형성하고 나서, 제1 개구부의 형성까지의 시간, 도전체(416a1)가 오버 에칭되어, 도전체(416a1)의 일부가 에칭되기 때문이다. 마찬가지로, 도 5의 (F)의 개구부의 저부가 도전체(404)의 상면의 일부가 움푹 들어가 있는데, 이것은 제1 개구부가 형성되는 시간과 제4 개구부가 형성되는 시간이 각각 상이함으로써, 제4 개구부를 형성하고 나서, 제1 개구부의 형성까지의 시간, 도전체(404)가 오버 에칭되어서, 도전체(404)의 일부가 에칭되기 때문이다. 또한, 도 5의 (D), (E) 및 (F)에서는, 개구부의 개구 직경이 그 위아래에 위치하는 층보다도 넓어진 부분이나 도전막 오목부의 일례를 나타내고 있지만, 확대되어 있는 부분이나 도전막에의 오목부 등의 크기는 이것에 제한되지 않는다.
또한, 반도체(406b)는, 반도체(406b)의 상면과 도전체(416a1) 및 도전체(416a2)와 접하는 영역(407)을 갖는다.
본 트랜지스터에 있어서, 도전체(404)는, 제1 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(404)는, 산소를 투과하기 어려운 기능을 갖는 도전체와 적층 구조로 할 수 있다. 예를 들어 산소를 투과하기 어려운 도전체를 하층에 성막함으로써, 도전체(404)의 산화에 의한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는, 게이트 절연체로서의 기능을 갖는다.
또한, 도전체(416a1) 및 도전체(416a2)는, 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 또한, 도전체(416a1) 및 도전체(416a2)는, 산소를 투과하기 어려운 기능을 갖는 도전체와 적층 구조로 할 수 있다. 예를 들어 산소를 투과하기 어려운 도전체를 상층에 성막함으로써, 도전체(416a1) 및 도전체(416a2)의 산화에 의한 전기 저항값의 증가를 방지할 수 있다.
도전체(404)에 인가하는 전위에 의해, 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가하는 전위에 의해, 도전체(416a1)와 도전체(416a2)와의 사이의 도통·비도통을 제어할 수 있다.
본 트랜지스터는, 게이트 전극으로서 기능하는 영역이, 절연체(410) 등에 의해 형성되는 개구부를 매립하도록 자기 정합(self align)적으로 형성되므로, TGSA s-channel FET(Trench Gate Self Align s-channel FET)라 칭할 수도 있다.
도 4의 (B)에서, 게이트 전극으로서의 기능을 갖는 도전체(404)의 저면이, 절연체(412) 및 절연체(406c)를 개재하여, 반도체(406b)의 상면과 평행하게 면하는 영역의 길이를 게이트선 폭이라 정의한다. 해당 게이트선 폭은, 절연체(410)의 반도체(406b)에 달하는 개구부보다도 작게 할 수 있다. 즉, 게이트선 폭을 최소 가공 치수보다도 작게 할 수 있다. 구체적으로는, 게이트선 폭을, 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
또한, 게이트 전극으로부터의 전계가 다른 도전체에 의해 차단되면, 트랜지스터의 스위칭 특성이 악화되는 경우가 있다. 본 트랜지스터는, 절연체(406c) 및 절연체(412)의 막 두께에 따라 도전체(404)와, 도전체(416a1) 및 도전체(416a2)와의 위치 관계가 변화한다. 즉, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a1) 및 도전체(416a2)의 막 두께와 게이트 절연막으로서의 기능을 갖는 절연체(412)의 막 두께의 관계는, 본 트랜지스터의 전기 특성에 영향을 미치는 것을 알 수 있다.
도 4의 (B)에서 도전체(416a1)와, 도전체(416a2)의 사이의 영역에서의 절연체(412)의 두께가 도전체(416a1)의 두께 또는 도전체(416a2)의 두께 이하로 함으로써, 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 걸리므로, 트랜지스터의 동작이 양호해져 바람직하다. 도전체(416a1)와, 도전체(416a2)의 사이의 영역에서의 절연체(412)의 두께는, 30nm 이하, 바람직하게는 10nm 이하로 한다.
또한, 본 트랜지스터의 구성은, 도전체(416a1)의 두께 또는 도전체(416a2)의 두께를 작은 값으로 하는 것이 가능하다. 도전체(416a1)의 단부는, 절연체(406c) 및 절연체(412)를 개재하여, 도전체(404)와 대향하는 영역을 갖는다. 또는, 도전체(416a2)의 단부는, 절연체(406c) 및 절연체(412)를 개재하여, 도전체(404)와 대향하는 영역을 갖는데, 이들 영역의 면적은 보다 작게 억제된다. 따라서, 본 트랜지스터는, 이들 영역의 기생 용량은 작게 억제되어 있는 구성으로 되어 있다.
또한, 도전체(310a)는, 제2 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(310a)는, 산소를 투과하기 어려운 기능을 갖는 도전막을 포함하는 다층막으로 할 수도 있다. 산소를 투과하기 어려운 기능을 갖는 도전막을 포함하는 다층막으로 함으로써, 도전체(310a)의 산화에 의한 도전율의 저하를 방지할 수 있다. 절연체(302), 전자 포획층(303) 및 절연체(402)는, 제2 게이트 절연막으로서의 기능을 갖는다. 도전체(310a)에 인가하는 전위에 의해, 본 트랜지스터의 역치 전압을 제어할 수 있다. 또한, 도전체(310a)에 인가하는 전위에 의해, 전자 포획층(303)에 전자를 주입시켜 본 트랜지스터의 역치 전압을 제어할 수 있다. 또한 제1 게이트 전극과 제2 게이트 전극을 전기적으로 접속함으로써, 도통 시의 전류(온 전류)를 크게 할 수 있다. 또한, 제1 게이트 전극의 기능과, 제2 게이트 전극의 기능이 바뀌어도 상관없다.
도 6의 (B)에 제1 게이트 전극과 제2 게이트 전극을 전기적으로 접속한 일례를 나타낸다. 절연체(428), 절연체(408) 및 절연체(418)를 지나서 도전체(404)에 달하는 개구부에는, 도전체(440)가 매립되어 있고, 도전체(440)의 상면과 절연체(428) 위에 형성한 도전체(444)는, 전기적으로 접속되어 있다. 한편, 절연체(428), 절연체(408), 절연체(418), 절연체(410), 절연체(402), 전자 포획층(303) 및 절연체(302)를 지나서 도전체(310c)에 달하는 개구부에는, 도전체(442)가 매립되어 있고, 도전체(442)의 상면과 도전체(444)는, 전기적으로 접속되어 있다. 즉, 제1 게이트 전극으로서의 기능을 갖는 도전체(404)는, 도전체(440), 도전체(444) 및 도전체(442)를 지나서, 제2 게이트 전극으로서의 기능을 갖는 도전체(310c)와는, 전기적으로 접속된다.
절연체(418) 및 절연체(428)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 절연체(301)로서는, 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다. 그 밖의 구성은 상술을 참작한다.
또한, 본 실시 형태에서, 본 발명의 일 형태에 대해 설명하였다. 또는, 다른 실시 형태에서, 본 발명의 일 형태에 대해 설명한다. 단, 본 발명의 일 형태는, 이들에 한정되지 않는다. 즉, 본 실시 형태 및 다른 실시 형태에서는, 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는, 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역이, 산화물 반도체를 갖는 경우의 예, 또는, 트랜지스터가 산화물 반도체를 갖는 경우의 예 등을 나타냈지만, 본 발명의 일 형태는, 이것에 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터는, 다양한 반도체를 갖고 있어도 된다. 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터는, 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨 또는, 유기 반도체 등 중 적어도 1개를 갖고 있어도 된다. 또는 예를 들어, 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터는, 산화물 반도체를 갖고 있지 않아도 된다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 2)
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대해서 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 의사 비정질 산화물 반도체(a-like OS:amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 별도의 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
역의 견해로 보면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라 칭할 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라 칭할 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고, 불안정한 구조이다. 그 때문에, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 대해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대해서 설명한다. 도 7의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 칭한다. Cs 보정 고분해능 TEM상의 취득은, 예를 들어 니혼덴시 가부시끼가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 7의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 7의 (B)에 나타내었다. 도 7의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 7의 (B)에 도시한 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 7의 (C)는, 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 7의 (B) 및 도 7의 (C)로부터, 펠릿 하나의 크기는 1nm 이상의 것이나, 3nm 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의해 발생하는 간극의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라 칭할 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 중첩된 것 같은 구조가 된다(도 7의 (D) 참조). 도 7의 (C)에서 관찰된 펠릿과 펠릿의 사이에서 기울기가 발생하고 있는 개소는, 도 7의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 8의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 8의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 8의 (B), 도 8의 (C) 및 도 8의 (D)에 나타내었다. 도 8의 (B), 도 8의 (C) 및 도 8의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각형 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 서로 다른 펠릿간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
이어서, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 9의 (A)에 도시하는 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (009)면에 귀속되므로, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 9의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이에 반해, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방에 고정해서 φ 스캔한 경우, 도 9의 (C)에 도시하는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 10의 (A)에 도시한 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 10의 (B)에 나타내었다. 도 10의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않음을 알 수 있다. 또한, 도 10의 (B)에서의 제1 링은, InGaZnO4의 결정 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 10의 (B)에서의 제2 링은 (110)면 등에 기인한다고 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 역의 견해로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동하는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더욱 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라 칭한다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정한 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
이어서, nc-OS에 대해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라 칭하는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에서의 펠릿과 기원을 같이할 가능성이 있다. 그 때문에, 이하에서는 nc-OS의 결정부를 펠릿이라 칭하는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는, 서로 다른 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS에 대하여 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여 펠릿보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는, a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, nc-OS는, 서로 다른 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, nc-OS는, CAAC-OS와 비교해서 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체와의 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교해서 불안정한 구조인 것을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라 표기함), nc-OS(시료 B라 표기함) 및 CAAC-OS(시료 C라 표기함)를 준비한다. 어느 시료든 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는, 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부라 간주할지의 판정은, 이하와 같이 행하면 된다. 예를 들어, InGaZnO4의 결정 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층 상으로 중첩된 구조를 갖는 것으로 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해져 있다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부라 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 11은, 각 시료의 결정부(22군데 내지 45군데)의 평균의 크기를 조사한 예이다. 단, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 11로부터, a-like OS는, 전자의 누적 조사량에 따라서 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 11 중에 (1)로 나타내는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기이었던 결정부(초기 핵이라고도 함)가, 누적 조사량이 4.2×108e-/nm2에서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 11 중의 (2) 및 (3)에서 나타내는 바와 같이, 전자의 누적 조사량에 의하지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교해서 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정의 밀도의 78.6％ 이상 92.3％ 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정의 밀도의 92.3％ 이상 100％ 미만이 된다. 단결정의 밀도의 78％ 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여, 가중 평균을 사용해서 어림잡으면 된다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합해서 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 다층막이어도 된다.
절연체(406a), 반도체(406b), 절연체(406c) 등에 적용 가능한 산화물에 대해서 설명한다.
반도체(406b)는, 예를 들어 인듐을 포함하는 산화물 반도체이다. 반도체(406b)는, 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(406b)는 원소 M을 포함하면 바람직하다. 원소 M은, 바람직하게는 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈륨, 텅스텐 등이 있다. 단, 원소 M으로서, 상술한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는, 원소 M은, 예를 들어 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(406b)는 아연을 포함하면 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
단, 반도체(406b)는, 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(406b)는, 예를 들어 아연 주석 산화물, 갈륨 주석 산화물, 산화갈륨 등의, 인듐을 포함하지 않고, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이어도 상관없다.
반도체(406b)는, 예를 들어 에너지 갭이 큰 산화물을 사용한다. 반도체(406b)의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들어, 절연체(406a) 및 절연체(406c)는, 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 구성되는 산화물이다. 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 절연체(406a) 및 절연체(406c)가 구성되기 때문에, 절연체(406a)와 반도체(406b)와의 계면 및 반도체(406b)와 절연체(406c)와의 계면에 있어서, 계면 준위가 형성되기 어렵다.
절연체(406a), 반도체(406b) 및 절연체(406c)가 인듐을 포함하는 경우에 대해서 설명한다. 또한, 절연체(406a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％로 했을 때, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％보다 높고, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％보다 높게 한다. 또한, 반도체(406b)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％로 했을 때, 바람직하게는 In이 25atomic％보다 높고, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％보다 높고, M이 66atomic％ 미만으로 한다. 또한, 절연체(406c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％로 했을 때, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％보다 높고, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％보다 높게 한다. 또한, 절연체(406c)는 절연체(406a)와 동종의 산화물을 사용해도 상관없다.
반도체(406b)는, 절연체(406a) 및 절연체(406c)보다도 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체(406b)로서, 절연체(406a) 및 절연체(406c)보다도 전자 친화력의 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도대 하단의 에너지와의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 갖는다. 그 때문에, 절연체(406c)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더욱 바람직하게는 90％ 이상으로 한다. 단, 절연체(406a) 또는/및 절연체(406c)가 산화갈륨이어도 상관없다. 예를 들어, 절연체(406c)로서, 산화갈륨을 사용하면, 도전체(416a1) 또는 도전체(416a2)와 도전체(404)와의 사이에 발생하는 누설 전류를 저감할 수 있다. 즉, 트랜지스터의 오프 전류를 작게 할 수 있다.
이때, 게이트 전압을 인가하면, 절연체(406a), 반도체(406b), 절연체(406c) 중, 전자 친화력이 큰 반도체(406b)에 채널이 형성된다.
여기서, 절연체(406a)와 반도체(406b)와의 사이에는, 절연체(406a)와 반도체(406b)와의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(406b)와 절연체(406c)와의 사이에는, 반도체(406b)와 절연체(406c)와의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 그 때문에, 절연체(406a), 반도체(406b) 및 절연체(406c)의 적층체는, 각각의 계면 근방에서, 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 도가 된다.
이때, 전자는, 절연체(406a) 중 및 절연체(406c) 속이 아니라, 반도체(406b) 속에서 주로 이동한다. 따라서, 절연체(406a) 및 반도체(406b)의 계면에서의 계면 준위 밀도, 반도체(406b)와 절연체(406c)와의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체(406b) 중으로 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(406b)의 전체에 채널이 형성된다. 따라서, 반도체(406b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(406b)가 두꺼울수록, 트랜지스터의 온 전류를 높게 할 수 있다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상, 보다 바람직하게는 100nm 이상의 두께 영역을 갖는 반도체(406b)로 하면 된다. 단, 트랜지스터를 갖는 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 300nm 이하, 바람직하게는 200nm 이하, 더욱 바람직하게는 150nm 이하의 두께 영역을 갖는 반도체(406b)로 하면 된다. 또한, 채널 형성 영역이 축소되어 가면, 반도체(406b)가 얇은 것이 트랜지스터의 전기 특성이 더 향상되는 경우도 있다. 따라서, 반도체(406b)의 두께가 10nm 미만이어도 된다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 절연체(406c)의 두께는 작을수록 바람직하다. 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더욱 바람직하게는 3nm 이하의 영역을 갖는 절연체(406c)로 하면 된다. 한편, 절연체(406c)는 채널이 형성되는 반도체(406b)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 인입되지 않도록 막는 기능을 갖는다. 그 때문에, 절연체(406c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더욱 바람직하게는 2nm 이상의 두께 영역을 갖는 절연체(406c)로 하면 된다. 또한, 절연체(406c)는, 절연체(402) 등으로부터 방출되는 산소의 외측 확산을 억제하기 위해서, 산소를 막는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 절연체(406a)는 두껍고, 절연체(406c)는 얇은 것이 바람직하다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상의 두께 영역을 갖는 절연체(406a)로 하면 된다. 절연체(406a)의 두께를 두껍게 함으로써, 인접하는 절연체와 절연체(406a)와의 계면에서부터 채널이 형성되는 반도체(406b)까지의 거리를 이격시킬 수 있다. 단, 트랜지스터를 갖는 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께 영역을 갖는 절연체(406a)로 하면 된다.
예를 들어, 산화물 반도체 중의 실리콘은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 반도체(406b)의 실리콘 농도는 낮을수록 바람직하다. 예를 들어, 반도체(406b)와 절연체(406a)와의 사이에, 예를 들어 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 갖는다. 또한, 반도체(406b)와 절연체(406c)와의 사이에, SIMS에 있어서, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 갖는다.
또한, 반도체(406b)의 수소 농도를 저감하기 위해서, 절연체(406a) 및 절연체(406c)의 수소 농도를 저감하면 바람직하다. 절연체(406a) 및 절연체(406c)는, SIMS에 있어서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하의 수소 농도가 되는 영역을 갖는다. 또한, 반도체(406b)의 질소 농도를 저감하기 위해서, 절연체(406a) 및 절연체(406c)의 질소 농도를 저감하면 바람직하다. 절연체(406a) 및 절연체(406c)는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하의 질소 농도가 되는 영역을 갖는다.
또한, 산화물 반도체에 구리가 혼입되면, 전자 트랩을 생성하는 경우가 있다. 전자 트랩은, 트랜지스터의 역치 전압을 플러스 방향으로 변동시키는 경우가 있다. 따라서, 반도체(406b)의 표면 또는 내부에서의 구리 농도는 낮을수록 바람직하다. 예를 들어, 반도체(406b)는, 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하 또는 1×1018atoms/cm3 이하가 되는 영역을 가지면 바람직하다.
상술한 3층 구조는 일례이다. 예를 들어, 절연체(406a) 또는 절연체(406c)가 없는 2층 구조로 해도 상관없다. 또는, 절연체(406a)의 위 또는 아래 또는 절연체(406c)의 위 또는 아래에, 절연체(406a), 반도체(406b) 및 절연체(406c)로서 예시한 절연체 또는 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 절연체(406a)의 위, 절연체(406a)의 아래, 절연체(406c)의 위, 절연체(406c)의 아래 중 어느 2개소 이상에, 절연체(406a), 반도체(406b) 및 절연체(406c)로서 예시한 절연체 또는 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
기판(400)으로서는, 예를 들어 절연체 기판, 반도체 기판 또는 도전체 기판을 사용하면 된다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 게르마늄 등의 단체 반도체 기판, 또는 탄화 실리콘, 실리콘 게르마늄, 비소화갈륨, 인화인듐, 산화아연, 산화갈륨을 포함하는 화합물 반도체 기판 등이 있다. 나아가, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 나아가, 절연체 기판에 도전체 또는 반도체가 설치된 기판, 반도체 기판에 도전체 또는 절연체가 설치된 기판, 도전체 기판에 반도체 또는 절연체가 설치된 기판 등이 있다. 또는, 이들 기판에 소자가 설치된 것을 사용해도 된다. 기판에 설치되는 소자로서는, 용량 소자, 저항 소자, 스위치 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(400)으로서, 가요성 기판을 사용해도 된다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(400)에 옮겨 배치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터와의 사이에 박리층을 형성하면 된다. 또한, 기판(400)으로서, 섬유를 짠 시트, 필름 또는 박 등을 사용해도 된다. 또한, 기판(400)이 신축성을 가져도 된다. 또한, 기판(400)은 절곡이나 인장을 중지했을 때, 원래의 형상으로 복귀되는 성질을 가져도 된다. 또는, 원래의 형상으로 복귀되지 않는 성질을 가져도 된다. 기판(400)은, 예를 들어 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더욱 바람직하게는 15㎛ 이상 300㎛ 이하의 두께가 되는 영역을 갖는다. 기판(400)을 얇게 하면, 트랜지스터를 갖는 반도체 장치를 경량화할 수 있다. 또한, 기판(400)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 절곡이나 인장을 중지했을 때, 원래의 형상으로 복귀되는 성질을 갖는 경우가 있다. 그 때문에, 낙하 등에 의해 기판(400) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)으로서는, 예를 들어 금속, 합금, 수지 또는 유리 또는 그러한 섬유 등을 사용할 수 있다. 가요성 기판인 기판(400)은, 선팽창률이 낮을수록 환경에 의한 변형이 억제되어서 바람직하다. 가요성 기판인 기판(400)으로서는, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하 또는 1×10-5/K 이하인 재질을 사용하면 된다. 수지로서는, 예를 들어 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카르보네이트, 아크릴 등이 있다. 특히, 아라미드는, 선팽창률이 낮기 때문에, 가요성 기판인 기판(400)으로서 적합하다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 3)
<트랜지스터의 제작 방법 1>
이하에서는, 본 발명에 따른 도 1의 트랜지스터의 제작 방법을 도 12 내지 도 28을 사용해서 설명한다.
먼저, 기판(400)을 준비한다.
이어서, 절연체(401)를 성막한다. 절연체(401)의 성막은, 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 애피택시(MBE: Molecular Beam Epitaxy)법 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용해서 행할 수 있다.
또한, CVD법은, 플라즈마를 이용하는 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 의해 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라즈마 CVD법은, 비교적 저온에서 고품질의 막이 얻어진다. 또한, 열 CVD법은, 플라즈마를 사용하지 않기 때문에, 피처리물에의 플라즈마 대미지를 작게 하는 것이 가능한 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은, 플라즈마로부터 전하를 수취함으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의해, 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라즈마를 사용하지 않는 열 CVD법의 경우, 이러한 플라즈마 대미지가 발생하지 않기 때문에, 반도체 장치의 수율을 높게 할 수 있다. 또한, 열 CVD법에서는, 성막 중의 플라즈마 대미지가 발생하지 않기 때문에, 결함이 적은 막이 얻어진다.
또한, ALD법도, 피처리물에의 플라즈마 대미지를 작게 하는 것이 가능한 성막 방법이다. 또한, ALD법도, 성막 중의 플라즈마 대미지가 발생하지 않기 때문에, 결함이 적은 막이 얻어진다.
CVD법 및 ALD법은, 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의해 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은, 우수한 단차 피복성과, 우수한 두께의 균일성을 갖기 때문에, 애스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 단, ALD법은, 비교적 성막 속도가 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합해서 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은, 원료 가스의 유량비에 의해, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는, 원료 가스의 유량비에 의해, 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는, 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용해서 성막하는 경우에 비해, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
다음으로 절연체(401) 위에 절연체(301)를 성막한다. 절연체(301)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다.
이어서, 절연체(301)에 절연체(401)에 달하는 홈을 형성한다. 홈이란, 예를 들어 구멍이나 개구부 등도 포함된다. 홈의 형성은 습식 에칭을 사용해도 되지만, 건식 에칭을 사용하는 것이 미세 가공에는 더 바람직하다. 또한, 절연체(401)는, 절연체(301)을 에칭해서 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(301)에 산화 실리콘막을 사용한 경우에는, 절연체(401)는, 질화 실리콘막, 산화알루미늄막, 산화하프늄막을 사용하면 된다.
홈의 형성 후에, 도전체(310a) 또는 도전체(310b)가 되는 도전체를 성막한다. 도전체(310a) 또는 도전체(310b)가 되는 도전체는, 산소를 투과하기 어려운 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화탄탈륨, 질화텅스텐, 질화티타늄 등을 사용할 수 있다. 또는 탄탈륨, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 몰리브덴 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(310a) 또는 도전체(310b)가 되는 도전체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다.
이어서, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)를 행함으로써, 절연체(301) 위의 도전체(310a) 또는 도전체(310b)가 되는 도전체를 제거한다. 그 결과, 홈부에만, 도전체(310a) 및 도전체(310b)가 잔존함으로써 상면이 평탄한 배선층을 형성할 수 있다.
이어서, 절연체(301) 위, 도전체(310a) 및 도전체(310b) 위에 절연체(302)를 성막한다. 절연체(302)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 절연체(302) 위에 전자 포획층(303)을 성막한다. 전자 포획층(303)은 바람직하게는, 산소나 수소와 같은 불순물을 투과하기 어려운 기능을 갖는 것이 바람직하다. 예를 들어, 질화 실리콘막, 산화알루미늄막, 산화하프늄막을 사용하면 된다. 전자 포획층(303)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다.
이어서, 전자 포획층(303) 위에 절연체(402)를 성막한다. 절연체(402)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 이어서, 절연체(402)에 산소를 첨가하는 처리를 행해도 상관없다. 산소를 첨가하는 처리로서는, 예를 들어 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연체(402)에 첨가된 산소는, 과잉 산소가 된다.
이어서, 절연체(402) 위에 절연체(406a_1)를 성막한다. 절연체(406a_1)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다.
이어서, 절연체(406a_1)에 산소를 첨가하는 처리를 행해도 상관없다. 산소를 첨가하는 처리로서는, 예를 들어 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연체(406a_1)에 첨가된 산소는, 과잉 산소가 된다. 절연체(406a_1)에 대응하는 층에 산소를 첨가하는 처리를 행하면 바람직하다. 다음으로 절연체(406a_1) 위에 반도체(406b_1)를 성막한다.
이어서, 제1 가열 처리를 행하면 바람직하다. 제1 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더욱 바람직하게는 520℃ 이상 570℃ 이하에서 행하면 된다. 제1 가열 처리는, 불활성 가스 분위기 또는 산화성 가스를 10ppm 이상, 1％ 이상 또는 10％ 이상 포함하는 분위기에서 행한다. 제1 가열 처리는 감압 상태에서 행해도 된다. 또는, 제1 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상, 1％ 이상 또는 10％ 이상 포함하는 분위기에서 가열 처리를 행해도 된다. 제1 가열 처리에 의해, 반도체(406b_1)의 결정성을 높이는 것이나, 수소나 물 등의 불순물을 제거하는 것 등을 할 수 있다. 또는, 제1 가열 처리에 있어서, 감압 상태에서 산소를 포함하는 플라즈마 처리를 행해도 된다. 산소를 포함하는 플라즈마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라즈마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는, 기판측에 RF(Radio Frequency)를 인가하는 전원을 가져도 된다. 고밀도 플라즈마를 사용하는 것보다 고밀도의 산소 라디칼을 생성할 수 있고, 기판측에 RF를 인가함으로써 고밀도 플라즈마에 의해 생성된 산소 라디칼을 효율적으로 반도체(406b_1) 내로 유도할 수 있다. 또는, 이 장치를 사용해서 불활성 가스를 포함하는 플라즈마 처리를 행한 후에 탈리된 산소를 보충하기 위해서 산소를 포함하는 플라즈마 처리를 행해도 된다.
이어서, 반도체(406b_1) 위에 도전체(414)를 성막한다. 도전체(414)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다(도 12의 (A), (B) 및 (C) 참조).
이어서, 도전체(414)를 리소그래피법 등에 의해 가공하여, 도전체(415)를 형성한다(도 13의 (A), (B) 및 (C) 참조).
이어서, 절연체(406a_1), 반도체(406b_1) 및 도전체(415)를 리소그래피법 등에 의해 가공하여, 절연체(406a), 반도체(406b), 도전체(416a1) 및 도전체(416a2)를 갖는 다층막을 형성한다. 여기서, 도전체의 성막 시에, 반도체(406b)가 되는 반도체의 상면에 대미지를 부여함으로써 영역(407)이 형성된다. 영역(407)은, 반도체(406b)가 저저항화된 영역을 가지므로, 도전체(415)와 반도체(406b)간의 콘택트 저항이 저저항화된다. 또한, 다층막을 형성할 때, 절연체(402)도 에칭되어, 일부의 영역이 얇아지는 경우가 있다. 즉, 절연체(402)는, 다층막과 접하는 영역에 볼록부를 갖는 형상으로 되는 경우가 있다(도 14의 (A), (B) 및 (C) 참조).
또한, 리소그래피법에서는, 먼저, 마스크를 통해서 레지스트를 노광한다. 이어서, 노광된 영역을, 현상액을 사용해서 제거 또는 잔존시켜서 레지스트 마스크를 형성한다. 이어서, 당해 레지스트 마스크를 통해서 에칭 처리함으로써, 도전체, 반도체 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 된다. 또한, 기판과 투영 렌즈와의 사이에 액체(예를 들어, 물)를 채워서 노광하는 액침 기술을 사용해도 된다. 또한, 상술한 광 대신에, 전자 빔이나 이온빔을 사용해도 된다. 또한, 전자 빔이나 이온빔을 사용하는 경우에는, 마스크는 불필요하게 된다. 또한, 레지스트 마스크의 제거에는, 애싱 등의 건식 에칭 처리를 행하거나, 또는 습식 에칭 처리를 행하거나, 또는 건식 에칭 처리 후에 습식 에칭 처리를 행하거나, 또는 습식 에칭 처리 후에 건식 에칭 처리를 행할 수 있다.
건식 에칭 장치로서는, 평행 평판형 전극을 갖는 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라즈마 에칭 장치는, 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 된다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 된다. 또는 평행 평판형 전극 각각에 동일한 주파수의 고주파 전원을 인가하는 구성이어도 된다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 된다. 또는 고밀도 플라즈마원을 갖는 건식 에칭 장치를 사용할 수 있다. 고밀도 플라즈마원을 갖는 건식 에칭 장치는, 예를 들어 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
이어서, 절연체(406c)를 성막한다. 절연체(406c)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 이어서, 절연체(406c) 위에 절연체(412)를 성막한다. 절연체(412)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다.
도전체(404)가 되는 도전체를 성막한다. 도전체(404)가 되는 도전체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 이어서, 도전체(404)가 되는 도전체를 리소그래피법 등에 의해 가공하여, 도전체(404)를 형성한다(도 15의 (A), (B) 및 (C) 참조).
이어서, 절연체(408)를 성막한다. 절연체(408)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 바람직하게는, 절연체(408)로서, 산소를 갖는 플라즈마를 사용해서 산화알루미늄을 성막함으로써, 해당 플라즈마 중의 산소를 과잉 산소로 해서, 절연체(412)의 상면에 첨가할 수 있다.
이어서, 절연체(408) 위에 절연체(410)를 성막한다. 절연체(410)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 또는, 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법 또는 커튼 코터법 등을 사용해서 행할 수 있다.
절연체(410)는, 상면이 평탄성을 갖도록 형성해도 된다. 예를 들어, 절연체(410)는, 성막 직후에 상면이 평탄성을 갖고 있어도 된다. 또는, 예를 들어 절연체(410)는, 성막 후에 기판 이면 등의 기준면과 평행해지도록 절연체 등을 상면으로부터 제거해 감으로써 평탄성을 가져도 된다. 이러한 처리를, 평탄화 처리라고 칭한다. 평탄화 처리로서는, CMP 처리, 건식 에칭 처리 등이 있다. 단, 절연체(410)의 상면이 평탄성을 갖지 않아도 상관없다(도 16의 (A), (B) 및 (C) 참조).
여기서부터는, 본 발명에 따른 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부의 제작 방법에 대해서 상세를 설명한다.
먼저, 절연체(410) 위에 도전체(417a)를 성막한다. 도전체(417a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 이어서, 도전체(417a) 위에 절연체(419a)를 성막한다. 절연체(419a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다(도 17의 (A), (B) 및 (C) 참조).
이어서, 절연체(419a) 위에 리소그래피법 등에 의해 레지스트 마스크(420)를 형성한다. 도시하지 않지만 절연체(419a) 위에 유기 도포막을 형성해서 해당 유기 도포막 위에 리소그래피법 등에 의해 레지스트 마스크(420)를 형성해도 된다. 유기 도포막을 절연체(419a)와 레지스트 마스크(420)의 사이에 형성함으로써, 절연체(419a)와 레지스트 마스크(420)와의 밀착성이, 유기 도포막을 개재해서 향상되는 경우가 있다(도 18의 (A), (B) 및 (C) 참조).
이어서, 해당 레지스트 마스크를 마스크로 해서, 절연체(419a)를 건식 에칭법에 의해, 도전체(417a)의 상면에 도달할 때까지 제1 가공을 행하여 절연체(419)를 형성한다. 유기 도포막을 절연체(419a) 위에 형성하는 경우에는, 제1 가공 전에, 건식 에칭법 등에 의해 해당 유기 도포막의 가공을 행하면 된다. 유기 도포막의 가공에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스 또는 CHF3 가스 등을 사용할 수 있다.
제1 가공에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스 또는 CHF3 가스 등을 단독 또는 2 이상의 가스를 혼합해서 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 유기 도포막의 가공 및 절연체(419)의 가공에 사용하는 건식 에칭 장치는, 상술한 건식 에칭 장치를 사용할 수 있지만, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 건식 에칭 장치의 사용이 바람직하다(도 19의 (A), (B) 및 (C) 참조).
이어서, 도전체(417a)를 건식 에칭법에 의해, 절연체(410)의 상면에 도달할 때까지 제2 가공을 행하여 도전체(417)를 형성한다. 건식 에칭에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스 또는 SiCl4 가스 등을 단독 가스 또는 2 이상의 가스를 혼합해서 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 이때, 레지스트 마스크(420)는 에칭되어서 소실되는 경우가 있다. 건식 에칭 장치는 상술한 제1 가공의 건식 에칭 장치를 사용해도 된다. 이상에 의해 도전체(417) 및 절연체(419)를 갖는 하드 마스크를 형성한다(도 20의 (A), (B) 및 (C) 참조).
또한, 상기 하드 마스크는, 도전체(417)만의 1층으로 해도 된다. 이 경우에는, 도전체(417) 위에 리소그래피법 등에 의해, 레지스트 마스크(420)를 형성한 후에 상기 제2 가공을 행하면 된다. 제2 가공에 의해 레지스트 마스크(420)는 에칭되어서 소실되는 경우가 있다. 또는, 하드 마스크 없이 레지스트 마스크(420)만 또는 유기 도포막 및 레지스트 마스크(420)의 2층 마스크로 할 수도 있는 경우가 있다.
이어서, 도전체(417) 및 절연체(419)를 갖는 하드 마스크를 마스크로 해서, 절연체(410)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부를 절연체(408)의 상면에 도달할 때까지 제3 가공을 행한다. 건식 에칭에 사용하는 가스는, 상술한 제1 가공과 마찬가지의 가스를 사용할 수 있다. 건식 에칭 장치는, 제1 가공과 마찬가지의 장치를 사용할 수 있다.
절연체(410)의 상면이 평탄성을 갖고 있는 경우에는, 절연체(410)의 막 두께는 각 개구부에서 상이하고, 막 두께가 두꺼운 순서대로, 제1 개구부, 다음으로 제4 개구부, 다음으로 제2 개구부 및 제3 개구부가 된다.
즉, 제3 가공에 있어서, 최초로, 제2 개구부 및 제3 개구부의 절연체(410)가 에칭되어서 절연체(408)에 달하게 된다. 다음으로 제4 개구부의 절연체(410)가 에칭되어서 절연체(408)에 달한다. 마지막으로 제1 개구부의 절연체(410)가 에칭되어서 절연체(408)에 달하게 된다. 즉, 제2 개구부, 제3 개구부 및 제4 개구부가 절연체(408)에 달하고 나서 제1 개구부가 절연체(408)에 도달할 때까지의 시간, 제2 개구부, 제3 개구부 및 제4 개구부의 절연체(408)는 오버 에칭되게 된다.
따라서, 제3 가공 조건으로서는, 절연체(408)의 에칭 레이트를 절연체(410)의 에칭 레이트와 비교해서 작게 하는, 바꾸어 말하면 절연체(408)의 에칭 레이트와 절연체(410)의 에칭 레이트의 비를 크게 함으로써, 제2 개구부 및 제3 개구부의 절연체(408)의 에칭의 진행을 최소한으로 억제할 수 있다. 절연체(408)의 에칭 레이트와 절연체(410)의 에칭 레이트의 비로서는, 절연체(408)의 에칭 레이트를 1로 하고, 절연체(410)의 에칭 레이트를 5 이상으로 한다. 바람직하게는 10 이상으로 한다(도 21의 (A), (B) 및 (C) 참조).
이어서, 절연체(408)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부 및 제3 개구부는 절연체(412)에 도달할 때까지 가공하고, 제4 개구부는, 도전체(404)에 도달할 때까지 제4 가공을 행한다.
이어서, 절연체(412)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부 및 제3 개구부는 절연체(406c)에 도달할 때까지 제5 가공을 행한다. 제4 개구부는, 제4 가공으로 도전체(404)에 달하고 있고, 제4 개구부의 도전체(404)는 제5 가공에 의해 오버 에칭된다(도 22의 (A), (B) 및 (C) 참조).
이어서, 절연체(406c)를 건식 에칭법에 의해, 제1 개구부는 절연체(402)에 도달할 때까지 가공하고, 제2 개구부 및 제3 개구부는 도전체(416a1) 또는 도전체(416a2)에 도달할 때까지 제6 가공을 행한다. 제4 개구부는, 제4 가공으로 도전체(404)에 달하고 있고, 제6 가공에 의해 더욱 오버 에칭된다.
이어서, 절연체(402)를 건식 에칭법에 의해 전자 포획층(303)에 도달할 때까지 제7 가공을 행한다. 제2 개구부 또는 제3 개구부는, 제6 가공으로 도전체(416a1) 또는 도전체(416a2)에 달하고 있고, 제7 가공에 의해 오버 에칭된다. 제4 개구부는, 제4 가공으로 도전체(404)에 달하고 있고, 제7 가공에 의해 더욱 오버 에칭된다(도 23의 (A), (B) 및 (C) 참조).
이어서, 전자 포획층(303)을 건식 에칭법에 의해, 제1 개구부는 절연체(302)에 도달할 때까지 제8 가공을 행한다. 제2 개구부 또는 제3 개구부는, 제6 가공으로 도전체(416a1) 또는 도전체(416a2)에 달하고 있고, 제8 가공에 의해 오버 에칭된다. 제4 개구부는, 제4 가공으로 도전체(404)에 달하고 있고, 제8 가공에 의해 더욱 오버 에칭된다.
이어서, 절연체(302)를 건식 에칭법에 의해, 제1 개구부는 도전체(310b)에 도달할 때까지 제9 가공을 행한다. 제2 개구부 또는 제3 개구부는, 제6 가공으로 도전체(416a1) 또는 도전체(416a2)에 달하고 있고, 제9 가공에 의해 더욱 오버 에칭된다. 제4 개구부는, 제4 가공으로 도전체(404)에 달하고 있고, 제9 가공에 의해 더욱 오버 에칭된다.
제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건, 제8 가공 조건 및 제9 가공 조건은 동일한 가공 조건으로 할 수 있다. 건식 에칭에 사용하는 가스는, 상술한 제1 가공과 마찬가지의 가스를 사용할 수 있다. 건식 에칭 장치는, 제1 가공과 마찬가지의 장치를 사용할 수 있다.
제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건, 제8 가공 조건 및 제9 가공 조건으로서는, 도전체(404)의 에칭 레이트, 도전체(416a1)의 에칭 레이트, 도전체(416a2)의 에칭 레이트 및 도전체(310b)의 에칭 레이트와 절연체(408) 및 전자 포획층(303)의 에칭 레이트의 비를 크게 함으로써, 도전체(404), 도전체(416a1) 및 도전체(416a2)의 오버 에칭에 의한 에칭의 진행을 억제할 수 있다. 도전체(404)의 에칭 레이트, 도전체(416a1)의 에칭 레이트, 도전체(416a2)의 에칭 레이트 및 도전체(310b)의 에칭 레이트를 1로 하고, 절연체(408) 및 전자 포획층(303)의 에칭 레이트를 5 이상으로 한다. 바람직하게는 10 이상으로 한다.
또한, 제3 가공 조건, 제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건, 제8 가공 조건 및 제9 가공 조건에 있어서, 하드 마스크로서의 절연체(419) 및 도전체(417)의 에칭 레이트와 절연체(410), 절연체(408), 절연체(412), 절연체(406c), 절연체(402), 전자 포획층(303) 및 절연체(302)의 에칭 레이트의 비를 크게 함으로써, 하드 마스크로서의 절연체(419) 및 도전체(417)의 형상의 변화가 억제되어, 개구부의 형상의 이상을 방지할 수 있다. 구체적으로는 개구부의 상부의 확대를 방지할 수 있다. 절연체(419) 및 도전체(417)의 에칭 레이트를 1로 하고, 절연체(410), 절연체(408), 절연체(412), 절연체(406c), 절연체(402), 전자 포획층(303) 및 절연체(302)의 에칭 레이트를 5 이상으로 한다. 바람직하게는 10 이상으로 한다.
또한, 제1 가공부터 제9 가공까지를 동일한 건식 에칭 장치를 사용해서 연속적으로 가공할 수 있다. 또는, 해당 건식 에칭 장치가 복수의 에칭 챔버를 갖고 있는 경우에는, 각 가공마다 기판을 대기 분위기에 노출시키지 않고 가공을 행할 수 있으므로, 기판의 부식, 오염 또는 티끌의 부착 등을 방지, 또는, 생산성을 향상시킬 수 있으므로 바람직하다.
예를 들어, 건식 에칭 장치가 2개의 에칭 챔버를 갖고 있는 경우, 제1 챔버에서 제1 가공 및 제2 가공을 연속 처리를 행한 후에 제2 챔버에 기판을 이동시켜서 제3 가공부터 제9 가공을 연속 처리해도 된다. 에칭에 사용하는 가스종, 예를 들어 염소를 포함하는 가스와 불소를 포함하는 가스로 사용하는 챔버를 나누면, 에칭 레이트의 안정성 등에 대하여 적합하다. 또는, 예를 들어 제1 챔버에서 제1 가공부터 제9 가공을 행하고, 제2 챔버도 마찬가지로 제1 가공부터 제9 가공을 행하는 병렬 처리로 할 수도 있다. 병렬 처리는 생산성을 향상시킬 수 있어서 적합하다. 이상에 의해, 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부를 형성할 수 있다(도 24의 (A), (B) 및 (C) 참조)
다음으로 도전체(422a)를 성막한다. 도전체(422a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 도전체(422a)는, 절연체(410) 등에 의해 형성되는 개구부를 매립하도록 성막한다. 따라서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, 절연체(410)와 MCVD법으로 성막하는 도전체의 밀착성을 높이기 위해서, ALD법 등에 의해 성막한 도전체와, MCVD법으로 성막한 도전체와의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, 질화티타늄과, 텅스텐이 이 순서대로 성막된 다층막 등을 사용하면 된다(도 25의 (A), (B) 및 (C) 참조).
이어서, 도전체(422a)를 절연체(419)의 상면에 도달할 때까지 제1 CMP 처리를 행하여 도전체(422)를 형성한다(도 26의 (A), (B) 및 (C) 참조).
이어서, 도전체(422), 절연체(419) 및 도전체(417)를 절연체(410)의 상면에 도달할 때까지 제2 CMP 처리를 행한다. 이에 의해, 제1 개구부에는 도전체(433)가 매립되고, 제2 개구부에는 도전체(431)가 매립되고, 제3 개구부에는 도전체(429)가 매립되고, 제4 개구부에는 도전체(437)가 매립된다(도 27의 (A), (B) 및 (C) 참조).
이어서, 절연체(410) 위, 도전체(433) 위, 도전체(431) 위, 도전체(429) 위 및 도전체(437) 위에 도전체를 성막하고, 리소그래피법에 의해 해당 도전체의 일부를 에칭 가공함으로써, 도전체(434), 도전체(432), 도전체(430) 및 도전체(438)를 형성한다. 이상에 의해, 도 1에 도시하는 트랜지스터를 제작할 수 있다(도 28의 (A), (B) 및 (C) 참조).
<트랜지스터의 제작 방법 2>
이하에서는, 본 발명의 실시 형태에 따른 도 4의 트랜지스터의 제작 방법을 도 29 내지 도 47을 사용해서 설명한다.
또한, 도전체(414)를 성막하는 것까지는, 상술한 트랜지스터의 제작 방법 1과 마찬가지이다(도 29의 (A), (B) 및 (C) 참조).
이어서, 절연체(406a_1), 반도체(406b_1) 및 도전체(414)를 리소그래피법 등에 의해 가공하여, 절연체(406a), 반도체(406b) 및 도전체(415)를 갖는 다층막을 형성한다. 여기서, 도전체(414)의 성막 시에, 반도체(406b_1)의 상면에 대미지를 부여함으로써 영역(407)이 형성된다. 영역(407)은, 반도체(406b)가 저저항화된 영역을 가지므로, 도전체(415)와 반도체(406b)간의 콘택트 저항이 저저항화된다. 또한, 다층막을 형성할 때, 절연체(402)도 에칭되어, 일부의 영역이 얇아지는 경우가 있다. 즉, 절연체(402)는, 다층막과 접하는 영역에 볼록부를 갖는 형상으로 되는 경우가 있다(도 30의 (A), (B) 및 (C) 참조).
이어서, 절연체(410a)를 성막한다. 절연체(410a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 또는, 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법 또는 커튼 코터법 등을 사용해서 행할 수 있다.
절연체(410a)는 상면이 평탄성을 갖도록 형성해도 된다. 예를 들어, 절연체(410a)는 성막 직후에 상면이 평탄성을 갖고 있어도 된다. 또는, 예를 들어 절연체(410a)는, 성막 후에 기판 이면 등의 기준면과 평행해지도록 절연체 등을 상면으로부터 제거해 감으로써 평탄성을 가져도 된다. 이러한 처리를, 평탄화 처리라 칭한다. 평탄화 처리로서는, CMP 처리, 건식 에칭 처리 등이 있다. 단, 절연체(410a)의 상면이 평탄성을 갖지 않아도 상관없다.
이어서, 절연체(410a) 위에 리소그래피법 등에 의해 레지스트 마스크(411)를 형성한다. 여기서 절연체(410a)의 상면과 레지스트 마스크와의 사이의 밀착성을 향상시키기 위해서, 예를 들어 유기 도포막을 절연체(410a)와 레지스트 마스크(411)의 사이에 설치해도 된다. 또한 절연체(410a) 위에 도전체를 단층 또는 도전체 및 절연체의 적층막을 성막하여, 리소그래피법에 의해 하드 마스크를 형성해도 된다(도 31의 (A), (B) 및 (C) 참조).
이어서, 절연체(410a)를 건식 에칭법 등에 의해 절연체(402)에 도달할 때까지 제1 가공을 행하여, 절연체(410)를 형성한다. 이때, 절연체(402)가 전자 포획층(303) 위에 도달할 때까지 에칭되는 경우가 있다. 제1 가공의 건식 에칭에 사용하는 가스는, 예를 들어 C4F6 가스, CF4 가스, SF6 가스 또는 CHF3 가스 등을 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 여기에서는 C4F6 가스에 산소 가스를 첨가한 것을 사용하는 것이 바람직하다. 건식 에칭 장치는 상술한 건식 에칭 장치를 사용할 수 있지만, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 건식 에칭 장치의 사용이 바람직하다.
이어서, 도전체(415)를 건식 에칭법 등에 의해 제2 가공을 함으로써, 도전체(416a1)와 도전체(416a2)로 분리한다. 제2 가공의 건식 에칭에 사용하는 가스는, 예를 들어 C4F6 가스, CF4 가스, SF6 가스, Cl2 가스, BCl3 가스, SiCl4 가스 등을 단독 또는 2 이상을 혼합해서 사용할 수 있다. 또한, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스를 적절히 첨가해도 된다. 여기에서는, CF4 가스, Cl2 가스 및 산소 가스를 혼합해서 사용하면 된다. 건식 에칭 장치는, 상술한 제1 가공의 건식 에칭 장치를 사용해도 된다.
이때, 반도체(406b)는 노출된 영역을 갖는다. 반도체(406b)가 노출된 영역의 영역(407)은, 상술한 제2 가공에 의해 제거되는 경우가 있다(도 32의 (A), (B) 및 (C) 참조).
제1 가공 및 제2 가공을 건식 에칭법으로 행하는 경우, 반도체(406b)의 노출 영역에 에칭 가스의 잔류 성분 등의 불순물이 부착되는 경우가 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착되는 경우가 있다. 또한, 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소나 수소 등이 부착되는 경우가 있다. 제2 가공 후에 기판을 대기에 노출시키면 반도체(406b)의 노출 영역 등이 부식되는 경우가 있다. 그 때문에 제2 가공 후에 연속해서 산소 가스에 의한 플라즈마 처리를 행하면, 상기 불순물을 제거할 수 있어서, 반도체(406b)의 노출 영역 등의 부식을 방지할 수 있어 바람직하다.
또는, 불순물의 저감은, 예를 들어 희석 불화수소산 등을 사용한 세정 처리 또는 오존 등을 사용한 세정 처리를 행해도 된다. 또한, 복수의 세정 처리를 조합해도 된다. 이에 의해, 반도체(406b)가 노출된 영역, 바꾸어 말하면 채널 형성 영역은 고저항이 된다.
한편, 도전체(416a1) 및 도전체(416a2)와, 반도체(406b)의 상면이 서로 중첩되는 영역(407)은, 상술한 바와 같이 도전체(416a1) 및 도전체(416a2)와 반도체(406b)간의 콘택트 저항값이 낮아져 양호한 트랜지스터 특성을 얻을 수 있어서 바람직하다.
이어서, 절연체(406c)가 되는 절연체를 성막하고, 절연체(406c)가 되는 절연체 위에 절연체(412)가 되는 절연체를 성막한다. 절연체(406c)가 되는 절연체 및 절연체(412)가 되는 절연체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 절연체(406c)가 되는 절연체 및 절연체(412)가 되는 절연체는, 절연체(410), 도전체(416a1) 및 도전체(416a2)에 의해 형성되는 개구부의 측면 및 저면에 균일한 두께로 성막한다. 따라서, ALD법을 사용하는 것이 바람직하다.
이어서, 도전체(404)가 되는 도전체를 성막한다. 도전체(404)가 되는 도전체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 도전체(404)가 되는 도전체는, 절연체(410) 등에 의해 형성되는 개구부를 매립하도록 성막한다. 따라서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, 절연체(410)와 MCVD법으로 성막하는 도전체의 밀착성을 높이기 위해서, ALD법 등에 의해 성막한 도전체와, CVD법으로 성막한 도전체와의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, 질화티타늄과, 텅스텐이 이 순서대로 성막된 다층막 등을 사용하면 된다.
다음으로 도전체(404)가 되는 도전체의 상면으로부터, 도전체(404)가 되는 도전체, 절연체(412)가 되는 절연체 및 절연체(406c)가 되는 절연체를 CMP 등을 사용해서 절연체(410)의 상면에 도달할 때까지 연마 및 평탄화한다. 이에 의해, 게이트 전극으로서의 기능을 갖는 도전체(404)는, 리소그래피법을 사용하지 않고 자기 정합적으로 형성할 수 있다. 또한, 절연체(412) 및 절연체(406c)를 형성한다.
게이트 전극으로서의 기능을 갖는 도전체(404)와 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a1) 및 도전체(416a2)와의 맞춤 정밀도를 고려하지 않고 게이트 전극으로서 기능을 갖는 도전체(404)를 형성할 수 있으므로, 반도체 장치의 면적을 작게 할 수 있다. 또한, 리소그래피 공정이 불필요하게 되므로, 공정 간략화에 의한 생산성의 향상이 예상된다(도 33의 (A), (B) 및 (C) 참조).
이어서, 절연체(410) 위, 절연체(412) 위 및 절연체(406c) 위에 절연체(418)를 성막한다. 절연체(418)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 다음으로 절연체(418) 위에 절연체(408)를 성막한다. 절연체(408)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 바람직하게는, 절연체(408)로서, 산소를 갖는 플라즈마를 사용해서 산화알루미늄을 성막함으로써, 해당 플라즈마 중의 산소를 과잉 산소로 해서, 절연체(418)의 상면에 첨가할 수 있다.
절연체(408)가 되는 절연체의 성막보다 후의 어느 한 타이밍에서, 제2 가열 처리를 행해도 상관없다. 제2 가열 처리를 행함으로써, 절연체(418)에 포함되는 과잉 산소가 절연체(410), 절연체(402) 및 절연체(406a)를 통과해서 반도체(406b)까지 이동한다. 또한, 절연체(418)에 포함되는 과잉 산소가 절연체(412) 및/또는 절연체(406c)를 통과해서 반도체(406b)까지 이동한다. 이렇게 2개의 경로를 지나서 과잉 산소가 반도체(406b)까지 이동하기 때문에, 반도체(406b)의 결함(산소 결손)을 저감할 수 있다.
또한, 제2 가열 처리는, 절연체(418)에 포함되는 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도에서 행하면 된다. 예를 들어, 제1 가열 처리에 관한 기재를 참조하여도 상관없다. 또는, 제2 가열 처리는, 제1 가열 처리보다도 낮은 온도가 바람직하다. 제1 가열 처리와 제2 가열 처리의 온도 차는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 제2 가열 처리는, 동등한 가열 처리를 각 층의 성막 시의 가열에 의해 겸할 수 있는 경우, 행하지 않아도 되는 경우가 있다.
다음으로 절연체(408) 위에 절연체(428)를 성막한다. 절연체(428)의 성막은 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다(도 34의 (A), (B) 및 (C) 참조).
여기서부터는, 본 발명의 실시 형태에 따른 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부의 제작 방법에 대해서 상세를 설명한다.
먼저, 절연체(428) 위에 도전체(417a)를 성막한다. 도전체(417a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 이어서, 도전체(417a) 위에 절연체(419a)를 성막한다. 절연체(419a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다(도 35의 (A), (B) 및 (C) 참조).
이어서, 절연체(419a) 위에 리소그래피법 등에 의해 레지스트 마스크(420)를 형성한다. 도시하지 않지만 절연체(419a) 위에 유기 도포막을 형성해서 해당 유기 도포막 위에 리소그래피법 등에 의해 레지스트 마스크(420)를 형성해도 된다. 유기 도포막을 절연체(419a)와 레지스트 마스크(420)의 사이에 형성함으로써, 절연체(419a)와 레지스트 마스크(420)와의 밀착성이, 유기 도포막을 개재해서 향상되는 경우가 있다(도 36의 (A), (B) 및 (C) 참조).
이어서, 해당 레지스트 마스크를 마스크로 해서, 절연체(419a)를 건식 에칭법에 의해 도전체(417a)의 상면에 도달할 때까지 제1 가공을 행하여 절연체(419)를 형성한다. 유기 도포막을 절연체(419a) 위에 형성하는 경우에는, 제1 가공 전에, 건식 에칭법 등에 의해 해당 유기 도포막의 가공을 행하면 된다. 유기 도포막의 가공에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스 또는 CHF3 가스 등을 사용할 수 있다.
제1 가공에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스 또는 CHF3 가스 등을 단독 또는 2 이상의 가스를 혼합해서 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 유기 도포막의 가공 및 절연체(419)의 가공에 사용하는 건식 에칭 장치는 상술한 건식 에칭 장치를 사용할 수 있지만, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 접속하는 구성의 건식 에칭 장치의 사용이 바람직하다(도 37의 (A), (B) 및 (C) 참조).
이어서, 도전체(417a)를 건식 에칭법에 의해 절연체(428)의 상면에 도달할 때까지 제2 가공을 행하여 도전체(417)를 형성한다. 건식 에칭에 사용하는 가스는, 예를 들어 C4F6 가스, C2F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스 또는 SiCl4 가스 등을 단독 가스 또는 2 이상의 가스를 혼합해서 사용할 수 있다. 또는, 상기 가스에 산소 가스, 헬륨 가스, 아르곤 가스 또는 수소 가스 등을 적절히 첨가할 수 있다. 이때, 레지스트 마스크(420)는, 에칭되어서 소실되는 경우가 있다. 건식 에칭 장치는 상술한 제1 가공의 건식 에칭 장치를 사용해도 된다. 이상에 의해 도전체(417) 및 절연체(419)를 갖는 하드 마스크를 형성한다(도 38의 (A), (B) 및 (C) 참조).
또한, 상기 하드 마스크는, 도전체(417)만의 1층으로 해도 된다. 이 경우에는, 도전체(417a) 위에 리소그래피법 등에 의해 레지스트 마스크(420)를 형성한 후에 상기 제2 가공을 행하면 된다. 제2 가공에 의해 레지스트 마스크(420)는 에칭되어서 소실되는 경우가 있다. 또는, 하드 마스크 없이 레지스트 마스크(420)만 또는 유기 도포막 및 레지스트 마스크(420)의 2층 마스크로 할 수도 있는 경우가 있다.
이어서, 도전체(417) 및 절연체(419)를 갖는 하드 마스크를 마스크로 해서, 절연체(428)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부를 절연체(408)의 상면에 도달할 때까지 제3 가공을 행한다. 건식 에칭에 사용하는 가스는, 상술한 제1 가공과 마찬가지의 가스를 사용할 수 있다. 건식 에칭 장치는, 제1 가공과 마찬가지의 장치를 사용할 수 있다(도 39의 (A), (B) 및 (C) 참조).
이어서, 절연체(408)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부, 제3 개구부 및 제4 개구부를 절연체(418)의 상면에 도달할 때까지 제4 가공을 행한다.
이어서, 절연체(418)를 건식 에칭법에 의해, 제1 개구부, 제2 개구부 및 제3 개구부를 절연체(410)에 도달할 때까지 제5 가공을 행하고, 제4 개구부는, 도전체(404)에 도달할 때까지 제5 가공을 행한다.
이어서, 절연체(410)를 건식 에칭법에 의해, 제1 개구부를 절연체(402)에 도달할 때까지 제6 가공을 행하고, 제2 개구부를 도전체(416a1)에 도달할 때까지 제6 가공을 행하고, 제3 개구부를 도전체(416a2)에 도달할 때까지 제6 가공을 행한다. 제4 개구부는 절연체(410)를 갖지 않고, 제5 가공에 의해, 이미 도전체(404)에 달하고 있으므로, 제6 가공에 의해 도전체(404)는 오버 에칭된다(도 40의 (A), (B) 및 (C) 참조).
절연체(410)의 상면이 CMP 처리 등에 의해 평탄성을 갖고 있으므로, 제1 개구부와 제2 개구부 및 제3 개구부에서는 절연체(410)의 막 두께가 상이하고, 막 두께가 두꺼운 순서대로, 제1 개구부, 다음으로 제2 개구부 및 제3 개구부가 된다. 또한, 제4 개구부는 절연체(410)를 갖지 않는다.
즉 제6 가공에서, 최초로, 제2 개구부 및 제3 개구부의 절연체(410)가 에칭되어서 도전체(416a1) 또는 도전체(416a2)에 달하게 된다. 이어서, 제1 개구부의 절연체(410)가 에칭되어서 절연체(402)에 달하게 된다. 즉, 제2 개구부 및 제3 개구부가 도전체(416a1) 또는 도전체(416a2)에 달하고 나서 제1 개구부가 절연체(402)에 도달할 때까지의 시간, 제2 개구부 및 제3 개구부의 도전체(416a1) 또는 도전체(416a2)가 오버 에칭되게 된다. 또는, 제4 개구부는, 제6 가공의 시간에 걸쳐서 도전체(404)가 오버 에칭된다.
이어서, 절연체(402) 및 전자 포획층(303)을 건식 에칭법에 의해, 제1 개구부를 절연체(302)에 도달할 때까지 제7 가공을 행한다. 제2 개구부 및 제3 개구부는 제6 가공에 의해, 이미 도전체(416a1) 또는 도전체(416a2)에 달하고 있으므로, 제7 가공에 의해 도전체(416a1) 또는 도전체(416a2)는 더욱 오버 에칭된다. 제4 개구부는, 제5 가공에 의해 이미 도전체(404)에 달하고 있으므로, 제7 가공에 의해 도전체(404)는 더욱 오버 에칭된다(도 41의 (A), (B) 및 (C) 참조).
이어서, 절연체(302)를 건식 에칭법에 의해, 제1 개구부를 도전체(310b)에 도달할 때까지 제8 가공을 행한다. 제2 개구부 및 제3 개구부는 제6 가공에 의해, 이미 도전체(416a1) 또는 도전체(416a2)에 달하고 있으므로, 제8 가공에 의해 도전체(416a1) 또는 도전체(416a2)는 더욱 오버 에칭된다. 제4 개구부는, 제5 가공에 의해 이미 도전체(404)에 달하고 있으므로, 제8 가공에 의해 도전체(404)는 더욱 오버 에칭된다(도 42의 (A), (B) 및 (C) 참조).
제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건 및 제8 가공 조건은 동일한 가공 조건으로 할 수 있다. 건식 에칭에 사용하는 가스는, 상술한 제1 가공과 마찬가지의 가스를 사용할 수 있다. 건식 에칭 장치는, 제1 가공과 마찬가지의 장치를 사용할 수 있다.
제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건 및 제8 가공 조건으로서는, 도전체(404)의 에칭 레이트, 도전체(416a1)의 에칭 레이트, 도전체(416a2)의 에칭 레이트 및 도전체(310b)의 에칭 레이트와 절연체(408) 및 전자 포획층(303)의 에칭 레이트의 비를 크게 함으로써, 도전체(404), 도전체(416a1) 및 도전체(416a2)의 오버 에칭에 의한 에칭의 진행을 억제할 수 있다. 도전체(404)의 에칭 레이트, 도전체(416a1)의 에칭 레이트, 도전체(416a2)의 에칭 레이트 및 도전체(310b)의 에칭 레이트를 1로 하고, 절연체(408) 및 전자 포획층(303)의 에칭 레이트를 5 이상으로 한다. 바람직하게는 10 이상으로 한다.
또한, 제3 가공 조건, 제4 가공 조건, 제5 가공 조건, 제6 가공 조건, 제7 가공 조건 및 제8 가공 조건에 있어서, 하드 마스크로서의 절연체(419) 및 도전체(417)의 에칭 레이트와 절연체(428), 절연체(418), 절연체(408), 절연체(410), 절연체(402), 전자 포획층(303) 및 절연체(302)의 에칭 레이트의 비를 크게 함으로써, 하드 마스크로서의 절연체(419) 및 도전체(417)의 형상의 변화가 억제되어, 개구부의 형상의 이상을 방지할 수 있다. 구체적으로는 개구부의 상부의 확대를 방지할 수 있다. 절연체(419) 및 도전체(417)의 에칭 레이트를 1로 하고, 절연체(428), 절연체(418), 절연체(408), 절연체(410), 절연체(402), 전자 포획층(303) 및 절연체(302)의 에칭 레이트를 5 이상으로 한다. 바람직하게는 10 이상으로 한다.
다음으로 도전체(422a)를 성막한다. 도전체(422a)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용해서 행할 수 있다. 도전체(422a)는, 절연체(410) 등에 의해 형성되는 개구부를 매립하도록 성막한다. 따라서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, 절연체(410) 등과 MCVD법으로 성막하는 도전체의 밀착성을 높이기 위해서, ALD법 등에 의해 성막한 도전체와, CVD법으로 성막한 도전체와의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, 질화티타늄과, 텅스텐이 이 순서대로 성막된 다층막 등을 사용하면 된다(도 43의 (A), (B) 및 (C) 참조).
이어서, 도전체(422a)를 절연체(419)의 상면에 도달할 때까지 제1 CMP 처리를 행함으로써 도전체(422)를 형성한다(도 44의 (A), (B) 및 (C) 참조).
이어서, 도전체(422), 절연체(419) 및 도전체(417)를 절연체(428)의 상면에 도달할 때까지 제2 CMP 처리를 행한다. 이에 의해, 제1 개구부에는 도전체(433)가 매립되고, 제2 개구부에는 도전체(431)가 매립되고, 제3 개구부에는 도전체(429)가 매립되고, 제4 개구부에는 도전체(437)가 매립된다(도 45의 (A), (B) 및 (C) 참조).
이어서, 절연체(428) 위, 도전체(433) 위, 도전체(431) 위, 도전체(429) 위 및 도전체(437) 위에 도전체를 성막하고, 리소그래피법에 의해 해당 도전체의 일부를 에칭 가공함으로써, 도전체(434), 도전체(432), 도전체(430) 및 도전체(438)를 형성한다. 이상에 의해, 도 4에 도시하는 트랜지스터를 제작할 수 있다(도 46의 (A), (B) 및 (C) 참조).
또한, 상술한 바와 같이, 절연체(410)를 형성할 때, 절연체(410a)를 건식 에칭법 등에 의해 절연체(402)에 도달할 때까지 제1 가공을 행하여, 절연체(410)를 형성한다. 이때, 절연체(402)가 전자 포획층(303) 위에 도달할 때까지 에칭되는 경우가 있는데, 이 경우의 트랜지스터는 도 47의 (A), (B) 및 (C)에 나타내는 구조가 된다. 본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 4)
<기억 장치 1>
본 발명의 일 형태에 관한 트랜지스터를 사용한, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고 또한 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 48에 나타내었다.
도 48의 (A)에 나타내는 반도체 장치는, 제1 반도체를 사용한 트랜지스터(3200)와, 제2 반도체를 사용한 트랜지스터(3300) 및 용량 소자(3400)를 갖고 있다. 또한, 트랜지스터(3300)로서는, 상술한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는, 오프 전류가 작은 트랜지스터가 바람직하다. 트랜지스터(3300)는, 예를 들어 산화물 반도체를 사용한 트랜지스터를 사용할 수 있다. 트랜지스터(3300)의 오프 전류가 작음으로써, 반도체 장치의 특정한 노드에 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 48의 (A)에서, 제1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제3 배선(3003)은 트랜지스터(3300)의 소스, 드레인의 한쪽과 전기적으로 접속되고, 제4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스, 드레인의 다른 쪽은, 용량 소자(3400)의 한쪽의 전극과 전기적으로 접속되고, 제5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극과 전기적으로 접속되어 있다.
도 48의 (A)에 나타내는 반도체 장치는, 트랜지스터(3200)의 게이트 전위가 유지 가능하다는 특성을 가짐으로써, 이하에 기재한 바와 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대해서 설명한다. 먼저, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 도통 상태로 되는 전위로 해서, 트랜지스터(3300)를 도통 상태로 한다. 이에 의해, 제3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽의 전극과 전기적으로 접속하는 노드 FG에 부여된다. 즉, 트랜지스터(3200)의 게이트에는, 소정의 전하가 부여된다(기입). 여기에서는, 서로 다른 2개의 전위 레벨을 부여하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 비도통 상태로 되는 전위로 해서, 트랜지스터(3300)를 비도통 상태로 함으로써, 노드 FG에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류가 작기 때문에, 노드 FG의 전하는 장기간에 걸쳐 유지된다.
다음으로 정보의 판독에 대해서 설명한다. 제1 배선(3001)에 소정의 전위(정전위)를 부여한 상태에서, 제5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 제2 배선(3002)은, 노드 FG에 유지된 전하량에 따른 전위를 취한다. 이것은, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 부여되어 있는 경우의 외관상의 역치 전압(Vth_H)은, 트랜지스터(3200)의 게이트에 Low 레벨 전하가 부여되어 있는 경우의 외관상의 역치 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 외관상의 역치 전압이란, 트랜지스터(3200)를 「도통 상태」로 하기 위해서 필요한 제5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제5 배선(3005)의 전위를 Vth_H와 Vth_L의 사이의 전위(V0)로 함으로써, 노드 FG에 부여된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, 노드 FG에 High 레벨 전하가 부여되어 있는 경우에는, 제5 배선(3005)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(3200)는 「도통 상태」가 된다. 한편, 노드 FG에 Low 레벨 전하가 부여되어 있는 경우에는, 제5 배선(3005)의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(3200)는 「비도통 상태」 그대로이다. 이 때문에, 제2 배선(3002)의 전위를 판별함으로써, 노드 FG에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하는 경우, 판독 시에는, 원하는 메모리 셀의 정보를 판독해야만 한다. 예를 들어, 정보를 판독하지 않는 메모리 셀에 있어서는, 노드 FG에 부여된 전하에 의하지 않고 트랜지스터(3200)가 「비도통 상태」가 되는 전위, 즉, Vth_H보다 낮은 전위를 제5 배선(3005)에 부여함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 된다. 또는, 정보를 판독하지 않는 메모리 셀에 있어서는, 노드 FG에 부여된 전하에 의하지 않고 트랜지스터(3200)가 「도통 상태」가 되는 전위, 즉, Vth_L보다 높은 전위를 제5 배선(3005)에 부여함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 된다.
<반도체 장치의 구조 1>
도 49는, 도 48의 (A)에 대응하는 반도체 장치의 단면도이다. 도 49에 나타내는 반도체 장치는, 트랜지스터(3200)와, 트랜지스터(3300)와, 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300) 및 용량 소자(3400)는, 트랜지스터(3200)의 상방에 배치한다. 또한, 트랜지스터(3300)로서는, 도 1에 도시한 트랜지스터를 사용한 예를 나타내고 있지만, 본 발명의 일 형태에 관한 반도체 장치는, 이것에 한정되는 것은 아니다. 따라서 적절히 상술한 트랜지스터에 관한 기재를 참작한다.
또한, 도 49에 나타내는 트랜지스터(3200)는, 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(3200)는, 반도체 기판(450) 중의 영역(474a)과, 반도체 기판(450) 중의 영역(474b)과, 절연체(462)와, 도전체(454)를 갖는다.
트랜지스터(3200)에 있어서, 영역(474a) 및 영역(474b)은, 소스 영역 및 드레인 영역으로서의 기능을 갖는다. 또한, 절연체(462)는, 게이트 절연체로서의 기능을 갖는다. 또한, 도전체(454)는, 게이트 전극으로서의 기능을 갖는다. 따라서, 도전체(454)에 인가하는 전위에 의해, 채널 형성 영역의 저항을 제어할 수 있다. 즉, 도전체(454)에 인가하는 전위에 의해, 영역(474a)과 영역(474b)의 사이의 도통·비도통을 제어할 수 있다.
반도체 기판(450)으로서는, 예를 들어 실리콘, 게르마늄 등의 단체 반도체 기판, 또는 탄화 실리콘, 실리콘 게르마늄, 비소화갈륨, 인화인듐, 산화아연, 산화갈륨을 포함하는 화합물 반도체 기판 등을 사용하면 된다. 바람직하게는, 반도체 기판(450)으로서 단결정 실리콘 기판을 사용한다.
반도체 기판(450)은, n형의 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용한다. 단, 반도체 기판(450)으로서, p형의 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용해도 상관없다. 그 경우, 트랜지스터(3200)가 되는 영역에는, n형의 도전형을 부여하는 불순물을 갖는 웰을 배치하면 된다. 또는, 반도체 기판(450)이 i형이어도 상관없다.
반도체 기판(450)의 상면은, (110)면을 갖는 것이 바람직하다. 이렇게 함으로써, 트랜지스터(3200)의 온 특성을 향상시킬 수 있다.
영역(474a) 및 영역(474b)은, p형의 도전형을 부여하는 불순물을 갖는 영역이다. 이와 같이 하여, 트랜지스터(3200)는 p채널형 트랜지스터를 구성한다.
트랜지스터(3200)가 p채널형 트랜지스터인 경우에 대해서 설명했지만, 트랜지스터(3200)가 n채널형 트랜지스터여도 상관없다.
또한, 트랜지스터(3200)는, 영역(460) 등에 의해 인접하는 트랜지스터와 분리된다. 영역(460)은 절연성을 갖는 영역이다.
도 49에 나타내는 반도체 장치는, 절연체(464)와, 절연체(466)와, 절연체(468)와, 절연체(470)와, 절연체(472)와, 절연체(475)와, 절연체(402)와, 절연체(410)와, 절연체(418)와, 절연체(408)와, 절연체(428)와, 절연체(465)와, 절연체(467)와, 절연체(469)와, 절연체(498)와, 도전체(480a)와, 도전체(480b)와, 도전체(480c)와, 도전체(478a)와, 도전체(478b)와, 도전체(478c)와, 도전체(476a)와, 도전체(476b)와, 도전체(476c)와, 도전체(479a)와, 도전체(479b)와, 도전체(479c)와, 도전체(477a)와, 도전체(477b)와, 도전체(477c)와, 도전체(484a)와, 도전체(484b)와, 도전체(484c)와, 도전체(484d)와, 도전체(483a)와, 도전체(483b)와, 도전체(483c)와, 도전체(483d)와, 도전체(483e)와, 도전체(483f)와, 도전체(485a)와, 도전체(485b)와, 도전체(485c)와, 도전체(485d)와, 도전체(487a)와, 도전체(487b)와, 도전체(487c)와, 도전체(488a)와, 도전체(488b)와, 도전체(488c)와, 도전체(490a)와, 도전체(490b)와, 도전체(489a)와, 도전체(489b)와, 도전체(491a)와, 도전체(491b)와, 도전체(491c)와, 도전체(492a)와, 도전체(492b)와, 도전체(492c)와, 도전체(494)와, 도전체(496)와, 절연체(406a), 반도체(406b), 절연체(406c)를 갖는다.
절연체(464)는 트랜지스터(3200) 위에 배치한다. 또한, 절연체(466)는 절연체(464) 위에 배치한다. 또한, 절연체(468)는 절연체(466) 위에 배치한다. 또한, 절연체(470)는 절연체(468) 위에 배치한다. 또한, 절연체(472)는 절연체(470) 위에 배치한다. 또한, 절연체(475)는 절연체(472) 위에 배치한다. 또한, 트랜지스터(3300)는 절연체(475) 위에 배치한다. 또한, 절연체(418)는 트랜지스터(3300) 위에 배치한다. 또한, 절연체(408)는 절연체(418) 위에 배치한다. 또한, 절연체(428)는 절연체(408) 위에 배치한다. 또한, 절연체(465)는 절연체(428) 위에 배치된다. 또한, 용량 소자(3400)는 절연체(465) 위에 배치된다. 또한, 절연체(469)는 용량 소자(3400) 위에 배치된다.
절연체(464)는, 영역(474a)에 달하는 개구부와, 영역(474b)에 달하는 개구부와, 도전체(454)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(480a), 도전체(480b) 또는 도전체(480c)가 매립되어 있다.
또한, 절연체(466)는, 도전체(480a)에 달하는 개구부와, 도전체(480b)에 달하는 개구부와, 도전체(480c)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(478a), 도전체(478b) 또는 도전체(478c)가 매립되어 있다.
또한, 절연체(468)는, 도전체(478a)에 달하는 개구부와, 도전체(478b)에 달하는 개구부와, 도전체(478c)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(476a), 도전체(476b) 또는 도전체(476c)가 매립되어 있다.
또한, 절연체(468) 위에 도전체(476a)와 접하는 도전체(479a)와, 도전체(476b)와 접하는 도전체(479b)와, 도전체(476c)와 접하는 도전체(479c)를 갖는다. 또한, 절연체(472)는, 절연체(470)를 지나서 도전체(479a)에 달하는 개구부와, 절연체(470)를 지나서 도전체(479b)에 달하는 개구부와, 절연체(470)를 지나서 도전체(479c)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(477a), 도전체(477b) 또는 도전체(477c)가 매립되어 있다.
또한, 절연체(475)는, 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구부와, 도전체(477a)에 달하는 개구부와, 도전체(477b)에 달하는 개구부와, 도전체(477c)에 달하는 개구부와, 절연체(472)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(484a), 도전체(484b), 도전체(484c) 또는 도전체(484d)가 매립되어 있다.
또한, 도전체(484d)는, 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 상관없다. 또는, 예를 들어 도전체(484d)에 일정한 전위를 인가함으로써, 트랜지스터(3300)의 역치 전압 등의 전기 특성을 제어해도 상관없다. 또는, 예를 들어 도전체(484d)와 트랜지스터(3300)의 톱 게이트 전극을 전기적으로 접속해도 상관없다. 이렇게 함으로써, 트랜지스터(3300)의 온 전류를 크게 할 수 있다. 또한, 펀치스루 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정되게 할 수 있다.
또한, 절연체(402)는, 도전체(484a)에 달하는 개구부와, 도전체(484b)에 달하는 개구부와, 도전체(484c)에 달하는 개구부를 갖는다.
또한, 절연체(428)는, 절연체(408), 절연체(418), 절연체(410) 및 절연체(402)를 지나서 도전체(484a)에 달하는 개구부와, 절연체(408), 절연체(418), 절연체(410) 및 절연체(402)를 지나서 도전체(484c)에 달하는 개구부와, 절연체(408), 절연체(418) 및 절연체(410)를 지나서 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽의 도전체에 달하는 2개의 개구부와, 절연체(408) 및 절연체(418)를 지나서 트랜지스터(3300)의 게이트 전극의 도전체에 달하는 개구부와, 절연체(408), 절연체(418), 절연체(410) 및 절연체(402)를 지나서 도전체(484b)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(483a), 도전체(483b), 도전체(483c), 도전체(483e), 도전체(483f) 또는 도전체(483d)가 매립되어 있다.
또한, 절연체(428) 위에 도전체(483a 및 483e)와 접하는 도전체(485a)와, 도전체(483b)와 접하는 도전체(485b)와, 도전체(483c) 및 도전체(483f)와 접하는 도전체(485c)와, 도전체(483d)와 접하는 도전체(485d)를 갖는다. 또한, 절연체(465)는, 도전체(485a)에 달하는 개구부와, 도전체(485b)에 달하는 개구부와, 도전체(485c)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(487a), 도전체(487b) 또는 도전체(487c)가 매립되어 있다.
또한 절연체(465) 위에 도전체(487a)와 접하는 도전체(488a)와, 도전체(487b)와 접하는 도전체(488b)와, 도전체(487c)와 접하는 도전체(488c)를 갖는다. 또한, 절연체(467)는, 도전체(488a)에 달하는 개구부와, 도전체(488b)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(490a) 또는 도전체(490b)가 매립되어 있다. 또한, 도전체(488c)는, 용량 소자(3400)의 한쪽 전극의 도전체(494)와 접하고 있다.
또한, 절연체(467) 위에 도전체(490a)와 접하는 도전체(489a)와, 도전체(490b)와 접하는 도전체(489b)를 갖는다. 또한, 절연체(469)는, 도전체(489a)에 달하는 개구부와, 도전체(489b)에 달하는 개구부와, 용량 소자(3400)의 다른 쪽 전극인 도전체(496)에 달하는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(491a), 도전체(491b) 또는 도전체(491c)가 매립되어 있다.
또한, 절연체(469) 위에는, 도전체(491a)와 접하는 도전체(492a)와, 도전체(491b)와 접하는 도전체(492b)와, 도전체(491c)와 접하는 도전체(492c)를 갖는다.
절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469) 및 절연체(498)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 절연체(401)로서는, 산화알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 또는 산화탄탈을 사용하면 된다.
절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469) 또는 절연체(498)의 하나 이상은, 수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(3300)의 근방에, 수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체를 배치함으로써, 트랜지스터(3300)의 전기 특성을 안정되게 할 수 있다.
수소 등의 불순물 및 산소를 막는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈륨을 포함하는 절연체를, 단층으로 또는 적층해서 사용하면 된다.
도전체(480a), 도전체(480b)와, 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(476c), 도전체(479a), 도전체(479b), 도전체(479c), 도전체(477a), 도전체(477b), 도전체(477c), 도전체(484a), 도전체(484b), 도전체(484c), 도전체(484d), 도전체(483a), 도전체(483b)와, 도전체(483c), 도전체(483d), 도전체(483e), 도전체(483f), 도전체(485a), 도전체(485b), 도전체(485c), 도전체(485d), 도전체(487a), 도전체(487b), 도전체(487c), 도전체(488a), 도전체(488b), 도전체(488c), 도전체(490a), 도전체(490b)와, 도전체(489a), 도전체(489b)와, 도전체(491a), 도전체(491b), 도전체(491c), 도전체(492a), 도전체(492b), 도전체(492c), 도전체(494) 및 도전체(496)로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크롬, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈륨 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로 또는 적층해서 사용하면 된다. 예를 들어, 합금이나 화합물이어도 되고, 알루미늄을 포함하는 도전체, 구리 및 티타늄을 포함하는 도전체, 구리 및 망간을 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체, 티타늄 및 질소를 포함하는 도전체 등을 사용해도 된다.
반도체(406b)로서는, 산화물 반도체를 사용하는 것이 바람직하다. 단, 실리콘(변형 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨 또는 유기 반도체 등을 사용해도 상관없는 경우가 있다.
절연체(406a) 및 절연체(406c)로서는, 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 구성되는 산화물을 사용하는 것이 바람직하다. 단, 실리콘(변형 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨 또는 유기 반도체 등을 사용해도 상관없는 경우가 있다.
트랜지스터(3200)의 소스 또는 드레인은, 도전체(480a)와, 도전체(478a)와, 도전체(476a)와, 도전체(479a)와, 도전체(477a)와, 도전체(484a)와, 도전체(483a)와, 도전체(485a)와, 도전체(483e)를 개재해서 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽인 도전체와 전기적으로 접속한다. 또한, 트랜지스터(3200)의 게이트 전극인 도전체(454)는, 도전체(480c)와, 도전체(478c)와, 도전체(476c)와, 도전체(479c)와, 도전체(477c)와, 도전체(484c)와, 도전체(483c)와, 도전체(485c)와, 도전체(483f)를 개재해서 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 쪽인 도전체와 전기적으로 접속한다.
용량 소자(3400)는, 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽의 전극과, 도전체(483c)와, 도전체(485c)와, 도전체(487c)와, 도전체(488c)를 개재해서 용량 소자(3400)의 한쪽의 전극과 전기적으로 접속하는 도전체(494)와, 절연체(498)와, 용량 소자(3400)의 다른 쪽 전극인 도전체(496)를 갖는다. 또한, 용량 소자(3400)는, 트랜지스터(3300)의 상방 또는 하방에 형성함으로써, 반도체 장치의 크기를 축소할 수 있어서 적합하다.
그 밖의 구조에 대해서는, 적절히 도 4 등에 관한 기재를 참작할 수 있다.
또한, 도 50에 나타내는 반도체 장치는, 도 49에 나타낸 반도체 장치의 트랜지스터(3200)의 구조가 상이할 뿐이다. 따라서, 도 50에 나타내는 반도체 장치에 대해서는, 도 49에 나타낸 반도체 장치의 기재를 참작한다. 구체적으로는, 도 50에 나타내는 반도체 장치는, 트랜지스터(3200)가 Fin형인 경우를 나타내고 있다. 트랜지스터(3200)를 Fin형으로 함으로써, 실효상의 채널 폭이 증대됨으로써 트랜지스터(3200)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높게 할 수 있기 때문에, 트랜지스터(3200)의 오프 특성을 향상시킬 수 있다. 또한, 트랜지스터(3200)는, p채널형 트랜지스터여도 n채널형 트랜지스터여도 상관없다.
본 실시 형태에서는, 트랜지스터(3200) 위에 트랜지스터(3300)를 갖고, 트랜지스터(3300) 위에 용량 소자(3400)를 갖는 반도체 장치의 일례를 나타냈지만, 트랜지스터(3200) 위에 트랜지스터(3300)와 마찬가지의 반도체를 갖는 트랜지스터를 하나 이상 갖는 구성으로 해도 상관없다. 이러한 구성으로 함으로써 반도체 장치의 집적도를 보다 높일 수 있다.
<기억 장치 2>
도 48의 (B)에 나타내는 반도체 장치는, 트랜지스터(3200)를 갖지 않는 점에서 도 48의 (A)에 나타낸 반도체 장치와 상이하다. 이 경우도, 도 48의 (A)에 나타낸 반도체 장치와 마찬가지의 동작에 의해 정보의 기입 및 유지 동작이 가능하다.
도 48의 (B)에 나타내는 반도체 장치에서의 정보의 판독에 대해서 설명한다. 트랜지스터(3300)가 도통 상태로 되면, 부유 상태인 제3 배선(3003)과 용량 소자(3400)가 도통하고, 제3 배선(3003)과 용량 소자(3400)의 사이에서 전하가 재분배된다. 그 결과, 제3 배선(3003)의 전위가 변화한다. 제3 배선(3003)의 전위의 변화량은, 용량 소자(3400)의 한쪽의 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 상이한 값을 취한다.
예를 들어, 용량 소자(3400)의 한쪽의 전극의 전위를 V, 용량 소자(3400)의 용량을 C, 제3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제3 배선(3003)의 전위를 VB0이라 하면, 전하가 재분배된 후의 제3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(3400)의 한쪽의 전극의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 제3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 제3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다도 높아지는 것을 알 수 있다.
그리고, 제3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층해서 배치하는 구성으로 하면 된다.
이상에 나타낸 반도체 장치는, 산화물 반도체를 사용한 오프 전류가 작은 트랜지스터를 적용함으로써, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하게 된다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 해당 반도체 장치는, 정보의 기입에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행하지 않기 때문에, 절연체의 열화와 같은 문제가 발생하지 않는다. 즉, 본 발명의 일 형태에 관한 반도체 장치는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라, 정보의 기입이 행해지기 때문에, 고속의 동작이 가능하게 된다. 본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 5)
<반도체 장치의 구조 2>
본 실시 형태에서는, 본 발명의 일 형태의 트랜지스터를 이용한 회로의 일례에 대해서 도면을 참조하여 설명한다.
<단면 구조>
도 51의 (A) 및 (B)에 본 발명의 일 형태의 반도체 장치의 단면도를 도시한다. 도 51의 (A)에서, X1-X2 방향은 채널 길이 방향, 도 51의 (B)에서, Y1-Y2 방향은 채널 폭 방향을 나타낸다. 도 51의 (A) 및 (B)에 나타내는 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(2200)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(2100)를 갖고 있다. 도 51의 (A) 및 (B)에서는, 제2 반도체 재료를 사용한 트랜지스터(2100)로서, 도 4에 예시한 트랜지스터를 적용한 예를 나타내고 있다.
제1 반도체 재료와 제2 반도체 재료는, 서로 다른 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘(변형 실리콘 포함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 비소화갈륨, 비소화 알루미늄 갈륨, 인화인듐, 질화갈륨, 유기 반도체 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 상술한 실시 형태에서 예시한 트랜지스터를 적용함으로써, 우수한 서브 스레숄드 특성이 얻어지고, 미세한 트랜지스터로 하는 것이 가능하다. 또한, 스위치 속도가 빠르기 때문에 고속 동작이 가능하고, 오프 전류가 낮기 때문에 누설 전류가 작다.
트랜지스터(2200)는, n채널형의 트랜지스터 또는 p채널형의 트랜지스터 중 어느 것이어도 되고, 회로에 따라 적절한 트랜지스터를 사용하면 된다. 또한, 산화물 반도체를 사용한 본 발명의 일 형태의 트랜지스터를 사용하는 것 이외에는, 사용하는 재료나 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
도 51의 (A) 및 (B)에 나타내는 구성에서는, 트랜지스터(2200)의 상부에, 절연체(2201), 절연체(2207) 및 절연체(2208)를 개재해서 트랜지스터(2100)가 설치되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(2100)의 사이에는, 복수의 배선(2202)이 설치되어 있다. 또한, 각종 절연체에 매립된 복수의 플러그(2203)에 의해, 상층과 하층에 각각 설치된 배선이나 전극이 전기적으로 접속되어 있다. 또한, 트랜지스터(2100)를 덮는 절연체(2204)와, 절연체(2204) 위에 배선(2205)이 설치되어 있다.
이와 같이, 2종류의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
여기서, 하층에 설치되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)의 반도체 막의 근방에 설치되는 절연체 중의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 설치되는 트랜지스터(2100)에 산화물 반도체를 사용한 경우, 트랜지스터(2100)의 반도체 막의 근방에 설치되는 절연체 중의 수소는, 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 되기 때문에, 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200)의 상층에 산화물 반도체를 사용한 트랜지스터(2100)를 적층해서 설치하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연체(2207)를 설치하는 것은 특히 효과적이다. 절연체(2207)에 의해, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상될 뿐 아니라, 하층으로부터 상층에 수소가 확산되는 것이 억제됨으로써 트랜지스터(2100)의 신뢰성도 동시에 향상시킬 수 있다.
절연체(2207)로서는, 예를 들어 산화알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
또한, 산화물 반도체 막을 포함하여 구성되는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 갖는 블록막을 형성하는 것이 바람직하다. 당해 블록막으로서는, 절연체(2207)와 마찬가지의 재료를 사용할 수 있고, 특히 산화알루미늄을 적용하는 것이 바람직하다. 산화알루미늄은, 그 성막 중에 하층의 절연체에 과잉 산소를 첨가할 수 있고, 열 공정에 의해, 과잉 산소가 트랜지스터(2100)의 산화물 반도체층으로 이동하여, 산화물 반도체층 중의 결함을 수복하는 효과가 있다. 또한 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 당해 블록막으로서 산화알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체 막으로부터의 산소의 탈리를 방지함과 함께, 산화물 반도체 막에의 물 및 수소의 혼입을 방지할 수 있다. 또한, 당해 블록막은, 절연체(2204)를 적층으로 함으로써 사용해도 되고, 절연체(2204)의 하측에 설치해도 된다.
또한, 트랜지스터(2200)는, 플래너형의 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터 등으로 할 수 있다. 그 경우의 단면도의 예를, 도 51의 (E) 및 (F)에 나타내었다. 반도체 기판(2211)의 위에 절연체(2212)가 설치되어 있다. 반도체 기판(2211)은, 선단이 가는 볼록부(핀이라고도 함)를 갖는다. 또한, 볼록부의 위에는, 절연체가 설치되어 있어도 된다. 그 절연체는, 볼록부를 형성할 때, 반도체 기판(2211)이 에칭되지 않도록 하기 위한 마스크로서 기능하는 것이다. 또한, 볼록부는, 선단이 가늘지 않아도 되고, 예를 들어 대략 직육면체의 볼록부이어도 되고, 선단이 굵은 볼록부이어도 된다. 반도체 기판(2211)의 볼록부 위에는, 게이트 절연체(2214)가 설치되고, 그 위에는, 게이트 전극(2213)이 설치되어 있다. 반도체 기판(2211)에는, 소스 영역 및 드레인 영역(2215)이 형성되어 있다. 또한, 여기에서는, 반도체 기판(2211)이, 볼록부를 갖는 예를 나타냈지만, 본 발명의 일 형태에 관한 반도체 장치는, 이것에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여, 볼록부를 갖는 반도체 영역을 형성해도 상관없다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 6)
〔CMOS 회로〕
도 51의 (C)에 도시하는 회로도는, p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로의 구성을 나타내고 있다.
〔아날로그 스위치〕
또한 도 51의 (D)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타내고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다. 본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 7)
<CPU>
이하에서는, 상술한 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU에 대해서 설명한다.
도 52는, 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시하는 블록도이다.
도 52에 나타내는 CPU는, 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기입 가능한 ROM(1199) 및 ROM 인터페이스(1189)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 설치해도 된다. 물론, 도 52에 나타내는 CPU는, 그 구성을 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다. 예를 들어, 도 52에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 당해 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 된다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코딩된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
도 52에 나타내는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀로서, 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 52에 나타내는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급이 행하여진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행하여지고, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
도 53은 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는, 전원 차단으로 기억 데이터가 휘발하는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발하지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는, 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 기타 소자를 또한 갖고 있어도 된다.
여기서, 회로(1202)에는, 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)에의 전원 전압의 공급이 정지했을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V) 또는 트랜지스터(1209)가 오프로 되는 전위가 계속해서 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통해서 접지되는 구성으로 한다.
스위치(1203)는, 일 도전형(예를 들어, n채널형)의 트랜지스터(1213)를 사용해서 구성되고, 스위치(1204)는, 일 도전형과는 역의 도전형(예를 들어, p채널형)의 트랜지스터(1214)를 사용해서 구성한 예를 나타낸다. 여기서, 스위치(1203)의 제1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제2 단자는 트랜지스터(1213)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(1203)는, 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제1 단자는, 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제2 단자는, 트랜지스터(1214)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(1204)는, 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은, 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 쪽은, 스위치(1203)의 제1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)는, 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제2 단자(트랜지스터(1214)의 소스와 드레인의 다른 쪽)는, 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)와, 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽과는 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 제1 게이트(제1 게이트 전극)에는, 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호(WE)와는 상이한 제어 신호(RD)에 의해 제1 단자와 제2 단자의 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자의 사이가 도통 상태일 때, 다른 쪽의 스위치의 제1 단자와 제2 단자의 사이는 비도통 상태로 된다.
트랜지스터(1209)의 소스와 드레인의 다른 쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 53에서는, 회로(1201)로부터 출력된 신호가, 트랜지스터(1209)의 소스와 드레인의 다른 쪽에 입력되는 예를 나타냈다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 논리소자(1206)에 의해 그 논리 값이 반전된 반전 신호가 되고, 회로(1220)를 통해서 회로(1201)에 입력된다.
또한, 도 53에서는, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 논리소자(1206) 및 회로(1220)를 통해서 회로(1201)에 입력하는 예를 나타냈지만 이것에 한정되지 않는다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호가, 논리 값을 반전시키지 않고, 회로(1201)에 입력되어도 된다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리 값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호를 당해 노드에 입력할 수 있다.
또한, 도 53에서, 기억 소자(1200)에 사용되는 트랜지스터 중, 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체를 포함하는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 트랜지스터 모두를, 채널이 산화물 반도체로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는, 트랜지스터(1209) 이외에도, 채널이 산화물 반도체로 형성되는 트랜지스터를 포함하고 있어도 되고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 53에서의 회로(1201)에는, 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 관한 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억되어 있던 데이터를, 회로(1202)에 설치된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류와 비교해서 현저하게 낮다. 그 때문에, 당해 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 해서, 기억 소자(1200)는, 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 설치함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에, 회로(1201)가 원래의 데이터를 다시 유지할 때까지의시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의해 유지된 신호는, 트랜지스터(1210)의 게이트에 입력된다. 그 때문에, 기억 소자(1200)에의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를, 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 그 때문에, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(1200)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간으로도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예로서 설명했지만, 기억 소자(1200)는, DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-Tag(Radio Frequency Tag)에도 응용 가능하다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 8)
<촬상 장치>
도 54의 (A)는, 본 발명의 일 형태에 관한 촬상 장치(200)의 예를 나타내는 상면도이다. 촬상 장치(200)는, 화소부(210)와, 화소부(210)를 구동하기 위한 주변 회로(260)와, 주변 회로(270), 주변 회로(280)와, 주변 회로(290)를 갖는다. 화소부(210)는, p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형상으로 배치된 복수의 화소(211)를 갖는다. 주변 회로(260), 주변 회로(270), 주변 회로(280) 및 주변 회로(290)는, 각각 복수의 화소(211)에 접속하여, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에서, 주변 회로(260), 주변 회로(270), 주변 회로(280) 및 주변 회로(290) 등의 모두를 가리켜서 「주변 회로」 또는 「구동 회로」라고 칭하는 경우가 있다. 예를 들어, 주변 회로(260)는, 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는, 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출광(P1)을 방사할 수 있다.
또한, 주변 회로는, 적어도, 논리 회로, 스위치, 버퍼, 증폭 회로 또는 변환 회로의 하나를 갖는다. 또한, 주변 회로는, 화소부(210)를 형성하는 기판 위에 형성해도 된다. 또한, 주변 회로의 일부 또는 전부에 IC 칩 등의 반도체 장치를 사용해도 된다. 또한, 주변 회로는, 주변 회로(260), 주변 회로(270), 주변 회로(280) 및 주변 회로(2900 중 어느 하나 이상을 생략해도 된다.
또한, 도 54의 (B)에 도시한 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에 있어서, 화소(211)를 기울여서 배치해도 된다. 화소(211)를 기울여서 배치함으로써, 행방향 및 열방향의 화소 간격(피치)을 짧게 할 수 있다. 이에 의해, 촬상 장치(200)에 있어서의 촬상의 품질을 더욱 높일 수 있다.
<화소의 구성예 1>
촬상 장치(200)가 갖는 1개의 화소(211)를 복수의 부화소(212)로 구성하고, 각각의 부화소(212)에 특정한 파장 대역의 광을 투과하는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 55의 (A)는, 컬러 화상을 취득하기 위한 화소(211)의 일례를 나타내는 상면도이다. 도 55의 (A)에 나타내는 화소(211)는, 적(R)의 파장 대역의 광을 투과하는 컬러 필터가 설치된 부화소(212)(이하, 「부화소(212R)」라고도 함), 녹(G)의 파장 대역의 광을 투과하는 컬러 필터가 설치된 부화소(212)(이하, 「부화소(212G)」라고도 함) 및 청(B)의 파장 대역의 광을 투과하는 컬러 필터가 설치된 부화소(212)(이하, 「부화소(212B)」라고도 함)를 갖는다. 부화소(212)는, 포토 센서로서 기능시킬 수 있다.
부화소(212)(부화소(212R), 부화소(212G) 및 부화소(212B))는, 배선(231), 배선(247), 배선(248), 배선(249), 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G) 및 부화소(212B)는, 각각이 독립된 배선(253)에 접속하고 있다. 또한, 본 명세서 등에서, 예를 들어 n행째의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 배선(248[n]) 및 배선(249[n])이라고 기재한다. 또한, 예를 들어 m열째의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재한다. 또한, 도 55의 (A)에서, m열째의 화소(211)가 갖는 부화소(212R)에 접속하는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속하는 배선(253)을 배선(253[m]G) 및 부화소(212B)에 접속하는 배선(253)을 배선(253[m]B)이라 기재하고 있다. 부화소(212)는, 상기 배선을 통해서 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는, 인접하는 화소(211)의, 동일한 파장 대역의 광을 투과하는 컬러 필터가 설치된 부화소(212)끼리 스위치를 통해서 전기적으로 접속하는 구성을 갖는다. 도 55의 (B)에, n행(n은 1 이상 p 이하의 정수) m열(m은 1 이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와, 해당 화소(211)에 인접하는 n+1행 m열에 배치된 화소(211)가 갖는 부화소(212)의 접속 예를 나타낸다. 도 55의 (B)에서, n행 m열에 배치된 부화소(212R)와, n+1행 m열에 배치된 부화소(212R)가 스위치(201)를 통해서 접속되어 있다. 또한, n행 m열에 배치된 부화소(212G)와, n+1행 m열에 배치된 부화소(212G)가 스위치(202)를 통해서 접속되어 있다. 또한, n행 m열에 배치된 부화소(212B)와, n+1행 m열에 배치된 부화소(212B)가 스위치(203)를 통해서 접속되어 있다.
또한, 부화소(212)에 사용하는 컬러 필터는, 적(R), 녹(G), 청(B)에 한정되지 않고, 각각 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터를 사용해도 된다. 1개의 화소(211)에 3종류의 서로 다른 파장 대역의 광을 검출하는 부화소(212)를 설치함으로써, 풀컬러 화상을 취득할 수 있다.
또는, 각각 적(R), 녹(G) 및 청(B)의 광을 투과하는 컬러 필터가 설치된 부화소(212) 외에, 황(Y)의 광을 투과하는 컬러 필터가 설치된 부화소(212)를 갖는 화소(211)를 사용해도 된다. 또는, 각각 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터가 설치된 부화소(212) 외에, 청(B)의 광을 투과하는 컬러 필터가 설치된 부화소(212)를 갖는 화소(211)를 사용해도 된다. 1개의 화소(211)에 4종류의 서로 다른 파장 대역의 광을 검출하는 부화소(212)를 설치함으로써, 취득한 화상의 색의 재현성을 더욱 높일 수 있다.
또한, 예를 들어 도 55의 (A)에서, 적색의 파장 대역의 광을 검출하는 부화소(212), 녹색의 파장 대역의 광을 검출하는 부화소(212) 및 청색의 파장 대역의 광을 검출하는 부화소(212)의 화소수비(또는 수광 면적비)는, 1:1:1이 아니어도 상관없다. 예를 들어, 화소수비(수광 면적비)를 적:녹:청=1:2:1로 하는 Bayer 배열로 해도 된다. 또는, 화소수비(수광 면적비)를 적:녹:청=1:6:1로 해도 된다.
또한, 화소(211)에 설치하는 부화소(212)는 1개이어도 되지만, 2개 이상이 바람직하다. 예를 들어, 동일한 파장 대역의 광을 검출하는 부화소(212)를 2개 이상 설치함으로써, 용장성을 높이고, 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하여, 적외광을 투과하는 IR(IR: Infrared) 필터를 사용함으로써, 적외광을 검출하는 촬상 장치(200)를 실현할 수 있다.
또한, ND(ND: Neutral Density) 필터(감광 필터)를 사용함으로써, 광전 변환 소자(수광 소자)에 대광량의 광이 입사했을 때 발생하는 출력 포화하는 것을 방지할 수 있다. 감광량이 상이한 ND 필터를 조합해서 사용함으로써 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 이외에, 화소(211)에 렌즈를 설치해도 된다. 여기서, 도 56의 단면도를 사용하여, 화소(211), 필터(254), 렌즈(255)의 배치 예를 설명한다. 렌즈(255)를 설치함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 56의 (A)에 도시한 바와 같이, 화소(211)에 형성한 렌즈(255), 필터(254)(필터(254R), 필터(254G) 및 필터(254B)) 및 화소 회로(230) 등을 통해서 광(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
단, 일점 쇄선으로 둘러싼 영역에 나타낸 바와 같이, 화살표로 나타내는 광(256)의 일부가 배선(257)의 일부에 의해 차광되어버리는 경우가 있다. 따라서, 도 56의 (B)에 도시하는 바와 같이 광전 변환 소자(220)측에 렌즈(255) 및 필터(254)를 배치하고, 광전 변환 소자(220)가 광(256)을 효율적으로 수광시키는 구조가 바람직하다. 광전 변환 소자(220)측으로부터 광(256)을 광전 변환 소자(220)에 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 56에 나타내는 광전 변환 소자(220)로서, pn형 접합 또는 pin형의 접합이 형성된 광전 변환 소자를 사용해도 된다.
또한, 광전 변환 소자(220)를, 방사선을 흡수해서 전하를 발생시키는 기능을 갖는 물질을 사용해서 형성해도 된다. 방사선을 흡수해서 전하를 발생시키는 기능을 갖는 물질로서는, 셀레늄, 요오드화 납, 요오드화 수은, 비소화갈륨, 텔루륨화카드뮴, 카드뮴 아연 합금 등이 있다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 가시광이나, 자외광, 적외광 외에, X선이나, 감마선과 같은 폭넓은 파장 대역에 걸쳐 광 흡수 계수를 갖는 광전 변환 소자(220)를 실현할 수 있다.
여기서, 촬상 장치(200)가 갖는 1개의 화소(211)는, 도 56에 나타내는 부화소(212) 외에, 제1 필터를 갖는 부화소(212)를 가져도 된다.
<화소의 구성예 2>
이하에서는, 실리콘을 사용한 트랜지스터와, 본 발명에 따른 산화물 반도체를 사용한 트랜지스터를 사용해서 화소를 구성하는 일례에 대해 설명한다.
도 57의 (A) 및 (B)는, 촬상 장치를 구성하는 소자의 단면도이다.
도 57의 (A)에 나타내는 촬상 장치는, 실리콘 기판(300)에 설치된 실리콘을 사용한 트랜지스터(351) 위에 적층해서 배치된 산화물 반도체를 사용한 트랜지스터(353) 및 트랜지스터(354), 및 실리콘 기판(300)에 설치된, 애노드(361)와, 캐소드(362)를 갖는 포토 다이오드(360)를 포함한다. 각 트랜지스터 및 포토 다이오드(360)는, 다양한 플러그(370) 및 배선(371)과 전기적인 접속을 갖는다. 또한, 포토 다이오드(360)의 애노드(361)는, 저저항 영역(363)을 통해서 플러그(370)와 전기적으로 접속을 갖는다.
또한 촬상 장치는, 실리콘 기판(300)에 설치된 트랜지스터(351) 및 포토 다이오드(360)를 갖는 층(305)과, 층(305)과 접해서 설치되고, 배선(371)을 갖는 층(320)과, 층(320)과 접해서 설치되고, 트랜지스터(353) 및 트랜지스터(354)를 갖는 층(331)과, 층(331)과 접해서 설치되고, 배선(372) 및 배선(373)을 갖는 층(340)을 구비하고 있다.
또한, 도 57의 (A)의 단면도의 일례에서는, 실리콘 기판(300)에 있어서, 트랜지스터(351)가 형성된 면과는 반대측의 면에 포토 다이오드(360)의 수광면을 갖는 구성으로 한다. 해당 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 그 때문에, 고개구율의 화소를 형성할 수 있다. 또한, 포토 다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 동일하게 할 수도 있다.
또한, 산화물 반도체를 사용한 트랜지스터를 사용해서 화소를 구성하는 경우에는, 층(305)을 트랜지스터를 갖는 층으로 하면 된다. 또는 층(305)을 생략하고, 산화물 반도체를 사용한 트랜지스터만으로 화소를 구성해도 된다.
또한, 도 57의 (A)의 단면도에서, 층(305)에 설치하는 포토 다이오드(360)와, 층(331)에 설치하는 트랜지스터를 중첩되도록 형성할 수 있다. 그렇게 하면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 57의 (B)는, 촬상 장치는 층(340)측에 포토 다이오드(365)를 트랜지스터의 위에 배치한 구조로 할 수 있다. 도 57의 (B)에서, 예를 들어 층(305)에는, 실리콘을 사용한 트랜지스터(351) 및 트랜지스터(352)를 갖고, 층(320)에는 배선(371)을 갖고, 층(331)에는 산화물 반도체층을 사용한 트랜지스터(353), 트랜지스터(354)를 갖고, 층(340)에는 포토 다이오드(365)를 갖고 있으며, 포토 다이오드(365)는, 반도체층(366), 반도체층(367), 반도체층(368)으로 구성되어 있고, 배선(373)과, 플러그(370)를 통한 배선(374)과 전기적으로 접속하고 있다.
도 57의 (B)에 나타내는 소자 구성으로 함으로써, 개구율을 넓게 할 수 있다.
또한, 포토 다이오드(365)에는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용해도 된다. 포토 다이오드(365)는, n형의 반도체층(368), i형의 반도체층(367) 및 p형의 반도체층(366)이 순서대로 적층된 구성을 갖고 있다. i형의 반도체층(367)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형의 반도체층(366) 및 n형의 반도체층(368)에는, 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토 다이오드(365)는, 가시광의 파장 영역에서의 감도가 높아, 미약한 가시광을 검지하기 쉽다.
여기서, 트랜지스터(351) 및 포토 다이오드(360)를 갖는 층(305)과, 트랜지스터(353) 및 트랜지스터(354)를 갖는 층(331)과의 사이에는 절연체(380)가 설치된다. 단, 절연체(380)의 위치는 한정되지 않는다.
트랜지스터(351)의 채널 형성 영역 근방에 설치되는 절연체 중의 수소는, 실리콘의 댕글링 본드를 종단하여, 트랜지스터(351)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(353) 및 트랜지스터(354) 등의 근방에 설치되는 절연체 중의 수소는, 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 된다. 그 때문에, 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터의 상층에 산화물 반도체를 사용한 트랜지스터를 적층해서 설치하는 경우, 이들 사이에 수소를 막는 기능을 갖는 절연체(380)를 설치하는 것이 바람직하다. 절연체(380)보다 하층에 수소를 가둠으로써, 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380)보다 하층으로부터, 절연체(380)보다 상층에 수소가 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성을 향상시킬 수 있다. 또한, 트랜지스터(353) 및 트랜지스터(354) 위에 절연체(381)를 설치함으로써, 산화물 반도체 중의 산소의 확산을 방지할 수 있어서 바람직하다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 9)
<RF 태그>
본 실시 형태에서는, 상술한 실시 형태에서 설명한 트랜지스터 또는 기억 장치를 포함하는 RF 태그에 대해서, 도 58을 참조하여 설명한다.
본 실시 형태에서의 RF 태그는, 내부에 기억 회로를 갖고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 사용해서 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RF 태그는, 물품 등의 개체 정보를 판독함으로써 물품의 식별을 행하는 개체 인증 시스템 등에 사용하는 것이 가능하다. 또한, 이들 용도에 사용하기 위해서는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대해서 도 58을 사용해서 설명한다. 도 58은 RF 태그의 구성예를 도시하는 블록도이다.
도 58에 도시하는 바와 같이 RF 태그(800)는, 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한 RF 태그(800)는, 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖고 있다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제하는 것이 가능한 재료, 예를 들어 산화물 반도체가 사용된 구성으로 해도 된다. 이에 의해, 역방향 전류에 기인하는 정류 작용의 저하를 억제하고, 복조 회로의 출력이 포화하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형으로 근접시킬 수 있다. 또한, 데이터의 전송 형식은, 한 쌍의 코일을 대향 배치해서 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자기 유도 방식, 전파를 이용해서 교신하는 전파 방식의 3개로 크게 구별된다. 본 실시 형태에 나타내는 RF 태그(800)는, 그 어떤 방식에든 사용하는 것이 가능하다.
다음으로 각 회로의 구성에 대해서 설명한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802)와의 사이에서 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는, 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 2배압 정류하고, 후단에 설치된 용량 소자에 의해, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는, 리미터 회로를 설치해도 된다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 어떤 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는, 입력 전위로부터 안정된 전원 전압을 생성하여, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는, 내부에 리셋 신호 생성 회로를 갖고 있어도 된다. 리셋 신호 생성 회로는, 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는, 입력 교류 신호를 포락선 검출함으로써 복조하여, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는, 안테나(804)로부터 출력하는 데이터에 따라서 변조를 행하기 위한 회로이다.
논리 회로(809)는, 복조 신호를 해석하고, 처리를 행하기 위한 회로이다. 기억 회로(810)는, 입력된 정보를 유지하는 회로이며, 로우 디코더, 칼럼 디코더, 기억 영역 등을 갖는다. 또한, ROM(811)은, 고유 번호(ID) 등을 저장하고, 처리에 따라서 출력을 행하기 위한 회로이다.
또한, 상술한 각 회로는, 필요에 따라 적절히 취사할 수 있다.
여기서, 상술한 실시 형태에서 설명한 기억 회로를, 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태의 기억 회로는, 전원이 차단된 상태이어도 정보를 유지할 수 있기 때문에, RF 태그에 적절하게 사용할 수 있다. 또한 본 발명의 일 형태의 기억 회로는, 데이터의 기입에 필요한 전력(전압)이 종래의 불휘발성 메모리에 비해서 현저하게 작기 때문에, 데이터의 판독 시와 기입 시의 최대 통신 거리의 차를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기입 시에 전력이 부족하여, 오동작 또는 오기입이 발생하는 것을 억제할 수 있다.
또한, 본 발명의 일 형태의 기억 회로는, 불휘발성의 메모리로서 사용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는, 생산자가 ROM(811)에 데이터를 기입하기 위한 커맨드를 별도 준비하여, 유저가 자유롭게 재기입할 수 없도록 해 두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기입한 뒤에 제품을 출하함으로써, 제작한 RF 태그 모두에 대해서 고유 번호를 부여하는 것이 아니라, 출하하는 양품에만 고유 번호를 할당하는 것이 가능하게 되어, 출하 후의 제품의 고유 번호가 불연속으로 되지 않아 출하 후의 제품에 대응한 고객 관리가 용이하게 된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 10)
<표시 장치>
이하에서는, 본 발명의 일 형태에 관한 표시 장치에 대해서, 도 59 및 도 60을 사용해서 설명한다. 표시 장치에 사용되는 표시 소자로서는, 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등을 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electroluminescence), 유기 EL 등을 포함한다. 이하에서는, 표시 장치의 일례로서 EL 소자를 사용한 표시 장치(EL 표시 장치) 및 액정 소자를 사용한 표시 장치(액정 표시 장치)에 대해서 설명한다.
또한, 이하에 나타내는 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 이하에 나타내는 표시 장치는, 화상 표시 디바이스 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC, TCP가 설치된 모듈, TCP의 앞에 프린트 배선판을 갖는 모듈 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
도 59는, 본 발명의 일 형태에 관한 EL 표시 장치의 일례이다. 도 59의 (A)에, EL 표시 장치의 화소의 회로도를 나타낸다. 도 59의 (B)는, EL 표시 장치 전체를 도시하는 상면도이다. 또한, 도 59의 (C)는, 도 59의 (B)의 일점 쇄선 M-N의 일부에 대응하는 M-N 단면이다.
도 59의 (A)는, EL 표시 장치에 사용되는 화소의 회로도의 일례이다.
또한, 본 명세서 등에서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대해서, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이, 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않는 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히, 단자의 접속처로서 복수의 개소가 상정되는 경우에는, 그 단자의 접속처를 특정한 개소에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만, 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서는, 어떤 회로에 대해서 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 대해서 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 대해서, 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 대해서, 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
도 59의 (A)에 나타내는 EL 표시 장치는, 스위치 소자(743)와, 트랜지스터(741)와, 용량 소자(742)와, 발광 소자(719)를 갖는다.
또한, 도 59의 (A) 등은, 회로 구성의 일례이기 때문에, 또한 트랜지스터를 추가하는 것이 가능하다. 반대로, 도 59의 (A)의 각 노드에 있어서, 트랜지스터, 스위치, 수동 소자 등을 추가하지 않도록 하는 것도 가능하다.
트랜지스터(741)의 게이트는, 스위치 소자(743)의 일단 및 용량 소자(742)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽 전극과 전기적으로 접속되고, 발광 소자(719)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 드레인은 전원 전위(VDD)가 부여된다. 스위치 소자(743)의 타단부는 신호 선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극은 정전위가 부여된다. 또한, 정전위는 접지 전위(GND) 또는 그것보다 작은 전위로 한다.
스위치 소자(743)로서는, 트랜지스터를 사용하면 바람직하다. 트랜지스터를 사용함으로써 화소의 면적을 작게 할 수 있고, 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위치 소자(743)로서, 트랜지스터(741)와 동일 공정을 거쳐서 제작된 트랜지스터를 사용하면, EL 표시 장치의 생산성을 높일 수 있다. 또한, 트랜지스터(741) 또는/및 스위치 소자(743)로서는, 예를 들어 도 4에 도시하는 트랜지스터를 적용할 수 있다.
도 59의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는, 기판(700)과, 기판(750)과, 시일재(734)와, 구동 회로(735)와, 구동 회로(736)와, 화소(737)와, FPC(732)를 갖는다. 시일재(734)는, 화소(737), 구동 회로(735) 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750)의 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 시일재(734)의 외측에 배치해도 상관없다.
도 59의 (C)는, 도 59의 (B)의 일점 쇄선 M-N의 일부에 대응하는 EL 표시 장치의 단면도이다.
도 59의 (C)에는, 트랜지스터(741)로서, 기판(700) 위의 절연체(712a)와, 도전체(704a)를 갖고, 절연체(712a) 및 도전체(704a) 위에 있고 도전체(704a)와 일부가 중첩되는 영역을 갖는 절연체(706a)와, 절연체(706a) 위의 반도체(706b)와, 반도체(706b)의 상면과 접하는 도전체(716a1) 및 도전체(716a2)와, 도전체(716a1) 위 및 도전체(716a2) 위의 절연체(710)와, 반도체(706b) 위의 절연체(706c)와, 절연체(706c) 위의 절연체(718b)와, 절연체(718b) 위에 있고 반도체(706b)와 중첩되는 도전체(714a)를 갖는 구조를 나타낸다. 또한, 트랜지스터(741)의 구조는 일례이며, 도 59의 (C)에 나타내는 구조와 상이한 구조여도 상관없다.
도 59의 (C)에 나타내는 트랜지스터(741)에 있어서, 도전체(704a)는 게이트 전극으로서의 기능을 갖고, 절연체(712a)는 게이트 절연체로서의 기능을 갖고, 도전체(716a1)는 소스 전극으로서의 기능을 갖고, 도전체(716a2)는 드레인 전극으로서의 기능을 갖고, 절연체(718b)는 게이트 절연체로서의 기능을 갖고, 도전체(714a)는 게이트 전극으로서의 기능을 갖는다. 또한, 절연체(706a), 반도체(706b) 및 절연체(706c)는, 광이 닿음으로써 전기 특성이 변동되는 경우가 있다. 따라서, 도전체(704a), 도전체(716a1), 도전체(716a2) 또는 도전체(714a) 중 어느 하나 이상이 차광성을 가지면 바람직하다.
도 59의 (C)에는, 용량 소자(742)로서, 도전체(704b) 위에 있고 도전체(704b)와 일부가 중첩되는 영역을 갖는 절연체(706d)와, 절연체(706d) 위의 반도체(706e)와, 반도체(706e)의 상면과 접하는 도전체(716a3) 및 도전체(716a4)와, 도전체(716a3) 위 및 도전체(716a4) 위의 절연체(710)와, 반도체(706e) 위의 절연체(706f)와, 절연체(706f) 위의 절연체(718b)와, 절연체(718b) 위에 있고 반도체(706e)와 중첩되는 도전체(714b)를 갖는 구조를 나타낸다.
용량 소자(742)에 있어서, 도전체(704b)는 한쪽의 전극으로서 기능하고, 도전체(714b)는 다른 쪽의 전극으로서 기능한다.
용량 소자(742)는, 트랜지스터(741)와 공통되는 막을 사용해서 제작할 수 있다. 또한, 도전체(704a) 및 도전체(704b)를 동종의 도전체로 하면 바람직하다. 그 경우, 도전체(704a) 및 도전체(704b)는 동일 공정을 거쳐서 형성할 수 있다. 또한, 도전체(714a) 및 도전체(714b)를 동종의 도전체로 하면 바람직하다. 그 경우, 도전체(714a) 및 도전체(714b)는 동일 공정을 거쳐서 형성할 수 있다.
도 59의 (C)에 나타내는 용량 소자(742)는, 점유 면적당 용량이 큰 용량 소자이다. 따라서, 도 59의 (C)는 표시 품위가 높은 EL 표시 장치이다. 또한, 용량 소자(742)의 구조는 일례이며, 도 59의 (C)에 나타내는 구조와 상이한 구조여도 상관없다.
트랜지스터(741) 및 용량 소자(742) 위에는, 절연체(728)가 배치되고, 절연체(728) 위에는 절연체(720)가 배치된다. 여기서, 절연체(728) 및 절연체(720)는, 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716a1)에 달하는 개구부를 가져도 된다. 절연체(720) 위에는, 도전체(781)가 배치된다. 도전체(781)는, 절연체(728) 및 절연체(720)의 개구부를 통해서 트랜지스터(741)와 전기적으로 접속해도 된다.
도전체(781) 위에는, 도전체(781)에 달하는 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는, 격벽(784)의 개구부에서 도전체(781)와 접하는 발광층(782)이 배치된다. 발광층(782) 위에는, 도전체(783)가 배치된다. 도전체(781), 발광층(782) 및 도전체(783)가 중첩되는 영역이, 발광 소자(719)가 된다.
여기까지는, EL 표시 장치의 예에 대해서 설명하였다. 이어서, 액정 표시 장치의 예에 대해 설명한다.
도 60의 (A)는, 액정 표시 장치의 화소의 구성예를 도시하는 회로도이다. 도 60의 (A)에 나타내는 화소는, 트랜지스터(751)와, 용량 소자(752)와, 한 쌍의 전극간에 액정이 충전된 소자(액정 소자)(753)를 갖는다.
트랜지스터(751)에서는, 소스, 드레인의 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속되어 있다.
용량 소자(752)에서는, 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)에서는, 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 상술한 용량 소자(752)의 다른 쪽 전극이 전기적으로 접속하는 배선에 부여되는 공통 전위와, 액정 소자(753)의 다른 쪽 전극에 부여되는 공통 전위가 서로 다른 전위여도 된다.
또한, 액정 표시 장치도, 상면도는 EL 표시 장치와 마찬가지로 해서 설명한다. 도 59의 (B)의 일점 쇄선 M-N에 대응하는 액정 표시 장치의 단면도를 도 60의 (B)에 나타내었다. 도 60의 (B)에서, FPC(732)는, 단자(731)를 통해서 배선(733a)과 접속된다. 또한, 배선(733a)은, 트랜지스터(751)를 구성하는 도전체 또는 반도체 중 어느 하나와 동종의 도전체 또는 반도체를 사용해도 된다.
트랜지스터(751)는, 트랜지스터(741)에 관한 기재를 참조한다. 또한, 용량 소자(752)는, 용량 소자(742)에 관한 기재를 참조한다. 또한, 도 60의 (B)에는, 도 59의 (C)의 용량 소자(742)에 대응한 용량 소자(752)의 구조를 나타냈지만, 이것에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체에 산화물 반도체를 사용한 경우, 매우 오프 전류가 작은 트랜지스터로 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어려워, 장기간에 걸쳐서 액정 소자(753)에 인가되는 전압을 유지할 수 있다. 그 때문에, 움직임이 적은 동화상이나 정지 화상의 표시 시에, 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)의 동작을 위한 전력이 불필요하게 되고, 소비 전력이 작은 액정 표시 장치로 할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있기 때문에, 개구율이 높은 액정 표시 장치 또는 고정밀화한 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는, 절연체(721)가 배치된다. 여기서, 절연체(721)는, 트랜지스터(751)에 달하는 개구부를 갖는다. 절연체(721) 위에는 도전체(791)가 배치된다. 도전체(791)는, 절연체(721)의 개구부를 통해서 트랜지스터(751)와 전기적으로 접속한다.
도전체(791) 위에는, 배향막으로서 기능하는 절연체(792)가 배치된다. 절연체(792) 위에는, 액정층(793)이 배치된다. 액정층(793) 위에는, 배향막으로서 기능하는 절연체(794)가 배치된다. 절연체(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연체(794) 위에는, 도전체(796)가 배치된다. 도전체(796) 위에는 기판(797)이 배치된다.
상술한 구조를 가짐으로써, 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공할 수 있다. 또는, 표시 품위가 높은 표시 장치를 제공할 수 있다. 또는, 고정밀의 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들어 EL 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 격자 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(마이크로·일렉트로·메커니컬·시스템)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), DMS(디지털·마이크로·셔터), IMOD(인터페어런스·모듈레이션)소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 1개를 갖고 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖고 있어도 된다.
EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 모니터나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부 또는 전부가, 알루미늄, 은 등을 갖도록 하면 된다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이에 의해 더욱 소비 전력을 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체의 아래에, 그래핀이나 그래파이트를 배치해도 된다. 그래핀이나 그래파이트는, 복수의 층을 중첩해서, 다층막으로 해도 된다. 이와 같이, 그래핀이나 그래파이트를 설치함으로써, 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체 등을 용이하게 성막할 수 있다. 또한, 그 위에 결정을 갖는 p형 GaN 반도체 등을 설치하고, LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체와의 사이에, AlN층을 형성해도 된다. 또한, LED가 갖는 GaN 반도체는, MOCVD로 성막해도 된다. 단, 그래핀을 설치함으로써, LED가 갖는 GaN 반도체는, 스퍼터링법으로 성막하는 것도 가능하다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 11)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈에 대해서, 도 61을 사용해서 설명을 행한다.
<표시 모듈>
도 61에 나타내는 표시 모듈(6000)은, 상부 커버(6001)와 하부 커버(6002)와의 사이에, FPC(6003)에 접속된 터치 패널(6004), FPC(6005)에 접속된 표시 패널(6006), 백라이트 유닛(6007), 프레임(6009), 프린트 기판(6010), 배터리(6011)를 갖는다. 또한, 백라이트 유닛(6007), 배터리(6011), 터치 패널(6004) 등은, 설치되지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는, 예를 들어 표시 패널(6006)이거나, 프린트 기판에 실장된 집적 회로에 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는, 터치 패널(6004) 및 표시 패널(6006)의 사이즈로 맞춰서, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(6004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(6006)에 중첩해서 사용할 수 있다. 또한, 표시 패널(6006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 광 센서를 설치하여, 광학식의 터치 패널 기능을 부가하는 것도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 설치하여, 정전 용량 방식의 터치 패널 기능을 부가하는 것도 가능하다.
백라이트 유닛(6007)은 광원(6008)을 갖는다. 광원(6008)을 백라이트 유닛(6007)의 단부에 설치하여, 광 확산판을 사용하는 구성으로 해도 된다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 프린트 기판(6010)으로부터 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(6009)은 방열판으로서의 기능을 갖고 있어도 된다.
프린트 기판(6010)은, 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 되고, 별도 설치한 배터리(6011)이어도 된다. 또한, 상용 전원을 사용하는 경우에는, 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가해서 설치해도 된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 12)
<리드 프레임형의 인터포저를 사용한 패키지>
도 62의 (A)에, 리드 프레임형의 인터포저를 사용한 패키지의 단면 구조를 나타내는 사시도를 나타낸다. 도 62의 (A)에 나타내는 패키지는, 본 발명의 일 형태에 관한 반도체 장치에 상당하는 칩(551)이, 와이어 본딩법에 의해, 인터포저(550) 위의 단자(552)와 접속되어 있다. 단자(552)는, 인터포저(550)의 칩(551)이 마운트되어 있는 면 위에 배치되어 있다. 그리고 칩(551)은, 몰드 수지(553)에 의해 밀봉되어 있어도 되지만, 각 단자(552)의 일부가 노출된 상태에서 밀봉되도록 한다.
패키지가 회로 기판에 실장되어 있는 전자 기기(휴대 전화)의 모듈의 구성을, 도 62의 (B)에 나타내었다. 도 62의 (B)에 나타내는 휴대 전화의 모듈은, 프린트 배선 기판(601)에, 패키지(602)와, 배터리(604)가 실장되어 있다. 또한, 표시 소자가 설치된 패널(600)에, 프린트 배선 기판(601)이 FPC(603)에 의해 실장되어 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 13)
본 실시 형태에서는, 본 발명의 일 형태의 전자 기기 및 조명 장치에 대해서, 도면을 사용해서 설명한다.
<전자 기기>
본 발명의 일 형태의 반도체 장치를 사용하여, 전자 기기나 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용하여, 신뢰성이 높은 전자 기기나 조명 장치를 제작할 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용하여, 터치 센서의 검출 감도가 향상된 전자 기기나 조명 장치를 제작할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
또한, 본 발명의 일 형태의 전자 기기 또는 조명 장치는 가요성을 갖는 경우, 가옥이나 빌딩의 내벽 또는 외벽 또는 자동차의 내장 또는 외장의 곡면을 따라 내장하는 것도 가능하다.
또한, 본 발명의 일 형태의 전자 기기는, 이차 전지를 갖고 있어도 되고, 비접촉 전력 전송을 사용하여, 이차 전지를 충전할 수 있으면 바람직하다.
이차 전지로서는, 예를 들어 겔상 전해질을 사용하는 리튬 중합체 전지(리튬 이온 중합체 전지) 등의 리튬 이온 이차 전지, 리튬 이온 전지, 니켈 수소 전지, 니카드 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 은 아연 전지 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는, 안테나를 갖고 있어도 된다. 안테나에서 신호를 수신함으로써, 표시부에서 영상이나 정보 등의 표시를 행할 수 있다. 또한, 전자 기기가 이차 전지를 갖는 경우, 안테나를, 비접촉 전력 전송에 사용해도 된다.
도 63의 (A)는 휴대형 게임기이며, 하우징(7101), 하우징(7102), 표시부(7103), 표시부(7104), 마이크(7105), 스피커(7106), 조작 키(7107), 스타일러스(7108) 등을 갖는다. 본 발명의 일 형태에 관한 반도체 장치는, 하우징(7101)에 내장되어 있는 집적 회로, CPU 등에 사용할 수 있다. 표시부(7103) 또는 표시부(7104)에 본 발명의 일 형태에 관한 발광 장치를 사용함으로써, 유저의 사용감이 우수하고, 품질의 저하가 일어나기 어려운 휴대형 게임기를 제공할 수 있다. 또한, 도 63의 (A)에 나타낸 휴대형 게임기는, 2개의 표시부(7103)와 표시부(7104)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 63의 (B)는 스마트와치이며, 하우징(7302), 표시부(7304), 조작 버튼(7311, 7312), 접속 단자(7313), 밴드(7321), 이음쇠(7322) 등을 갖는다. 본 발명의 일 형태에 관한 반도체 장치는, 표시부(7304) 또는 하우징(7302)에 내장되어 있는 메모리, CPU 등에 사용할 수 있다.
도 63의 (C)는 휴대 정보 단말기이며, 하우징(7501)에 내장된 표시부(7502) 외에, 조작 버튼(7503), 외부 접속 포트(7504), 스피커(7505), 마이크(7506), 표시부(7502) 등을 구비하고 있다. 본 발명의 일 형태에 관한 반도체 장치는, 하우징(7501)에 내장되어 있는 모바일용 메모리, CPU 등에 사용할 수 있다. 또한, 표시부(7502)는, 매우 고정밀로 할 수 있기 때문에, 중소형이면서 풀 하이비전, 4k 또는 8k 등, 다양한 표시를 행할 수 있어, 매우 선명한 화상을 얻을 수 있다.
도 63의 (D)는 비디오 카메라이며, 제1 하우징(7701), 제2 하우징(7702), 표시부(7703), 조작 키(7704), 렌즈(7705), 접속부(7706) 등을 갖는다. 조작 키(7704) 및 렌즈(7705)는, 제1 하우징(7701)에 설치되어 있고, 표시부(7703)는 제2 하우징(7702)에 설치되어 있다. 그리고, 제1 하우징(7701)과 제2 하우징(7702)은, 접속부(7706)에 의해 접속되어 있고, 제1 하우징(7701)과 제2 하우징(7702)의 사이의 각도는, 접속부(7706)에 의해 변경이 가능하다. 표시부(7703)에서의 영상을, 접속부(7706)에서의 제1 하우징(7701)과 제2 하우징(7702)과의 사이의 각도에 따라서 전환하는 구성으로 해도 된다. 렌즈(7705)의 촛점이 되는 위치에는 본 발명의 일 형태의 촬상 장치를 구비할 수 있다. 본 발명의 일 형태에 관한 반도체 장치는, 제1 하우징(7701)에 내장되어 있는 집적 회로, CPU 등에 사용할 수 있다.
도 63의 (E)는 디지털 사이니지이며, 전주(7921)에 설치된 표시부(7922)를 구비하고 있다. 본 발명의 일 형태에 관한 표시 장치는, 표시부(7922)의 제어 회로에 사용할 수 있다.
도 64의 (A)는 노트북형 퍼스널 컴퓨터이며, 하우징(8121), 표시부(8122), 키보드(8123), 포인팅 디바이스(8124) 등을 갖는다. 본 발명의 일 형태에 관한 반도체 장치는, 하우징(8121) 내에 내장되어 있는 CPU나, 메모리에 적용할 수 있다. 또한, 표시부(8122)는, 매우 고정밀로 할 수 있기 때문에, 중소형이면서 8k의 표시를 행할 수 있어, 매우 선명한 화상을 얻을 수 있다.
도 64의 (B)에 자동차(9700)의 외관을 나타낸다. 도 64의 (C)에 자동차(9700)의 운전석을 나타낸다. 자동차(9700)는, 차체(9701), 차륜(9702), 대시보드(9703), 라이트(9704) 등을 갖는다. 본 발명의 일 형태의 반도체 장치는, 자동차(9700)의 표시부 및 제어용의 집적 회로에 사용할 수 있다. 예를 들어, 도 64의 (C)에 나타내는 표시부(9710) 내지 표시부(9715)에 본 발명의 일 형태의 반도체 장치를 설치할 수 있다.
표시부(9710)와 표시부(9711)는, 자동차의 앞유리에 설치된 표시 장치 또는 입출력 장치이다. 본 발명의 일 형태의 표시 장치 또는 입출력 장치는, 표시 장치 또는 입출력 장치가 갖는 전극을, 투광성을 갖는 도전성 재료로 제작함으로써, 반대측이 들여다 보이는, 소위 시쓰루 상태의 표시 장치 또는 입출력 장치로 할 수 있다. 시쓰루 상태의 표시 장치 또는 입출력 장치라면, 자동차(9700)의 운전 시에도 시계의 방해가 되지 않는다. 따라서, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 자동차(9700)의 앞유리에 설치할 수 있다. 또한, 표시 장치 또는 입출력 장치에, 표시 장치 또는 입출력 장치를 구동하기 위한 트랜지스터 등을 설치하는 경우에는, 유기 반도체 재료를 사용한 유기 트랜지스터나, 산화물 반도체를 사용한 트랜지스터 등, 투광성을 갖는 트랜지스터를 사용하면 된다.
표시부(9712)는 필러 부분에 설치된 표시 장치이다. 예를 들어, 차체에 설치된 촬상 수단으로부터의 영상을 표시부(9712)에 비춤으로써, 필러로 차단된 시계를 보완할 수 있다. 표시부(9713)는, 대시보드 부분에 설치된 표시 장치이다. 예를 들어, 차체에 설치된 촬상 수단으로부터의 영상을 표시부(9713)에 비춤으로써, 대시보드로 차단된 시계를 보완할 수 있다. 즉, 자동차의 외측에 설치된 촬상 수단으로부터의 영상을 비춤으로써, 사각을 보충하고, 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 비춤으로써, 보다 자연스럽게 위화감 없이 안전 확인을 행할 수 있다.
또한, 도 64의 (D)는, 운전석과 조수석에 벤치 시트를 채용한 자동차의 실내를 나타내고 있다. 표시부(9721)는, 도어부에 설치된 표시 장치, 또는 입출력 장치이다. 예를 들어, 차체에 설치된 촬상 수단으로부터의 영상을 표시부(9721)에 비춤으로써, 도어로 차단된 시계를 보완할 수 있다. 또한, 표시부(9722)는, 핸들에 설치된 표시 장치이다. 표시부(9723)는, 벤치 시트의 시트면의 중앙부에 설치된 표시 장치이다. 또한, 표시 장치를 시트면이나 등받이 부분 등에 설치하고, 당해 표시 장치를, 당해 표시 장치의 발열을 열원으로 한 시트 히터로서 이용할 수도 있다.
표시부(9714), 표시부(9715) 또는 표시부(9722)는, 내비게이션 정보, 속도계나 타코미터, 주행 거리, 급유량, 기어 상태, 에어컨의 설정 등, 기타 다양한 정보를 제공할 수 있다. 또한, 표시부에 표시되는 표시 항목이나 레이아웃 등은, 사용자의 기호에 맞춰서 적절히 변경할 수 있다. 또한, 상기 정보는, 표시부(9710) 내지 표시부(9713), 표시부(9721), 표시부(9723)에도 표시할 수 있다. 또한, 표시부(9710) 내지 표시부(9715), 표시부(9721) 내지 표시부(9723)는, 조명 장치로서 사용하는 것도 가능하다. 또한, 표시부(9710) 내지 표시부(9715), 표시부(9721) 내지 표시부(9723)는, 가열 장치로서 사용하는 것도 가능하다.
또한, 도 65의 (A)에, 카메라(8000)의 외관을 나타낸다. 카메라(8000)는, 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004), 결합부(8005) 등을 갖는다. 또한 카메라(8000)에는, 렌즈(8006)를 설치할 수 있다.
결합부(8005)는, 전극을 갖고, 후술하는 파인더(8100) 외에, 스트로보 장치 등을 접속할 수 있다.
여기에서는 카메라(8000)로서, 렌즈(8006)를 하우징(8001)으로부터 제거해서 교환하는 것이 가능한 구성으로 했지만, 렌즈(8006)와 하우징이 일체로 되어 있어도 된다.
셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 갖고, 표시부(8002)를 터치함으로써 촬상하는 것도 가능하다. 표시부(8002)에, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 적용할 수 있다.
도 65의 (B)에는, 카메라(8000)에 파인더(8100)를 설치한 경우의 예를 나타내고 있다.
파인더(8100)는, 하우징(8101), 표시부(8102), 버튼(8103) 등을 갖는다.
하우징(8101)에는, 카메라(8000)의 결합부(8005)와 걸림 결합하는 결합부를 갖고 있으며, 파인더(8100)를 카메라(8000)에 설치할 수 있다. 또한 당해 결합부에는 전극을 갖고, 당해 전극을 통해서 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖는다. 버튼(8103)에 의해, 표시부(8102)의 표시의 온·오프를 전환할 수 있다.
하우징(8101) 중에 있는, 집적 회로, 이미지 센서에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
또한, 도 65의 (A) (B)에서는, 카메라(8000)와 파인더(8100)를 다른 전자 기기로 하고, 이들을 탈착 가능한 구성으로 했지만, 카메라(8000)의 하우징(8001)에, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 구비하는 파인더가 내장되어 있어도 된다.
또한, 도 65의 (C)에는, 헤드 마운트 디스플레이(8200)의 외관을 나타내고 있다.
헤드 마운트 디스플레이(8200)는, 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 갖고 있다. 또한 장착부(8201)에는, 배터리(8206)가 내장되어 있다.
케이블(8205)은, 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 설치된 카메라로 사용자의 안구나 눈꺼풀의 움직임을 파악하여, 그 정보를 바탕으로 사용자의 시점의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한, 장착부(8201)에는, 사용자에 접촉하는 위치에 복수의 전극이 설치되어 있어도 된다. 본체(8203)는, 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 갖고 있어도 된다. 또한, 당해 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터하는 기능을 갖고 있어도 된다. 또한, 장착부(8201)에는, 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 갖고 있어도 되고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 갖고 있어도 된다. 또한, 사용자의 헤드부의 움직임 등을 검출하여, 표시부(8204)에 표시하는 영상을 그 움직임에 맞춰서 변화시켜도 된다.
본체(8203)의 내부의 집적 회로에, 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 14)
본 실시 형태에서는, 본 발명의 일 형태에 관한 반도체 장치를 사용한 RF 태그의 사용예에 대해서 도 66을 사용하면서 설명한다.
<RF 태그의 사용예>
RF 태그의 용도는 광범위하게 걸쳐 있는데, 예를 들어 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 66의 (A) 참조), 탈것류(자전거 등, 도 66의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 66의 (C) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 66의 (D) 참조), 신변품(가방이나 안경 등, 도 66의 (E) 참조), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치 또는 휴대 전화) 등의 물품, 또는 각 물품에 설치하는 꼬리표(도 66의 (E), 도 66의 (F) 참조) 등에 설치해서 사용할 수 있다.
본 발명의 일 형태에 관한 RF 태그(4000)는, 표면에 붙이거나, 또는 매립함으로써 물품에 고정된다. 예를 들어, 책이라면 종이에 매립하고, 유기 수지를 포함하는 패키지라면 당해 유기 수지의 내부에 매립해서, 각 물품에 고정된다. 본 발명의 일 형태에 관한 RF 태그(4000)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류 또는 증서류 등에 본 발명의 일 형태에 관한 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류 또는 전자 기기 등에 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류라도, 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 반도체 장치를 사용한 RF 태그를, 본 실시 형태에 예로 든 각 용도에 사용함으로써, 정보의 기입이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태이어도 정보를 매우 긴 기간 유지 가능하기 때문에, 기입이나 판독의 빈도가 낮은 용도에도 적절하게 사용할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
200 : 촬상 장치 201 : 스위치
202 : 스위치 203 : 스위치
210 : 화소부 211 : 화소
212 : 부화소 212B : 부화소
212G : 부화소 212R : 부화소
220 : 광전 변환 소자 230 : 화소 회로
231 : 배선 247 : 배선
248 : 배선 249 : 배선
250 : 배선 253 : 배선
254 : 필터 254B : 필터
254G : 필터 254R : 필터
255 : 렌즈 256 : 광
257 : 배선 260 : 주변 회로
270 : 주변 회로 280 : 주변 회로
290 : 주변 회로 291 : 광원
300 : 실리콘 기판 301 : 절연체
302 : 절연체 303 : 전자 포획층
305 : 층 310a : 도전체
310b : 도전체 310c : 도전체
320 : 층 330 : 트랜지스터
331 : 층 340 : 층
351 : 트랜지스터 352 : 트랜지스터
353 : 트랜지스터 354 : 트랜지스터
360 : 포토 다이오드 361 : 애노드
362 : 캐소드 363 : 저저항 영역
365 : 포토 다이오드 366 : 반도체층
367 : 반도체층 368 : 반도체층
370 : 플러그 371 : 배선
372 : 배선 373 배선
374 : 배선 380 : 절연체
381 : 절연체 400 : 기판
401 : 절연체 402 : 절연체
404 : 도전체 406a : 절연체
406a_1 : 절연체 406b : 반도체
406b_1 : 반도체 406c : 절연체
407 : 영역 407a1 : 영역
407a2 : 영역 408 : 절연체
410 : 절연체 410a : 절연체
411 : 레지스트 마스크 412 : 절연체
414 : 도전체 415 : 도전체
416a1 : 도전체 416a2 : 도전체
417 : 도전체 417a : 도전체
418 : 절연체 419 : 절연체
419a : 절연체 420 : 레지스트 마스크
422 : 도전체 422a : 도전체
428 : 절연체 429 : 도전체
430 : 도전체 431 : 도전체
432 : 도전체 433 : 도전체
434 : 도전체 437 : 도전체
438 : 도전체 440 : 도전체
442 : 도전체 444 : 도전체
450 : 반도체 기판 454 : 도전체
460 : 영역 462 : 절연체
464 : 절연체 465 : 절연체
466 : 절연체 467 : 절연체
468 : 절연체 469 : 절연체
470 : 절연체 472 : 절연체
474a : 영역 474b : 영역
475 : 절연체 476a : 도전체
476b : 도전체 476c : 도전체
477a : 도전체 477b : 도전체
477c : 도전체 478a : 도전체
478b : 도전체 478c : 도전체
479a : 도전체 479b : 도전체
479c : 도전체 480a : 도전체
480b : 도전체 480c : 도전체
483a : 도전체 483b : 도전체
483c : 도전체 483d : 도전체
483e : 도전체 483f : 도전체
484a : 도전체 484b : 도전체
484c : 도전체 484d : 도전체
485a : 도전체 485b : 도전체
485c : 도전체 485d : 도전체
487a : 도전체 487b : 도전체
487c : 도전체 488a : 도전체
488b : 도전체 488c : 도전체
489a : 도전체 489b : 도전체
490a : 도전체 490b : 도전체
491a : 도전체 491b : 도전체
491c : 도전체 492a : 도전체
492b : 도전체 492c : 도전체
494 : 도전체 496 : 도전체
498 : 절연체 550 : 인터포저
551 : 칩 552 : 단자
553 : 몰드 수지 600 : 패널
601 : 프린트 배선 기판 602 : 패키지
603 : FPC 604 : 배터리
700 : 기판 704a : 도전체
704b : 도전체 706a : 절연체
706b : 반도체 706c : 절연체
706d : 절연체 706e : 반도체
706f : 절연체 710 : 절연체
712a : 절연체 714a : 도전체
714b : 도전체 716a1 : 도전체
716a2 : 도전체 716a3 : 도전체
716a4 : 도전체 718b : 절연체
719 : 발광 소자 720 : 절연체
721 : 절연체 728 : 절연체
731 : 단자 732 : FPC
733a : 배선 734 : 시일재
735 : 구동 회로 736 : 구동 회로
737 : 화소 741 : 트랜지스터
742 : 용량 소자 743 : 스위치 소자
744 : 신호선 750 : 기판
751 : 트랜지스터 752 : 용량 소자
753 : 액정 소자 754 : 주사선
755 : 신호선 781 : 도전체
782 : 발광층 783 : 도전체
784 : 격벽 791 : 도전체
792 : 절연체 793 : 액정층
794 : 절연체 795 : 스페이서
796 : 도전체 797 : 기판
800 : RF 태그 801 : 통신기
802 : 안테나 803 : 무선 신호
804 : 안테나 805 : 정류 회로
806 : 정전압 회로 807 : 복조 회로
808 : 변조 회로 809 : 논리 회로
810 : 기억 회로 811 : ROM
1189 : ROM 인터페이스 1190 : 기판
1191 : ALU 1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더 1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러 1196 : 레지스터
1197 : 레지스터 컨트롤러 1198 : 버스 인터페이스
1199 : ROM 1200 : 기억 소자
1201 : 회로 1202 : 회로
1203 : 스위치 1204 : 스위치
1206 : 논리 소자 1207 : 용량 소자
1208 : 용량 소자 1209 : 트랜지스터
1210 : 트랜지스터 1213 : 트랜지스터
1214 : 트랜지스터 1220 : 회로
2100 : 트랜지스터 2200 : 트랜지스터
2201 : 절연체 2202 : 배선
2203 : 플러그 2204 : 절연체
2205 : 배선 2207 : 절연체
2208 : 절연체 2211 : 반도체 기판
2212 : 절연체 2213 : 게이트 전극
2214 : 게이트 절연체
2215 : 소스 영역 및 드레인 영역 3001 : 배선
3002 : 배선 3003 : 배선
3004 : 배선 3005 : 배선
3200 : 트랜지스터 3300 : 트랜지스터
3400 : 용량 소자 4000 : RF 태그
5100 : 펠릿 5120 : 기판
5161 : 영역 6000 : 표시 모듈
6001 : 상부 커버 6002 : 하부 커버
6003 : FPC 6004 : 터치 패널
6005 : FPC 6006 : 표시 패널
6007 : 백라이트 유닛 6008 : 광원
6009 : 프레임 6010 : 프린트 기판
6011 : 배터리 7101 : 하우징
7102 : 하우징 7103 : 표시부
7104 : 표시부 7105 : 마이크
7106 : 스피커 7107 : 조작 키
7108 : 스타일러스 7302 : 하우징
7304 : 표시부 7311 : 조작 버튼
7312 : 조작 버튼 7313 : 접속 단자
7321 : 밴드 7322 : 이음쇠
7501 : 하우징 7502 : 표시부
7503 : 조작 버튼 7504 : 외부 접속 포트
7505 : 스피커 7506 : 마이크
7701 : 하우징 7702 : 하우징
7703 : 표시부 7704 : 조작 키
7705 : 렌즈 7706 : 접속부
7921 : 전주 7922 : 표시부
8000 : 카메라 8001 : 하우징
8002 : 표시부 8003 : 조작 버튼
8004 : 셔터 버튼 8005 : 결합부
8006 : 렌즈 8100 : 파인더
8101 : 하우징 8102 : 표시부
8103 : 버튼 8121 : 하우징
8122 : 표시부 8123 : 키보드
8124 : 포인팅 디바이스 8200 : 헤드 마운트 디스플레이
8201 : 장착부 8202 : 렌즈
8203 : 본체 8204 : 표시부
8205 : 케이블 8206 : 배터리
9700 : 자동차 9701 : 차체
9702 : 차륜 9703 : 대시보드
9704 : 라이트 9710 : 표시부
9711 : 표시부 9712 : 표시부
9713 : 표시부 9714 : 표시부
9715 : 표시부 9721 : 표시부
9722 : 표시부 9723 : 표시부

Claims (1)

  1. 반도체 장치의 제작 방법으로서,
    상기 반도체 장치는
    제1 절연체,
    상기 제1 절연체 위의 제2 절연체,
    상기 제2 절연체에 매립된 제1 도전체,
    상기 제2 절연체 및 상기 제1 도전체 위의 제3 절연체,
    상기 제3 절연체 위의 제1 금속 산화물,
    상기 제1 금속 산화물 위의 제4 절연체,
    상기 제4 절연체 위의 제5 절연체,
    상기 제5 절연체 위의 산화물 반도체,
    상기 산화물 반도체 위의 제2 도전체 및 제3 도전체,
    상기 제4 절연체, 상기 제2 도전체, 상기 제3 도전체, 및 상기 산화물 반도체 위의 제6 절연체,
    상기 제6 절연체 위의 제7 절연체,
    상기 제7 절연체 위의 제4 도전체,
    상기 제6 절연체 및 상기 제4 도전체 위의 제2 금속 산화물,
    상기 제2 금속 산화물 위의 제8 절연체,
    상기 제8 절연체, 상기 제2 금속 산화물, 상기 제7 절연체, 상기 제6 절연체, 상기 제4 절연체, 상기 제1 금속 산화물, 및 상기 제3 절연체를 지나서, 상기 제1 도전체에 달하는 제1 개구부,
    상기 제8 절연체, 상기 제2 금속 산화물, 상기 제7 절연체, 및 상기 제6 절연체를 지나서, 상기 제2 도전체에 달하는 제2 개구부, 및
    상기 제8 절연체 및 상기 제2 금속 산화물을 지나서, 상기 제4 도전체에 달하는 제3 개구부를 포함하고,
    상기 방법은
    상기 제8 절연체 위에 제5 도전체를 형성하는 단계,
    상기 제5 도전체 위에 제9 절연체를 형성하는 단계,
    상기 제9 절연체 위에 리소그래피법에 의해 레지스트 마스크를 형성하는 단계,
    상기 제9 절연체의 일부 및 상기 제5 도전체의 일부를 에칭함으로써 상기 제9 절연체 및 상기 제5 도전체를 포함하는 하드 마스크층을 형성하는 단계, 및
    상기 하드 마스크층을 마스크로 사용하여 제1 에칭 및 제2 에칭을 행함으로써, 상기 제1 개구부, 상기 제2 개구부, 및 상기 제3 개구부를 형성하는 단계를 포함하며,
    상기 제1 에칭에서는, 상기 제1 개구부, 상기 제2 개구부, 및 상기 제3 개구부를 형성하기 위해서 상기 제8 절연체를 에칭하고,
    상기 제2 에칭에서는, 상기 제1 개구부를 형성하기 위해서 상기 제2 금속 산화물, 상기 제7 절연체, 상기 제6 절연체, 상기 제4 절연체, 상기 제1 금속 산화물, 및 상기 제3 절연체를 에칭하고, 상기 제2 개구부를 형성하기 위해서 상기 제2 금속 산화물, 상기 제7 절연체, 및 상기 제6 절연체를 에칭하고, 상기 제3 개구부를 형성하기 위해서 상기 제2 금속 산화물을 에칭하는, 반도체 장치의 제작 방법.
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