JP2017098535A - 半導体装置、モジュール、電子機器及び半導体装置の作製方法 - Google Patents

半導体装置、モジュール、電子機器及び半導体装置の作製方法 Download PDF

Info

Publication number
JP2017098535A
JP2017098535A JP2016198623A JP2016198623A JP2017098535A JP 2017098535 A JP2017098535 A JP 2017098535A JP 2016198623 A JP2016198623 A JP 2016198623A JP 2016198623 A JP2016198623 A JP 2016198623A JP 2017098535 A JP2017098535 A JP 2017098535A
Authority
JP
Japan
Prior art keywords
conductor
insulator
transistor
semiconductor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2016198623A
Other languages
English (en)
Inventor
耕生 野田
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017098535A publication Critical patent/JP2017098535A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】寄生容量の小さいトランジスタを提供する。又は、電気特性の安定したトランジスタを提供する。
【解決手段】基板上の第1の絶縁体と、第1の絶縁体上の酸化物半導体と、酸化物半導体上の第2の絶縁体と、第2の絶縁体上の第3の絶縁体と、第3の絶縁体上の第1の導電体と、第1の導電体上の第2の導電体と、を有し、第1の導電体は、第1の領域及び第2の領域を有し、第1の領域は、第2の領域に挟まれる部分を有し、第2の領域は、第1の領域の有する元素と、酸素と、を有する半導体装置。
【選択図】図1

Description

本発明は、例えば、トランジスタ及び半導体装置、並びにそれらの製造方法に関する。又は、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。又は、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電子機器の製造方法に関する。又は、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)。
特開2012−257187号公報
寄生容量の小さいトランジスタを提供することを課題の一とする。又は、周波数特性の高いトランジスタを提供することを課題の一とする。又は、電気特性の良好なトランジスタを提供することを課題の一とする。又は、電気特性の安定したトランジスタを提供することを課題の一とする。又は、オフ時の電流の小さいトランジスタを提供することを課題の一とする。又は、微細なトランジスタを提供することを課題の一とする。又は、新規なトランジスタを提供することを課題の一とする。又は、該トランジスタを有する半導体装置を提供することを課題の一とする。又は、動作速度の速い半導体装置を提供することを課題の一とする。又は、新規な半導体装置を提供することを課題の一とする。又は、該半導体装置を有するモジュールを提供することを課題の一とする。又は、該半導体装置、又は該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上の第1の絶縁体と、第1の絶縁体上の酸化物半導体と、酸化物半導体上の第2の絶縁体と、第2の絶縁体上の第3の絶縁体と、第3の絶縁体上の第1の導電体と、第1の導電体上の第2の導電体と、を有し、第1の導電体は、第1の領域及び第2の領域を有し、第1の領域は、第2の領域に挟まれる部分を有し、第2の領域は、第1の領域の有する元素と、酸素と、を有する半導体装置である。
本発明の一態様は、第1の領域より、第2の領域のほうが、抵抗値が大きい半導体装置である。
本発明の一態様は、第1の導電体は、膜厚が10nm以上50nm以下である領域を有する半導体装置である。
本発明の一態様は、第1の導電体は、タングステンと、シリコンと、を有する半導体装置である。
本発明の一態様は、第2の導電体は、タングステンと、窒素と、を有する半導体装置である。
本発明の一態様は、酸化物半導体上に、第3の導電体及び第4の導電体を有し、第3の導電体及び第4の導電体は、第2の導電体と重なる領域を有する半導体装置である。
本発明の一態様は、第1の絶縁体及び第2の絶縁体は、酸化物半導体の有する、酸素以外の元素の一以上を有する半導体装置である。
本発明の一態様は、酸化物半導体は、インジウム、亜鉛及び元素M(元素Mはアルミニウム、ガリウム、イットリウム又はスズ)から選ばれた一以上を有する半導体装置である。
本発明の一態様は、上記に記載の半導体装置と、プリント基板と、を有するモジュールである。
本発明の一態様は、上記に記載の半導体装置又は上記に記載のモジュールと、スピーカー、操作キー又はバッテリーと、を有する電子機器である。
本発明の一態様は、第1の絶縁体を成膜し、第1の絶縁体上に酸化物半導体を成膜し、第1の絶縁体及び酸化物半導体の一部を加工して、第1の絶縁体及び酸化物半導体を有する多層膜を形成し、多層膜上に第2の絶縁体を成膜し、第2の絶縁体上に第3の絶縁体を成膜し、第3の絶縁体上に第1の導電体を成膜し、第1の導電体上に第2の導電体を成膜し、第2の導電体の一部を加工して第3の導電体を形成し、第1の導電体の一部を加工して第4の導電体を形成し、第4の導電体を形成後に酸化処理を行って、第4の導電体に酸化された領域を形成する半導体装置の作製方法である。
本発明の一態様は、第1の導電体は、膜厚が10nm以上50nm以下である領域を有する半導体装置の作製方法である。
本発明の一態様は、第1の導電体は、タングステンと、シリコンと、を有する半導体装置の作製方法である。
本発明の一態様は、第2の導電体は、タングステンと、窒素と、を有する半導体装置の作製方法である。
本発明の一態様は、第1の絶縁体及び第2の絶縁体は、酸化物半導体の有する、酸素以外の元素の一以上を有する半導体装置の作製方法である。
本発明の一態様は、酸化物半導体は、インジウム、亜鉛及び元素M(元素Mはアルミニウム、ガリウム、イットリウム又はスズ)から選ばれた一以上を有する半導体装置の作製方法である。
本発明の一態様は、上記酸化処理は、酸素雰囲気にて加熱して行う半導体装置の作製方法である。
本発明の一態様は、上記酸化処理は、酸素プラズマを用いて行う半導体装置の作製方法である。
本発明の一態様は、多層膜を形成後に、多層膜上に第5の導電体及び第6の導電体を形成し、多層膜、第5の導電体及び第6の導電体上に、第2の絶縁体を成膜する半導体装置の作製方法である。
寄生容量の小さいトランジスタを提供することができる。又は、周波数特性の高いトランジスタを提供することができる。又は、電気特性の良好なトランジスタを提供することができる。又は、電気特性の安定したトランジスタを提供することができる。又は、オフ時の電流の小さいトランジスタを提供することができる。又は、微細なトランジスタを提供することができる。又は、新規なトランジスタを提供することができる。又は、該トランジスタを有する半導体装置を提供することができる。又は、動作速度の速い半導体装置を提供することができる。又は、新規な半導体装置を提供することができる。又は、該半導体装置を有するモジュールを提供することができる。又は、該半導体装置、又は該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す上面図及び断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係る酸化物の原子数比の範囲を説明する図。 InMZnOの結晶を説明する図。 酸化物の積層構造におけるバンド図。 CAAC−OS及び単結晶酸化物半導体のXRDによる構造解析を説明する図、並びにCAAC−OSの制限視野電子回折パターンを示す図。 CAAC−OSの断面TEM像、及び平面TEM像並びにその画像解析像。 nc−OSの電子回折パターンを示す図、及びnc−OSの断面TEM像。 a−like OSの断面TEM像。 In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図及び断面図。 本発明の一態様に係るCPUを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 撮像装置を示す平面図。 撮像装置の画素を示す平面図。 撮像装置を示す断面図。 撮像装置を示す断面図。 RFタグの構成例を説明する図。 本発明に係る、半導体装置を示す回路図、上面図及び断面図。 本発明に係る、半導体装置を示す回路図及び断面図。 表示モジュールを説明する図。 リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するためのグラフ及び回路図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図及び波形図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る、RFタグの使用例。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜(層)の厚さ、又は領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、又は物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位(例えば接地電位(GND)又はソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第1、第2として付される序数詞は便宜的に用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のDOS(Density of State)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる。)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば、水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソース(ソース領域又はソース電極)とドレイン(ドレイン領域又はドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
チャネル幅とは、例えば、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、AがBより迫り出した形状を有すると記載する場合、上面図又は断面図において、Aの少なくとも一端が、Bの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、AがBより迫り出した形状を有すると記載されている場合、例えば上面図において、Aの一端が、Bの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
なお、本明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、シリコン、ゲルマニウムなどの第14族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウム、酸化物半導体などの化合物半導体、カーボンナノチューブ、グラフェン及び有機半導体などを用いる場合がある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、本明細書等においては、ある一つの実施の形態において述べる図又は文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図又は文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい。)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
また、本明細書の中の文章や図面において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。又は、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、又は、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
(実施の形態1)
<トランジスタ構造>
以下では、本発明の一態様に係る半導体装置が有するトランジスタの構造について説明する。
図1(A)、図1(B)及び図1(C)は、本発明の一態様に係る半導体装置の上面図及び断面図である。図1(A)は上面図である。図1(B)は、図1(A)に示す一点鎖線A1−A2に対応する断面図であり、チャネル長方向の断面形状を示す。図1(C)は、図1(A)に示す一点鎖線A3−A4に対応する断面図であり、チャネル幅方向の断面形状を示す。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図1に示すトランジスタは、基板400上の導電体413と、基板400上の絶縁体401と、導電体413上の絶縁体431と、絶縁体431上の絶縁体432と、絶縁体432上の絶縁体433と、絶縁体433上の絶縁体406aと、絶縁体406a上の半導体406bと、半導体406b上の導電体430a及び導電体430bと、半導体406b上の絶縁体406cと、絶縁体406c上の絶縁体412と、絶縁体412上の導電体402及び導電体403と、導電体402及び導電体403上の導電体404と、導電体404、導電体430a、導電体430b及び絶縁体433上の絶縁体411と、絶縁体411上の絶縁体423と、絶縁体411及び絶縁体423を通って導電体430aに達する開口部と、絶縁体411及び絶縁体423を通って導電体430bに達する開口部と、導電体430aと接する領域を有する導電体416a1と、導電体430bと接する領域を有する導電体416a2と、導電体416a1上の導電体418a1と、導電体416a2上の導電体418a2と、を有する。
導電体403は、導電体402の有する元素と、酸素と、を有する。また、導電体402は、導電体403に挟まれて形成されている。後述するように、導電体403は導電体402となる導電体の一部を酸化処理することによって形成されたものである。
導電体402より導電体403のほうが、抵抗値が大きい。特に、導電体403は絶縁性を有することが好ましい。導電体403が絶縁性を有することによって、導電体404と、導電体430a及び導電体430bと、により形成される寄生容量を減少させることができる。また、導電体404と、導電体430a及び導電体430bとの間に生じるリーク電流を減少させることができる。
導電体402及び導電体403は、膜厚が10nm以上50nm以下である領域を有すると好ましい。
導電体402及び導電体403は、例えば、タングステン、チタン又はアルミニウムなどを有する導電膜を用いればよい。特に、タングステンと、シリコンと、を有する導電体を用いると好ましい。
導電体404は、例えば、タングステンと、窒素と、を有する導電体を用いると好ましい。また、インジウムと、酸素と、を有する導電体を用いてもよい。また、タンタルを有する領域を有すると好ましい。
絶縁体431及び絶縁体433は、シリコンを有する絶縁体を用いることが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを有することが好ましい。絶縁体431及び絶縁体433の成膜は、スパッタリング法、CVD(Chemical Vapor Deposition)法などを用いて行えばよい。
絶縁体432は、アルミニウム、ハフニウム、ガリウム、イットリウム又はジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム又は酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどを用いてもよい。絶縁体432の成膜は、スパッタリング法、有機金属CVD(MOCVD:Metal Organic CVD)法、原子層堆積(ALD:Atomic Layer Deposition)法などにより行えばよい。また、絶縁体432として、酸化ハフニウムのような電子捕獲領域を形成できる材料を用いると好ましい。絶縁体431及び絶縁体433が電子の放出を抑制する機能を有するとき、絶縁体432に捕獲された電子は、負の固定電荷のように振る舞うことがある。それにより、トランジスタの閾値電圧をプラスシフトさせることができるため好ましい。
また、絶縁体406a及び絶縁体406cは、半導体406bの有する、酸素以外の元素の一以上を有すると好ましい。それによって、半導体406b及び絶縁体406a、並びに半導体406b及び絶縁体406cのそれぞれの界面において、欠陥の生成を抑制することができる。
半導体406bは、酸化物半導体を有することが好ましく、特に、後述するCAAC−OSを有することが好ましい。なお、本明細書などにおいて、特に断りが無い場合は、半導体として酸化物半導体を用いる場合について説明する。
絶縁体412はゲート絶縁体としての機能を有する。
導電体404及び導電体413は、酸素を透過しにくい機能を有する導電膜を含む積層構造とすると好ましい。酸素を透過しにくい機能を有する導電膜を含む積層構造とすることで、導電体404及び導電体413の酸化による導電率の低下を防ぐことができる。また、導電体404及び導電体413は、タンタルを有する領域を有すると好ましい。
絶縁体431、絶縁体432及び絶縁体433は、ゲート絶縁体としての機能を有する。導電体413へ印加する電位によって、トランジスタの閾値電圧を制御することができる。また、ゲート電極として機能する導電体402、導電体404及び導電体413を電気的に接続することで、導通時の電流(オン電流)を大きくすることができる。
図2(A)及び図2(B)に導電体402、導電体404及び導電体413を電気的に接続した一例を示す。図2(B)に示すように、絶縁体431、絶縁体432、絶縁体433、絶縁体406c及び絶縁体412に開口部を設け、該開口部を埋めるように導電体を形成することによって、導電体402、導電体404及び導電体413が電気的に接続される。
また、水又は水素などの不純物及び酸素をブロックする機能を有する絶縁体でトランジスタを囲うことによって、該トランジスタの電気特性を安定にすることができる。例えば絶縁体423に、水又は水素などの不純物及び酸素をブロックする機能を有する絶縁体を用いると好ましい。
例えば、絶縁体423として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いればよい。特に、絶縁体423は、酸化アルミニウムを有することが好ましい。例えば、スパッタリング法などにより絶縁体423を、酸素を有するプラズマを用いて成膜することによって、絶縁体423の下地層となる絶縁体411へ酸素を添加することができる。添加された酸素は絶縁体411中で過剰酸素となる。この過剰酸素は、加熱処理などによって、半導体406bに拡散し、半導体406b中の酸素欠損を補償することができる。また、上記過剰酸素によって、導電体402となる導電体の端部が酸化され、導電体403が形成される場合もある。
図1(C)に示すように、ゲート電極としての機能を有する導電体404の電界によって、半導体406bを電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。そのため、半導体406bの全体にチャネルが形成される場合がある。s−channel構造では、トランジスタのソース−ドレイン間に大きな電流を流すことができ、導通時の電流(オン電流)を大きくすることができる。また、半導体406bが、導電体404の電界によって取り囲まれていることから、非導通時の電流(オフ電流)を小さくすることができる。
また、絶縁体406a、半導体406b及び絶縁体406cは、それぞれ2層以上の積層構造としてもよい。
また、導電体413を設けない構成としてもよい(図2(C)、図2(D)参照。)。また、絶縁体406a及び絶縁体406cが無い構成としてもよい(図3(A)、図3(B)参照。)。
また、導電体430a及び導電体430bは、半導体406bのみでなく、絶縁体406a及び絶縁体433と接して設けられる構成としてもよい(図3(C)、図3(D)参照。)。
また、図4(A)、図4(B)に示すように、導電体404上に絶縁体435を有し、絶縁体435上に絶縁体436を有する構成としてもよい。絶縁体435は、絶縁体411と同様にして成膜すればよい。また絶縁体436は、図1における絶縁体423と同様にして成膜すればよい。
また、図5(A)、図5(B)に示すように、導電体404より絶縁体412及び絶縁体406cが迫り出している構成としてもよい。又は、図5(C)、図5(D)に示す絶縁体412及び絶縁体406cのような形状の構成としてもよい。
また、図6(A)、図6(B)に示すトランジスタのように、半導体406bに低抵抗領域440a及び低抵抗領域440bが形成されている構成としてもよい。低抵抗領域440a及び低抵抗領域440bは、半導体406bにおいて、導電体404、絶縁体412及び絶縁体406cと重ならない領域に形成されていると好ましい。また、導電体404、絶縁体412及び絶縁体406cと重なる領域の一部が低抵抗領域であってもよい。低抵抗領域440a及び低抵抗領域440bは、トランジスタのソース領域又はドレイン領域として機能することができる。また、半導体406bに低抵抗領域440a及び低抵抗領域440bが形成されていることによって、導電体416a1及び導電体416a2と、半導体406bと、の接触抵抗を低減させることができる。
また、導電体403は導電体402と比べて抵抗が大きく、絶縁性を有する場合もある。そのため、導電体403を有することによって、図6(A)、図6(B)に示すトランジスタにおいて、例えば半導体406bにおけるドレイン端での、電界集中を抑制することができる。
低抵抗領域440a及び低抵抗領域440bは、例えば不純物を添加することによって、形成することができる。添加する不純物は、例えばリン、ホウ素、窒素、アルゴン又はキセノンのいずれか一以上を用いればよい。また、不純物の添加は、プラズマ処理、イオン注入又はイオンドーピングなどにより行えばよい。また、低抵抗領域440a及び低抵抗領域440bは、低抵抗領域440a及び低抵抗領域440b以外の領域と比べ、酸素欠損が多いことが好ましい。それにより、ドナー準位が形成されることによってキャリア密度が増加し、抵抗値を下げることができる。
また、低抵抗領域440a及び低抵抗領域440bは、低抵抗領域440a及び低抵抗領域440b以外の領域と比べ、結晶性が低い領域であってもよい。
導電体416a1及び導電体416a2は、半導体406bと電気的に接続されており、ソース配線又はドレイン配線としての機能を有する。特に、導電体416a1、導電体416a2は、半導体406bにおけるソース領域又はドレイン領域である低抵抗領域440a、低抵抗領域440bとそれぞれ電気的に接続されていることが好ましい。また、導電体416a1及び導電体416a2は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることができる。例えば、酸素を透過しにくい導電体を上層に形成することで、導電体416a1及び導電体416a2の酸化による導電率の低下を防ぐことができる。
図6(C)、図6(D)に示すトランジスタは、図6(A)、図6(B)に示すトランジスタの導電体403及び導電体404の側面に、絶縁体421が設けられた構成となっている。絶縁体421は、サイドウォールとして機能することができる。また、絶縁体421は、絶縁体411などと同様にして形成すればよい。
サイドウォールとして絶縁体421を設けることによって、導電体404をマスクにして、イオン注入によりドーパントを添加することで、LDD(Lightly Doped Drain)領域やエクステンション領域として機能する領域441a及び領域441bを形成することができる。
<半導体>
以下、半導体406bの詳細な構成について説明する。
なお、半導体406bとともに絶縁体406a、絶縁体406cの詳細な構成についても説明する。
半導体406bとしては、酸化物半導体を用いることが好ましい。ただし、シリコン(歪シリコン含む。)、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
絶縁体406a及び絶縁体406cとしては、半導体406bを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物を用いることが好ましい。ただし、シリコン(歪シリコン含む。)、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
<酸化物>
以下では、半導体406bに適用可能な酸化物について説明する。
酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素M及び亜鉛を有する場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図7(A)、図7(B)、及び図7(C)を用いて、本発明に係る酸化物が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお、図7には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、及び[Zn]とする。
図7(A)、図7(B)、及び図7(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、及び[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=1:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、[In]:[M]:[Zn]=1:4:βの原子数比となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、及び[In]:[M]:[Zn]=5:1:βの原子数比となるラインを表す。
また、図7に示す、[In]:[M]:[Zn]=0:2:1の原子数比又はその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図7(A)及び図7(B)では、本発明の一態様の酸化物が有する、インジウム、元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図8に、[In]:[M]:[Zn]=1:1:1である、InMZnOの結晶構造を示す。また、図8は、b軸に平行な方向から観察した場合のInMZnOの結晶構造である。なお、図8に示すM、Zn、酸素を有する層(以下、(M,Zn)層)における金属元素は、元素M又は亜鉛を表している。この場合、元素Mと亜鉛の割合が等しいものとする。元素Mと亜鉛とは、置換が可能であり、配列は不規則である。
InMZnOは、層状の結晶構造(層状構造ともいう。)をとり、図8に示すように、インジウム、及び酸素を有する層(以下、In層)が1に対し、元素M、亜鉛、及び酸素を有する(M,Zn)層が2となる。
また、インジウムと元素Mは、互いに置換可能である。そのため、(M,Zn)層の元素Mがインジウムと置換し、(In,M,Zn)層と表すこともできる。その場合、In層が1に対し、(In,M,Zn)層が2である層状構造をとる。
[In]:[M]:[Zn]=1:1:2となる原子数比の酸化物は、In層が1に対し、(M,Zn)層が3である層状構造をとる。つまり、[In]及び[M]に対し[Zn]が大きくなると、酸化物が結晶化した場合、In層に対する(M,Zn)層の割合が増加する。
ただし、酸化物中において、In層が1に対し、(M,Zn)層が非整数である場合、In層が1に対し、(M,Zn)層が整数である層状構造を複数種有する場合がある。例えば、[In]:[M]:[Zn]=1:1:1.5である場合、In層が1に対し、(M,Zn)層が2である層状構造と、(M,Zn)層が3である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、[In]:[M]:[Zn]=0:2:1の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、[In]:[M]:[Zn]=1:0:0を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界(グレインバウンダリーともいう。)が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度(電子移動度)を高くすることができる。これは、インジウム、元素M及び亜鉛を有する酸化物では、主として重金属のs軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、s軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、[In]:[M]:[Zn]=0:1:0を示す原子数比、及びその近傍値である原子数比(例えば図7(C)に示す領域C)では、絶縁性が高くなる。
したがって、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図7(A)の領域Aで示される原子数比を有することが好ましい。
また、図7(B)に示す領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、及びその近傍値を示している。近傍値には、例えば、原子数比が[In]:[M]:[Zn]=5:3:4が含まれる。領域Bで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上とすればよい。
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物において、窒素はできる限り低減されていることが好ましい。例えば、酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を2層構造、又は3層構造とした場合について述べる。ここでは、半導体406bを酸化物S2と表記し、半導体406bの下にある絶縁体406aを酸化物S1と表記し、半導体406bの上にある絶縁体406cを酸化物S3と表記する。酸化物S1、酸化物S2、及び酸化物S3の積層構造に接する絶縁体のバンド図と、酸化物S2及び酸化物S3の積層構造に接する絶縁体のバンド図と、について、図9を用いて説明する。
図9(A)は、絶縁体I1、酸化物S1、酸化物S2、酸化物S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。また、図9(B)は、絶縁体I1、酸化物S2、酸化物S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体I1、酸化物S1、酸化物S2、酸化物S3、及び絶縁体I2の伝導帯下端のエネルギー準位(Ec)を示す。
酸化物S1、酸化物S3は、酸化物S2よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物S2の伝導帯下端のエネルギー準位と、酸化物S1、酸化物S3の伝導帯下端のエネルギー準位との差が、0.15eV以上、又は0.5eV以上、かつ2eV以下、又は1eV以下であることが好ましい。すなわち、酸化物S1、酸化物S3の電子親和力よりも、酸化物S2の電子親和力が大きく、酸化物S1、酸化物S3の電子親和力と、酸化物S2の電子親和力との差は、0.15eV以上、又は0.5eV以上、かつ2eV以下、又は1eV以下であることが好ましい。
図9(A)、及び図9(B)に示すように、酸化物S1、酸化物S2、酸化物S3において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物S1と酸化物S2との界面、又は酸化物S2と酸化物S3との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物S1と酸化物S2、酸化物S2と酸化物S3が、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物S2がIn−Ga−Zn酸化物の場合、酸化物S1、酸化物S3として、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物S2となる。酸化物S1と酸化物S2との界面、及び酸化物S2と酸化物S3との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタの閾値電圧はプラス方向にシフトしてしまう。酸化物S1、酸化物S3を設けることにより、トラップ準位を酸化物S2より遠ざけることができる。当該構成とすることで、トランジスタの閾値電圧がプラス方向にシフトすることを防止することができる。
酸化物S1、酸化物S3は、酸化物S2と比較して、導電率が十分に低い材料を用いる。このとき、酸化物S2、酸化物S2と酸化物S1との界面、及び酸化物S2と酸化物S3との界面が、主にチャネル領域として機能する。例えば、酸化物S1、酸化物S3には、図7(C)において、絶縁性が高くなる領域Cで示す原子数比の酸化物を用いればよい。なお、図7(C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、又はその近傍値である原子数比を示している。
特に、酸化物S2に領域Aで示される原子数比の酸化物を用いる場合、酸化物S1及びび酸化物S3には、[M]/[In]が1以上、好ましくは2以上である酸化物を用いることが好ましい。また、酸化物S3として、十分に高い絶縁性を得ることができる[M]/([Zn]+[In])が1以上である酸化物を用いることが好適である。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体406bの上面又は下面(被形成面、ここでは絶縁体406a)の、1μm×1μmの範囲における二乗平均平方根(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。RMS粗さ、Ra及びP−Vは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムSPA−500などを用いて測定することができる。
なお、上述の絶縁体406a、半導体406b及び絶縁体406cの3層構造は一例である。例えば、絶縁体406a又は絶縁体406cのいずれか一方を設けない2層構造としてもよい。また、絶縁体406a及び絶縁体406cの両方を設けない単層構造としてもよい。又は、絶縁体406a、半導体406b又は絶縁体406cとして例示した絶縁体、半導体又は導電体のいずれかを有するn層構造(nは4以上の整数)としても構わない。
<酸化物半導体の構造>
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC−OS(c−axis−aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体及びnc−OSなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
すなわち、安定な酸化物半導体を完全な非晶質(completely amorphous)酸化物半導体とは呼べない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、a−like OSは、等方的でないが、鬆(ボイドともいう。)を有する不安定な構造である。不安定であるという点では、a−like OSは、物性的に非晶質酸化物半導体に近い。
<CAAC−OS>
まずは、CAAC−OSについて説明する。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一種である。
CAAC−OSをX線回折(XRD:X−Ray Diffraction)によって解析した場合について説明する。例えば、空間群R−3mに分類されるInGaZnOの結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図10(A)に示すように回折角(2θ)が31°近傍にピークが現れる。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OSでは、結晶がc軸配向性を有し、c軸がCAAC−OSの膜を形成する面(被形成面ともいう。)、又は上面に略垂直な方向を向いていることが確認できる。なお、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、空間群Fd−3mに分類される結晶構造に起因する。そのため、CAAC−OSは、該ピークを示さないことが好ましい。
一方、CAAC−OSに対し、被形成面に平行な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnOの結晶の(110)面に帰属される。そして、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図10(B)に示すように明瞭なピークは現れない。一方、単結晶InGaZnOに対し、2θを56°近傍に固定してφスキャンした場合、図10(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸及びb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、CAAC−OSの被形成面に平行にプローブ径が300nmの電子線を入射させると、図10(D)に示すような回折パターン(制限視野電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図10(E)に示す。図10(E)より、リング状の回折パターンが確認される。したがって、プローブ径が300nmの電子線を用いた電子回折によっても、CAAC−OSに含まれるペレットのa軸及びb軸は配向性を有さないことがわかる。なお、図10(E)における第1リングは、InGaZnOの結晶の(010)面及び(100)面などに起因する。また、図10(E)における第2リングは(110)面などに起因する。
また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像であってもペレット同士の境界、すなわち結晶粒界(グレインバウンダリーともいう。)を明確に確認することが困難な場合がある。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図11(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって観察することができる。
図11(A)より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは1nm以上のものや、3nm以上のものがあることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。ペレットは、CAAC−OSの被形成面又は上面の凹凸を反映しており、CAAC−OSの被形成面又は上面と平行となる。
また、図11(B)及び図11(C)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図11(D)及び図11(E)は、それぞれ図11(B)及び図11(C)を画像処理した像である。以下では、画像処理の方法について説明する。まず、図11(B)及び図11(C)を高速フーリエ変換(FFT:Fast Fourier Transform)処理することでFFT像を取得する。次に、取得したFFT像において原点を基準に、2.8nm−1から5.0nm−1の間の範囲を残すマスク処理をする。次に、マスク処理したFFT像を、逆高速フーリエ変換(IFFT:Inverse Fast Fourier Transform)処理することで画像処理した像を取得する。こうして取得した像をFFTフィルタリング像と呼ぶ。FFTフィルタリング像は、Cs補正高分解能TEM像から周期成分を抜き出した像であり、格子配列を示している。
図11(D)では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図11(E)では、格子配列の揃った領域と、別の格子配列の揃った領域との間を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することは難しい。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は/及び七角形などが形成できる。すなわち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、CAAC−OSが、a−b面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
以上に示すように、CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のペレット(ナノ結晶)が連結し、歪みを有した結晶構造となっている。よって、CAAC−OSを、CAA crystal(c−axis−aligned a−b−plane−anchored crystal)を有する酸化物半導体と称することもできる。
CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(又は分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
<nc−OS>
次に、nc−OSについて説明する。
nc−OSをXRDによって解析した場合について説明する。例えば、nc−OSに対し、out−of−plane法による構造解析を行うと、配向性を示すピークが現れない。すなわち、nc−OSの結晶は配向性を有さない。
また、例えば、InGaZnOの結晶を有するnc−OSを薄片化し、厚さが34nmの領域に対し、被形成面に平行にプローブ径が50nmの電子線を入射させると、図12(A)に示すようなリング状の回折パターン(ナノビーム電子回折パターン)が観測される。また、同じ試料にプローブ径が1nmの電子線を入射させたときの回折パターン(ナノビーム電子回折パターン)を図12(B)に示す。図12(B)より、リング状の領域内に複数のスポットが観測される。したがって、nc−OSは、プローブ径が50nmの電子線を入射させることでは秩序性が確認されないが、プローブ径が1nmの電子線を入射させることでは秩序性が確認される。
また、厚さが10nm未満の領域に対し、プローブ径が1nmの電子線を入射させると、図12(C)に示すように、スポットが略正六角形状に配置された電子回折パターンが観測される場合がある。したがって、厚さが10nm未満の範囲において、nc−OSが秩序性の高い領域、すなわち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図12(D)に、被形成面と略平行な方向から観察したnc−OSの断面のCs補正高分解能TEM像を示す。nc−OSは、高分解能TEM像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することの困難な領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下の大きさであり、特に1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体(micro crystalline oxide semiconductor)と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認することが困難な場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
このように、nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット(ナノ結晶)間で結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、又はNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図13に、a−like OSの高分解能断面TEM像を示す。ここで、図13(A)は電子照射開始時におけるa−like OSの高分解能断面TEM像である。図13(B)は4.3×10/nmの電子(e)照射後におけるa−like OSの高分解能断面TEM像である。図13(A)及び図13(B)より、a−like OSは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OS及びnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、a−like OS、nc−OS及びCAAC−OSを準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有する。
なお、InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、以下では、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見なした。なお、格子縞は、InGaZnOの結晶のa−b面に対応する。
図14は、各試料の結晶部(22箇所から30箇所)の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図14より、a−like OSは、TEM像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図14より、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、電子(e)の累積照射量が4.2×10/nmにおいては1.9nm程度の大きさまで成長していることがわかる。一方、nc−OS及びCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×10/nmまでの範囲で、結晶部の大きさに変化が見られないことがわかる。図14より、電子の累積照射量によらず、nc−OS及びCAAC−OSの結晶部の大きさは、それぞれ1.3nm程度及び1.8nm程度であることがわかる。なお、電子線照射及びTEMの観察は、日立透過電子顕微鏡H−9000NARを用いた。電子線照射条件は、加速電圧を300kV、電流密度を6.7×10/(nm・s)、照射領域の直径を230nmとした。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OS及びCAAC−OSは、電子照射による結晶部の成長がほとんど見られない。すなわち、a−like OSは、nc−OS及びCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OS及びCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満である。また、nc−OSの密度及びCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満である。単結晶の密度の78%未満である酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmである。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm以上5.9g/cm未満である。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度及びCAAC−OSの密度は5.9g/cm以上6.3g/cm未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
<基板、絶縁体、導電体>
以下に、トランジスタの半導体以外の各構成要素について詳細な説明を行う。
基板400としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板400として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板400に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板400として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板400が伸縮性を有してもよい。また、基板400は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板400は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板400を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板400を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板400上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板400としては、例えば、金属、合金、樹脂又はガラス、若しくはそれらの繊維などを用いることができる。可撓性基板である基板400は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板400としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、又は1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板400として好適である。
なお、トランジスタを、水素などの不純物及び酸素をブロックする機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体432又は絶縁体423などに、水素などの不純物及び酸素をブロックする機能を有する絶縁体を単層、又は積層で用いてもよい。
水素などの不純物及び酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
絶縁体432又は絶縁体423は、アルミニウム、ハフニウム、ガリウム、イットリウム又はジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム又は酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどを用いてもよい。絶縁体432又は絶縁体423の成膜は、スパッタリング法、MOCVD法、ALD法などにより行えばよい。
絶縁体401、絶縁体431又は絶縁体433は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体401、絶縁体431又は絶縁体433としては、酸化シリコン又は酸化窒化シリコンを有することが好ましい。
絶縁体411は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなどを有することが好ましい。又は、絶縁体401などに用いることができる絶縁体と、積層させて形成させてもよい。
絶縁体412としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体412としては、酸化シリコン又は酸化窒化シリコンを有することが好ましい。
なお、絶縁体412は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体412は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。又は、絶縁体412は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを、絶縁体406c側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、半導体406bに混入することを抑制することができる。また、例えば、酸化シリコン又は酸化窒化シリコンを、絶縁体406c側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタの閾値電圧をプラス方向に変動させることができる場合がある。
導電体430a、導電体430b、導電体416a1及び導電体416a2としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、又はチタン及び窒素を含む導電体などを用いてもよい。特に、タンタル又は窒化タンタルを有すると好ましい。また、導電体418a1及び導電体418a2も同様に形成すればよい。
導電体404及び導電体413としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、又はチタン及び窒素を含む導電体などを用いてもよい。特に、タンタル又は窒化タンタルを有すると好ましい。
導電体402及び導電体403は、例えば、タングステン、チタン又はアルミニウムなどを有する導電膜を用いればよい。特に、タングステンと、シリコンと、を有する導電体を用いると好ましい。
導電体403は、導電体402の有する元素と、酸素と、を有する。また、導電体402は、導電体403に挟まれて形成されている。
導電体402より導電体403のほうが、抵抗値が大きい。特に、導電体403は絶縁性を有することが好ましい。導電体403が絶縁性を有することによって、導電体404と、導電体430a及び導電体430bと、により形成される寄生容量を減少させることができる。また、導電体404と、導電体430a及び導電体430bとの間に生じるリーク電流を減少させることができる。
導電体402及び導電体403は、膜厚が10nm以上50nm以下である領域を有すると好ましい。
以上のようなトランジスタの構成とすることにより、寄生容量の小さいトランジスタを提供することができる。それにより、良好な電気特性を有するトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。
<トランジスタの作製方法>
以下では、本発明に係る図1のトランジスタの作製方法を図15乃至図18を用いて説明する。
まず、基板400を準備する。
次に、基板400上に絶縁体401を成膜し、絶縁体401を加工して開口部を形成する。次に導電体を成膜する。導電体の成膜は、スパッタリング法、CVD法、MBE(Molecular Beam Epitaxy)法又はPLD(Pulsed Laser Deposition)法、ALD法などを用いて行うことができる。導電体は酸素を透過し難い機能を有する導電体を含む多層構造としてもよい。次に、化学的機械研磨(CMP:Chemical Mechanical Polishing)などを用いて絶縁体401の一部が露出するまで研磨し、導電体413を形成する。
なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、MOCVD法に分けることができる。
プラズマCVD法は、比較的低温で高品質の膜が得やすい。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、上記のようにプラズマに曝されることに起因するダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中にプラズマに曝されることがないため、欠陥の少ない膜が得られやすい。
また、ALD法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。
CVD法及びALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
CVD法及びALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法及びALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法及びALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整にかかる時間を要さない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また導電体413の他の形成方法としては、基板400上に導電体を成膜し、リソグラフィー法などを用いて加工し、導電体413を形成する。次に、絶縁体401となる絶縁体を成膜し、CMPなどを用いて導電体413の一部が露出するまで研磨し、絶縁体401を形成してもよい。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体又は絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、又はウェットエッチング処理を行う、又はドライエッチング処理に加えてウェットエッチング処理を行う、又はウェットエッチング処理に加えてドライエッチング処理を行うことができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
次に、絶縁体431、絶縁体432及び絶縁体433を成膜する。これら絶縁体の成膜は、前述のようにして行えばよい(図15(A)、図15(B)参照。)。
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素雰囲気又は窒素雰囲気で行うと好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾン又は窒素酸化物(一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など)雰囲気をいう。また、酸素雰囲気において、窒素、又は希ガス(ヘリウム、アルゴンなど)の不活性気体が含まれてもよい。このように酸素雰囲気での高密度プラズマ処理を行うことによって、例えば炭素などの第14族元素を脱離させることができる。また、酸素雰囲気で高密度プラズマ処理を行うことによって、被処理物から炭化水素などの有機化合物も脱離させやすい。
窒素雰囲気での高密度プラズマ処理としては、例えば窒素と希ガスを含む雰囲気下、又は窒素と水素と希ガスを含む雰囲気下、又はアンモニアと希ガスを含む雰囲気下において、上記高密度プラズマ処理を行えばよい。それによって、被処理物の表面及びその近傍を窒化することができる。窒化される領域は、被処理物の表面側に極めて薄く形成できる。また、このように窒化された領域によって、不純物の拡散を抑制することができる。
また、高密度プラズマ処理は、酸素雰囲気で行った後、窒素雰囲気で行ってもよく、また窒素雰囲気で行った後、酸素雰囲気で行ってもよい。また、それぞれの高密度プラズマ処理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生成速度よりも失活速度が速くなる場合がある。例えば、ガスを100sccm以上、300sccm以上又は800sccm以上流すと好ましい場合がある。
高密度プラズマ処理は、例えば、周波数0.3GHz以上3.0GHz以下、0.7GHz以上1.1GHz以下、又は2.2GHz以上2.8GHz以下(代表的には2.45GHz)の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧力を10Pa以上5000Pa以下、好ましくは200Pa以上1500Pa以下、さらに好ましくは300Pa以上1000Pa以下、基板温度を100℃以上600℃以下(代表的には400℃)とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
高密度プラズマは、例えば2.45GHzのマイクロ波を用いることによって生成され、電子密度が1×1011/cm以上1×1013/cm以下、電子温度が2eV以下、又はイオンエネルギーが5eV以下で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を発生するアンテナから被処理物までの距離は5mm以上120mm以下、好ましくは20mm以上60mm以下とするとよい。
又は、基板側にRF(Radio Frequency)バイアスを印加するプラズマ電源を有してもよい。RFバイアスの周波数は、例えば13.56MHz又は27.12MHzなどを用いればよい。高密度プラズマを用いることにより高密度の酸素イオンを生成することができ、基板側にRFバイアスを印加することで高密度プラズマによって生成された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印加しながら、高密度プラズマ処理を行うことが好ましい。
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行ってもよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによって、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記アニール処理は、例えばランプアニールなどにより行えばよい。
また、高密度プラズマ処理の処理時間は、30秒以上120分以下、1分以上90分以下、2分以上30分以下、又は3分以上15分以下とすると好ましい。
また、アニール処理は、250℃以上800℃以下、300℃以上700℃以下又は400℃以上600℃以下とし、処理時間は、30秒以上120分以下、1分以上90分以下、2分以上30分以下、又は3分以上15分以下とすると好ましい。
次に、絶縁体433上に絶縁体406aとなる絶縁体を成膜する。該絶縁体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
対向ターゲット式スパッタリング装置を用いて絶縁体406aとなる絶縁体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された絶縁体中の不純物濃度(例えば水素、希ガス(アルゴンなど)、水など)を低減させることができる。
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が速く、大面積かつ均一性の高い膜を成膜することができる。
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、例えば窒素(N)、一酸化二窒素(NO)、アンモニア(NH)などを用いればよい。
次に、半導体406bとなる半導体を成膜する。該半導体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
対向ターゲット式スパッタリング装置を用いて半導体406bとなる半導体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された半導体中の不純物濃度(例えば水素、希ガス(アルゴンなど)、水など)を低減させることができる。
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が速く、大面積かつ均一性の高い膜を成膜することができる。
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、例えば窒素(N)、一酸化二窒素(NO)、アンモニア(NH)などを用いればよい。
次に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下、好ましくは450℃以上600℃以下で行えばよい。第1の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを10ppm以上、1%以上又は10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行ってもよい。又は、第1の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上又は10%以上含む雰囲気で行ってもよい。第1の加熱処理によって、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。又は、第1の加熱処理の前又は後に、上述した高密度プラズマ処理を行ってもよい。
次に、導電体430となる導電体を成膜する。該導電体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。導電体430となる導電体は、タンタルを有すると好ましい。例えば、タンタル又は窒化タンタルを有し、単層又は積層により形成すればよい。また、導電体430となる導電体の膜厚は、10nm以上50nm以下であると好ましい。トランジスタが微細な構造になるほど、加工のしやすさの点において、トランジスタを構成する各層(導電体など)の膜厚は、小さいほうが好ましい。
次に、絶縁体406aとなる絶縁体、半導体406bとなる半導体及び導電体430となる導電体、をリソグラフィー法などによって加工し、絶縁体406a、半導体406b、及び導電体430を有する多層膜を形成する(図15(C)、図15(D)参照。)。なお、多層膜を形成する際、絶縁体433もエッチングされ、一部の領域が薄くなる場合がある。すなわち、絶縁体433は、多層膜と接する領域に凸部を有する形状となる場合がある。また、リソグラフィー法によって加工する際、絶縁体又は導電体などをマスクに用いてもよい。また、該多層膜形成後に、第1の加熱処理と同様にして加熱処理を行ってもよい。
次に、導電体430上にリソグラフィー法などによってレジストマスクを形成する。ここで導電体430の上面とレジストマスクとの間の密着性を向上するために、例えば、有機塗布膜を導電体430上とレジストマスクの間に設けても良い。また、リソグラフィー法によって加工する際、絶縁体又は導電体などをマスクに用いてもよい。
次に、導電体430を、ドライエッチング法などを用いて半導体406bの上面に達するまで加工を行い、導電体430a及び導電体430bを形成する(図16(A)、図16(B)参照。)。このようにして、ソース電極又はドレイン電極として機能することができる、導電体430a及び導電体430bを形成する。ドライエッチング法は上述のドライエッチング装置を使用することができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置を用いてもよい。
このとき、半導体406bの一部の領域が露出する。また、半導体406bの露出した一部の領域は、上述の加工により除去されることが好ましい。それにより、導電体430と接していたことによって低抵抗領域が形成された場合、該低抵抗領域を除去することができる。
また、露出した半導体406bにエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。このため、半導体406bの露出した表面に付着した不純物元素を低減することが好ましい。当該不純物の低減は、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、又は紫外線などを用いた洗浄処理で行えばよい。なお、複数の洗浄処理を組み合わせてもよい。これにより、半導体406bの露出した面、言い換えるとチャネル形成領域は高抵抗となる。
次に、上述した高密度プラズマ処理を行ってもよい。それにより、露出した半導体406bに酸素を添加し、酸素欠損を補償することができる。それにより、チャネル形成領域は高抵抗となる。
次に、絶縁体406cとなる絶縁体を成膜する。該絶縁体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。絶縁体406cとなる絶縁体の成膜は、絶縁体406aと同様の成膜方法で行えばよい。また、絶縁体406cとなる絶縁体の成膜後、上述した高密度プラズマ処理を行ってもよい。
次に、絶縁体406cとなる絶縁体上に絶縁体412となる絶縁体を成膜する。絶縁体412となる絶縁体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。
絶縁体412となる絶縁体は、カバレッジ性が良く、またピンホールの少ないALD法を用いて成膜することが好ましく、特に基板を加熱しながら成膜すると好ましい。基板温度は、100℃以上600℃以下で行えばよく、好ましくは300℃以上500℃以下で成膜すればよい。
次に、導電体402となる導電体及び導電体404となる導電体を成膜する。該導電体の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。導電体404となる導電体の成膜は、CVD法(特にMCVD法)を用いることが好ましい。また、MCVD法で成膜する導電体の密着性を高めるために、ALD法などによって成膜した導電体と、CVD法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。また、窒化タンタルと、タングステンと、を積層させて用いればよい。導電体402となる導電体は、膜厚が10nm以上50nm以下である領域を有すると好ましい。
次に、絶縁体406cとなる絶縁体、絶縁体412となる絶縁体、導電体402となる導電体及び導電体404となる導電体をリソグラフィー法などによって加工し、絶縁体406c、絶縁体412、導電体402及び導電体404を形成する(図16(C)、図16(D)参照。)。
次に、酸化処理を行う。該酸化処理によって、導電体402の一部が酸化され、導電体403が形成される(図17(A)、図17(B)参照。)。
上記酸化処理は、酸素雰囲気にて加熱することで行うことができる。例えば、酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾン又は窒素酸化物(一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など)雰囲気をいう。また、酸素雰囲気において、窒素、又は希ガス(ヘリウム、アルゴンなど)の不活性気体が含まれてもよい。
また、上記酸化処理は、酸素プラズマを用いて行うことができる。例えば、上記酸素雰囲気にてプラズマ処理を行えばよい。
また、上記酸化処理は、酸化膜の成膜によって行うことができる。例えば、導電体402と接するように酸化膜を成膜することで、該成膜時に用いる酸素原子を有する気体などによって、導電体402の一部が酸化され、導電体403を形成することができる。
次に、絶縁体411を成膜する。絶縁体411の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。又は、スピンコート法、ディップ法、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロールコーター法又はカーテンコーター法などを用いて行うことができる。絶縁体411は、例えば酸化シリコン、酸化窒化シリコンなどを用いるとよい。
絶縁体411は、上面が平坦性を有するように形成してもよい。例えば、絶縁体411は、成膜直後に上面が平坦性を有していてもよい。又は、例えば、絶縁体411は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、CMP処理、ドライエッチング処理などがある。ただし、絶縁体411の上面が平坦性を有さなくても構わない。
また、導電体404と重なる領域において、絶縁体411の膜厚は30nm以上70nm以下であると好ましい。
次に、絶縁体411上に絶縁体423を成膜する(図17(C)、図17(D)参照。)。絶縁体423の成膜は、スパッタリング法、CVD法、MBE法又はPLD法、ALD法などを用いて行うことができる。又は、スピンコート法、ディップ法、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロールコーター法又はカーテンコーター法などを用いて行うことができる。好ましくは、絶縁体423として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体411の上面と接する領域へ添加することができる。このとき絶縁体423と絶縁体411の界面近傍に過剰酸素を多く含んだ混合領域が形成されることがある。また、絶縁体423の成膜を、高温で行うと好ましい。例えば、基板温度が100℃以上400℃以下で成膜を行えばよい。それによって、絶縁体423の成膜によって絶縁体411に添加された過剰酸素が拡散することができる。図17(C)、図17(D)に、絶縁体411に添加された過剰酸素の動きを矢印で表記する。このようにして半導体406bまで拡散した過剰酸素によって、半導体406b中の酸素欠損を補償することによって、トランジスタ特性を向上させることができる。
また、絶縁体423の膜厚は、10nm以上50nm以下であると好ましい。
また、絶縁体423の成膜より後のいずれかのタイミングにおいて、第2の加熱処理を行っても構わない。第2の加熱処理を行うことで、絶縁体411及び上述の混合領域に含まれる過剰酸素が絶縁体412、絶縁体433、絶縁体406c及び絶縁体406aなどを通過して半導体406bまで拡散する。それにより、半導体406bの欠陥(酸素欠損)を低減することができる。
なお、第2の加熱処理は、絶縁体411及び上述の混合領域に含まれる過剰酸素が半導体406bまで拡散する温度で行えばよい。例えば、第1の加熱処理についての記載を参照しても構わない。又は、第2の加熱処理は、第1の加熱処理よりも低い温度が好ましい。第1の加熱処理と第2の加熱処理の温度差は、20℃以上150℃以下、好ましくは40℃以上100℃以下とする。なお、第2の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
また、絶縁体423を成膜した後に、上述した高密度プラズマ処理を行ってもよい。それにより、絶縁体423及び絶縁体411に、酸素を添加することができる。
また、イオン注入、イオンドーピング、プラズマ処理等を用いて酸素を添加してもよい。
イオン注入は、基板を加熱しながら行うと好ましい。基板の温度は、60℃以上700℃以下、好ましくは300℃以上500℃以下、より好ましくは350℃以上450℃以下とすればよい。
次に、絶縁体423及び絶縁体411に、導電体430a及び導電体430bに達する開口部を形成する。
次に、該開口部を埋める導電体416a1及び導電体416a2と、導電体416a1及び導電体416a2とそれぞれ接続する導電体418a1及び導電体418a2と、を形成する(図18(A)、図18(B)参照。)。
以上のようにして、図1に示すトランジスタを作製することができる。
本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、半導体として、酸化物半導体を用いた場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体等を用いてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態2)
<記憶装置1>
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を図19に示す。
図19(A)に示す半導体装置は、第1の半導体を用いたトランジスタ3200と第2の半導体を用いたトランジスタ3300、及び容量素子3400を有している。なお、トランジスタ3300としては、上述したトランジスタを用いることができる。
トランジスタ3300は、オフ電流の小さいトランジスタが好ましい。トランジスタ3300は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ3300のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、又はリフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図19(A)において、第1の配線3001はトランジスタ3200のソース又はドレインの一方と電気的に接続され、第2の配線3002はトランジスタ3200のソース又はドレインの他方と電気的に接続される。また、第3の配線3003はトランジスタ3300のソース又はドレインの一方と電気的に接続され、第4の配線3004はトランジスタ3300のゲートと電気的に接続されている。そして、トランジスタ3200のゲート、及びトランジスタ3300のソース又はドレインの他方は、容量素子3400の一方の電極と電気的に接続され、第5の配線3005は容量素子3400の他方の電極と電気的に接続されている。
なお、図19(A)において、第3の配線3003と、第1の配線3001は、電気的に接続された構成としてもよい。後述する、図20及び図21に示す断面図は、第3の配線3003及び第1の配線3001が接続された場合について示している。
図19(A)に示す半導体装置は、トランジスタ3200のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第4の配線3004の電位を、トランジスタ3300が導通状態となる電位にして、トランジスタ3300を導通状態とする。これにより、第3の配線3003の電位が、トランジスタ3200のゲート、及び容量素子3400の一方の電極と電気的に接続するノードFGに与えられる。すなわち、トランジスタ3200のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられるものとする。その後、第4の配線3004の電位を、トランジスタ3300が非導通状態となる電位にして、トランジスタ3300を非導通状態とすることにより、ノードFGに電荷が保持される(保持)。
トランジスタ3300のオフ電流が小さいため、ノードFGの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線3001に所定の電位(定電位)を与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、第2の配線3002は、ノードFGに保持された電荷量に応じた電位をとる。これは、トランジスタ3200をnチャネル型とすると、トランジスタ3200のゲートにHighレベル電荷が与えられている場合の見かけ上の閾値電圧Vth_Hは、トランジスタ3200のゲートにLowレベル電荷が与えられている場合の見かけ上の閾値電圧Vth_Lより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ3200を導通状態とするために必要な第5の配線3005の電位をいうものとする。したがって、第5の配線3005の電位をVth_HとVth_Lの間の電位Vとすることにより、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードFGにHighレベル電荷が与えられていた場合には、第5の配線3005の電位がV(>Vth_H)となれば、トランジスタ3200は導通状態となる。一方、ノードFGにLowレベル電荷が与えられていた場合には、第5の配線3005の電位がV(<Vth_L)となっても、トランジスタ3200は非導通状態のままである。このため、第2の配線3002の電位を判別することで、ノードFGに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードFGに与えられた電荷によらずトランジスタ3200が非導通状態となるような電位、つまり、Vth_Hより低い電位を第5の配線3005に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。又は、情報を読み出さないメモリセルにおいては、ノードFGに与えられた電荷によらずトランジスタ3200が導通状態となるような電位、つまり、Vth_Lより高い電位を第5の配線3005に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。
<半導体装置の構造1>
図20は、図19(A)に対応する半導体装置の断面図である。図20に示す半導体装置は、トランジスタ3200と、トランジスタ3300と、容量素子3400と、を有する。また、トランジスタ3300及び容量素子3400は、トランジスタ3200の上方に配置する。なお、トランジスタ3300としては、図1に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。よって、適宜上述したトランジスタについての記載を参酌する。
また、図20に示すトランジスタ3200は、半導体基板450を用いたトランジスタである。トランジスタ3200は、半導体基板450中の領域474aと、半導体基板450中の領域474bと、絶縁体462と、導電体454と、を有する。
トランジスタ3200において、領域474a及び領域474bは、ソース領域又はドレイン領域としての機能を有する。また、絶縁体462は、ゲート絶縁体としての機能を有する。また、導電体454は、ゲート電極としての機能を有する。したがって、導電体454に印加する電位によって、チャネル形成領域の抵抗を制御することができる。すなわち、導電体454に印加する電位によって、領域474aと領域474bとの間の導通・非導通を制御することができる。
半導体基板450としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板450として単結晶シリコン基板を用いる。
半導体基板450は、n型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板450として、p型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ3200となる領域には、n型の導電型を付与する不純物を有するウェルを配置すればよい。又は、半導体基板450がi型であっても構わない。
半導体基板450の上面は、(110)面を有することが好ましい。こうすることで、トランジスタ3200のオン特性を向上させることができる。
領域474a及び領域474bは、p型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ3200はpチャネル型トランジスタを構成する。
トランジスタ3200がpチャネル型トランジスタである場合について説明したが、トランジスタ3200がnチャネル型トランジスタであっても構わない。
なお、トランジスタ3200は、領域460などによって隣接するトランジスタと分離される。領域460は、絶縁性を有する領域である。
図20に示す半導体装置は、絶縁体464と、絶縁体466と、絶縁体468と、絶縁体470と、絶縁体472と、絶縁体475と、絶縁体431と、絶縁体432と、絶縁体433と、絶縁体411と、絶縁体434と、絶縁体465と、絶縁体467と、絶縁体469と、絶縁体498と、導電体480aと、導電体480bと、導電体480cと、導電体478aと、導電体478bと、導電体478cと、導電体476aと、導電体476bと、導電体476cと、導電体479aと、導電体479bと、導電体479cと、導電体477aと、導電体477bと、導電体477cと、導電体484aと、導電体484bと、導電体484cと、導電体484dと、導電体483aと、導電体483bと、導電体483cと、導電体483dと、導電体485aと、導電体485bと、導電体485cと、導電体485dと、導電体487aと、導電体487bと、導電体487cと、導電体488aと、導電体488bと、導電体488cと、導電体490aと、導電体490bと、導電体489aと、導電体489bと、導電体491aと、導電体491bと、導電体491cと、導電体492aと、導電体492bと、導電体492cと、導電体494と、導電体496と、絶縁体406a、半導体406b及び絶縁体406cと、を有する。
絶縁体464は、トランジスタ3200上に配置する。また、絶縁体466は、絶縁体464上に配置する。また、絶縁体468は、絶縁体466上に配置する。また、絶縁体470は、絶縁体468上に配置する。また、絶縁体472は、絶縁体470上に配置する。また、絶縁体475は、絶縁体472上に配置する。また、トランジスタ3300は、絶縁体475上に配置する。また、容量素子3400は、絶縁体465上に配置する。また、絶縁体469は、容量素子3400上に配置する。
絶縁体464は、領域474aに達する開口部と、領域474bに達する開口部と、導電体454に達する開口部と、を有する。また、開口部には、それぞれ導電体480a、導電体480b、及び導電体480cが埋め込まれている。
また、絶縁体466は、導電体480aに達する開口部と、導電体480bに達する開口部と、導電体480cに達する開口部と、を有する。また、開口部には、それぞれ導電体478a、導電体478b、及び導電体478cが埋め込まれている。
また、絶縁体468は、導電体478aに達する開口部と、導電体478bに達する開口部と、導電体478cに達する開口部と、を有する。また、開口部には、それぞれ導電体476a、導電体476b、及び導電体476cが埋め込まれている。
また、絶縁体468上に、導電体476aと接する導電体479aと、導電体476bと接する導電体479bと、導電体476cと接する導電体479cと、を有する。また、絶縁体472は、絶縁体470を通って導電体479aに達する開口部と、絶縁体470通って導電体479bに達する開口部と、絶縁体470を通って導電体479cに達する開口部と、を有する。また、開口部には、それぞれ導電体477a、導電体477b、及び導電体477cが埋め込まれている。
また、絶縁体475は、導電体477aに達する開口部と、導電体477bに達する開口部と、導電体477cに達する開口部と、トランジスタ3300のチャネル形成領域と重なる絶縁体472に達する開口部と、を有する。また、開口部には、それぞれ導電体484a、導電体484b、導電体484c、及び導電体484dが埋め込まれている。
また、導電体484dは、トランジスタ3300のバックゲート電極としての機能を有しても構わない。又は、例えば、導電体484dに一定の電位を印加することで、トランジスタ3300の閾値電圧などの電気特性を制御しても構わない。又は、例えば、導電体484dとトランジスタ3300のトップゲート電極とを電気的に接続しても構わない。こうすることで、トランジスタ3300のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ3300の飽和領域における電気特性を安定にすることができる。
また、絶縁体431と、絶縁体432と、絶縁体433と、絶縁体411と、絶縁体434とは、導電体484aに達する開口部と、導電体484bに達する開口部と、導電体484cに達する開口部と、を有し、絶縁体411と、絶縁体434とは、トランジスタ3300のトップゲートに達する開口部を有する。また、開口部には、それぞれ導電体483a、導電体483b、導電体483c、及び導電体483dが埋め込まれている。
また、絶縁体434上に、導電体483aと接する導電体485aと、導電体483bと接する導電体485bと、導電体483cと接する導電体485cと、導電体483dと接する導電体485dと、を有する。また、絶縁体465は、導電体485aに達する開口部と、導電体485bに達する開口部と、導電体485cに達する開口部と、を有する。また、開口部には、それぞれ導電体487a、導電体487b、及び導電体487cが埋め込まれている。
また、絶縁体465上に、導電体487aと接する導電体488aと、導電体487bと接する導電体488bと、導電体487cと接する導電体488cと、を有する。また、絶縁体467は、導電体488aに達する開口部と、導電体488bに達する開口部と、を有する。また、開口部には、それぞれ導電体490a、及び導電体490bが埋め込まれている。また、導電体488cは容量素子3400の一方の電極の導電体494と接している。導電体494は、絶縁体467に設けられた導電体488cに達する開口部内に沿って形成されている。また、導電体494上に絶縁体498が形成されており、絶縁体498上に容量素子3400の他方の電極の導電体496が形成されている。導電体490a、導電体490b、導電体494、絶縁体498、及び導電体496の上面は、絶縁体467の上面と略面一になるように形成されている。
また、絶縁体467上に、導電体490aと接する導電体489aと、導電体490bと接する導電体489bと、を有する。また、絶縁体469は、導電体489aに達する開口部と、導電体489bに達する開口部と、容量素子3400の他方の電極である導電体496に達する開口部と、を有する。また、開口部には、それぞれ導電体491a、導電体491b、及び導電体491cが埋め込まれている。
また、絶縁体469上には、導電体491aと接する導電体492aと、導電体491bと接する導電体492bと、導電体491cと接する導電体492cと、を有する。
絶縁体464、絶縁体466、絶縁体468、絶縁体470、絶縁体472、絶縁体475、絶縁体431、絶縁体432、絶縁体433、絶縁体411、絶縁体434、絶縁体465、絶縁体467、絶縁体469及び絶縁体498としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
特に、絶縁体472、絶縁体432又は絶縁体434の一以上は、水素などの不純物及び酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ3300の近傍に、水素などの不純物及び酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ3300の電気特性を安定にすることができる。例えば、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
導電体480a、導電体480b、導電体480c、導電体478a、導電体478b、導電体478c、導電体476a、導電体476b、導電体476c、導電体479a、導電体479b、導電体479c、導電体477a、導電体477b、導電体477c、導電体484a、導電体484b、導電体484c、導電体484d、導電体483a、導電体483b、導電体483c、導電体483d、導電体485a、導電体485b、導電体485c、導電体485d、導電体487a、導電体487b、導電体487c、導電体488a、導電体488b、導電体488c、導電体490a、導電体490b、導電体489a、導電体489b、導電体491a、導電体491b、導電体491c、導電体492a、導電体492b、導電体492c、導電体494及び導電体496としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
半導体406bとしては、酸化物半導体を用いることが好ましい。ただし、シリコン(歪シリコン含む。)、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
絶縁体406a及び絶縁体406cとしては、半導体406bを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン(歪シリコン含む。)、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
トランジスタ3200のソース又はドレインの一方は、導電体480aと、導電体478aと、導電体476aと、導電体479aと、導電体477aと、導電体484aと、導電体483aと、導電体485aと、を介してトランジスタ3300のソース又はドレインの一方の電極である導電体と電気的に接続する。また、トランジスタ3200のゲート電極である導電体454は、導電体480cと、導電体478cと、導電体476cと、導電体479cと、導電体477cと、導電体484cと、導電体483cと、導電体485cと、を介してトランジスタ3300のソース又はドレインの他方の電極である導電体と電気的に接続する。
容量素子3400は、トランジスタ3300のソース又はドレインの他方の電極と、導電体483cと、導電体485cと、導電体487cと、導電体488cと、を介して電気的に接続する容量素子3400の一方の電極である導電体494と、絶縁体498と、容量素子3400の他方の電極である導電体496と、を有する。なお、容量素子3400は、トランジスタ3300の上方又は下方に形成することで、半導体装置の大きさを縮小することができて好適である。
そのほかの構造については、適宜図1などについての記載を参酌することができる。
なお、図21に示す半導体装置は、図20に示した半導体装置と比べてトランジスタ3200の構造のみが異なる。よって、図21に示す半導体装置については、トランジスタ3200以外は図20に示した半導体装置の記載を参酌する。図21に示す半導体装置では、トランジスタ3200がFin型である場合を示している。トランジスタ3200をFin型とすることで実効的なチャネル幅が増大することにより、トランジスタ3200のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ3200のオフ特性を向上させることができる。なお、トランジスタ3200は、pチャネル型トランジスタであってもnチャネル型トランジスタであっても構わない。
本実施の形態では、トランジスタ3200上にトランジスタ3300を有し、トランジスタ3300上に容量素子3400を有する半導体装置の一例を示したが、トランジスタ3200上にトランジスタ3300と同様の半導体を有するトランジスタを一以上有する構成としても構わない。このような構成とすることで、半導体装置の集積度をより高めることができる。
<記憶装置2>
図19(B)に示す半導体装置は、トランジスタ3200を有さない点で図19(A)に示した半導体装置と異なる。この場合も、図19(A)に示した半導体装置と同様の動作により、情報の書き込み及び保持が可能である。
図19(B)に示す半導体装置における、情報の読み出しについて説明する。トランジスタ3300が導通状態になると、浮遊状態である第3の配線3003と容量素子3400とが導通し、第3の配線3003と容量素子3400の間で電荷が再分配される。その結果、第3の配線3003の電位が変化する。第3の配線3003の電位の変化量は、容量素子3400の一方の電極の電位(又は容量素子3400に蓄積された電荷)によって、異なる値をとる。
例えば、容量素子3400の一方の電極の電位をV、容量素子3400の容量をC、第3の配線3003が有する容量成分をCB、電荷が再分配される前の第3の配線3003の電位をVB0とすると、電荷が再分配された後の第3の配線3003の電位は、(CB×VB0+C×V)/(CB+C)となる。したがって、メモリセルの状態として、容量素子3400の一方の電極の電位がV1とV0(V1>V0)の2つの状態をとるとすると、電位V1を保持している場合の第3の配線3003の電位(=(CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合の第3の配線3003の電位(=(CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
そして、第3の配線3003の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第1の半導体が適用されたトランジスタを用い、トランジスタ3300として、上記第2の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、又はリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態3)
<半導体装置の構造2>
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
<断面構造>
図22(A)及び図22(B)に本発明の一態様の半導体装置の断面図を示す。図22(A)において、X1−X2方向はチャネル長方向、図22(B)において、Y1−Y2方向はチャネル幅方向を示す。図22(A)及び図22(B)に示す半導体装置は、下部に第1の半導体を用いたトランジスタ2200を有し、上部に第2の半導体を用いたトランジスタ2100を有している。図22(A)及び図22(B)では、第2の半導体を用いたトランジスタ2100として、図1に例示したトランジスタを適用した例を示している。
第1の半導体と第2の半導体は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第1の半導体を酸化物半導体以外の半導体材料(シリコン(歪シリコン含む。)、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など)とし、第2の半導体を酸化物半導体とすることができる。酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。
トランジスタ2200は、nチャネル型のトランジスタ又はpチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図22(A)及び図22(B)に示す構成では、トランジスタ2200の上部に、トランジスタ2100が設けられている。また、トランジスタ2200とトランジスタ2100の間には、複数の配線2202が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ2203により、トランジスタ2100が設けられている上層と、トランジスタ2200が設けられている下層と、にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ2100を覆う絶縁体2204と、絶縁体2204上に配線2205と、が設けられている。
このように、2種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ2200にシリコン系半導体材料を用いる場合、トランジスタ2200の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ2200の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ2100に酸化物半導体を用いる場合、トランジスタ2100の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ2100の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ2200の上層に酸化物半導体を用いたトランジスタ2100を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体2207を設けることは特に効果的である。絶縁体2207により、下層に水素を閉じ込めることでトランジスタ2200の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ2100の信頼性も同時に向上させることができる。
絶縁体2207としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
また、酸化物半導体を含んで構成されるトランジスタ2100を覆うように、トランジスタ2100上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体2207と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウムは、その成膜中に下層の絶縁体に過剰酸素を添加することができ、その後の熱工程によって、過剰酸素がトランジスタ2100の酸化物半導体に移動し、酸化物半導体中の欠陥を修復する効果がある。さらに酸化アルミニウムは、水素、水分などの不純物及び酸素の双方を透過させない遮断(ブロッキング)効果が高い。したがって、トランジスタ2100を覆う当該ブロック膜として酸化アルミニウムを用いることで、トランジスタ2100に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水及び水素の混入を防止することができる。
なお、トランジスタ2200は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、FIN(フィン)型、TRI−GATE(トライゲート)型などのトランジスタとすることができる。その場合の断面図の例を、図22(E)及び図22(F)に示す。半導体基板2211の上に、絶縁体2212が設けられている。半導体基板2211は、先端の細い凸部(フィンともいう。)を有する。なお、凸部の上には、絶縁体が設けられていてもよい。その絶縁体は、凸部を形成するときに、半導体基板2211がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板2211の凸部の上には、ゲート絶縁体2214が設けられ、その上には、ゲート電極2213が設けられている。半導体基板2211には、ソース領域及びドレイン領域2215が形成されている。なお、ここでは、半導体基板2211が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、SOI基板を加工して、凸部を有する半導体領域を形成しても構わない。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態4)
〔CMOS回路〕
図22(C)に示す回路図は、pチャネル型のトランジスタ2200とnチャネル型のトランジスタ2100を直列に接続し、かつそれぞれのゲートを接続した、いわゆるCMOS回路の構成を示している。
〔アナログスイッチ〕
また図22(D)に示す回路図は、トランジスタ2100とトランジスタ2200のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
<CPU>
以下では、上述したトランジスタや記憶装置などの半導体装置を含むCPUについて説明する。
図23は、上述したトランジスタを一部に用いたCPUの一例の構成を示すブロック図である。
図23に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198、書き換え可能なROM1199、及びROMインターフェース1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。もちろん、図23に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図23に示すCPU又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行う。具体的には、ALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
図23に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図23に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。
図24は、レジスタ1196として用いることのできる記憶素子の回路図の一例である。記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理素子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回路1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と、を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路1202には、上述した記憶装置を用いることができる。記憶素子1200への電源電圧の供給が停止した際、回路1202のトランジスタ1209のゲートにはGND(0V)、又はトランジスタ1209がオフする電位が入力され続ける構成とする。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ1203は、一導電型(例えば、nチャネル型)のトランジスタ1213を用いて構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)のトランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の端子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第2の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203はトランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の導通又は非導通(つまり、トランジスタ1213の導通状態又は非導通状態)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとドレインの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソースとドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の導通又は非導通(つまり、トランジスタ1214の導通状態又は非導通状態)が選択される。
トランジスタ1209のソースとドレインの一方は、容量素子1208の一対の電極のうちの一方、及びトランジスタ1210のゲートと電気的に接続される。ここで、接続部分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電位を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214のソースとドレインの他方)は高電源電位VDDを供給することのできる配線と電気的に接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方)と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等)又は高電源電位(VDD等)が入力される構成とすることができる。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等)又は高電源電位(VDD等)が入力される構成とすることができる。容量素子1208の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続される。
なお、容量素子1207及び容量素子1208は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ1209の第1ゲート(第1のゲート電極)には、制御信号WEが入力される。スイッチ1203及びスイッチ1204は、制御信号WEとは異なる制御信号RDによって第1の端子と第2の端子の間の導通状態又は非導通状態が選択され、一方のスイッチの第1の端子と第2の端子の間が導通状態のとき、他方のスイッチの第1の端子と第2の端子の間は非導通状態となる。
トランジスタ1209のソースとドレインの他方には、回路1201に保持されたデータに対応する信号が入力される。図24では、回路1201から出力された信号が、トランジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、論理素子1206によってその論理値が反転された反転信号となり、回路1220を介して回路1201に入力される。
なお、図24では、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、論理素子1206及び回路1220を介して回路1201に入力する例を示したが、本発明の一態様はこれに限定されない。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を反転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号を当該ノードに入力することができる。
また、図24において、記憶素子1200に用いられるトランジスタのうち、トランジスタ1209以外のトランジスタは、酸化物半導体以外の半導体でなる膜又は基板1190にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜又はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子1200に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。又は、記憶素子1200は、トランジスタ1209以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる膜又は基板1190にチャネルが形成されるトランジスタとすることもできる。
図24における回路1201には、例えばフリップフロップ回路を用いることができる。また、論理素子1206としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子1200に電源電圧が供給されない間は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子1208によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ1209として用いることによって、記憶素子1200に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわたり保たれる。こうして、記憶素子1200は電源電圧の供給が停止した間も記憶内容(データ)を保持することが可能である。
また、スイッチ1203及びスイッチ1204を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路1201が元のデータを保持し直すまでの時間を短くすることができる。
また、回路1202において、容量素子1208によって保持された信号はトランジスタ1210のゲートに入力される。そのため、記憶素子1200への電源電圧の供給が再開された後、容量素子1208によって保持された信号を、トランジスタ1210の状態(導通状態、又は非導通状態)に変換して、回路1202から読み出すことができる。それ故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子1200を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、又はプロセッサを構成する一つ、若しくは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子1200をCPUに用いる例として説明したが、記憶素子1200は、DSP(Digital Signal Processor)、カスタムLSI、PLD(Programmable Logic Device)等のLSI、RF−Tag(Radio Frequency Tag)にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態6)
<撮像装置>
図25(A)は、本発明の一態様に係る撮像装置200の例を示す上面図である。撮像装置200は、画素部210と、画素部210を駆動するための周辺回路260と、周辺回路270と、周辺回路280と、周辺回路290と、を有する。画素部210は、p行q列(p及びqは2以上の整数)のマトリクス状に配置された複数の画素211を有する。周辺回路260、周辺回路270、周辺回路280及び周辺回路290は、それぞれ複数の画素211に接続し、複数の画素211を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路260、周辺回路270、周辺回路280及び周辺回路290などの全てを指して「周辺回路」又は「駆動回路」と呼ぶ場合がある。例えば、周辺回路260は周辺回路の一部といえる。
また、撮像装置200は、光源291を有することが好ましい。光源291は、検出光を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、又は変換回路の1つを有する。また、周辺回路は、画素部210を形成する基板上に配置してもよい。また、周辺回路は、その一部又は全部をIC等の半導体装置で用いてもよい。なお、周辺回路は、周辺回路260、周辺回路270、周辺回路280及び周辺回路290のいずれか一以上を省略してもよい。
また、図25(B)に示すように、撮像装置200が有する画素部210において、画素211を傾けて配置してもよい。画素211を傾けて配置することにより、行方向及び列方向の画素間隔(ピッチ)を短くすることができる。これにより、撮像装置200における撮像の品質をより高めることができる。
<画素の構成例1>
撮像装置200が有する1つの画素211を複数の副画素212で構成し、それぞれの副画素212に特定の波長域の光を透過するフィルタ(カラーフィルタ)を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図26(A)は、カラー画像を取得するための画素211の一例を示す上面図である。図26(A)に示す画素211は、赤(R)の波長域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212R」ともいう。)、緑(G)の波長域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212G」ともいう。)及び青(B)の波長域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212B」ともいう。)を有する。副画素212は、フォトセンサとして機能させることができる。
副画素212(副画素212R、副画素212G、及び副画素212B)は、配線231、配線247、配線248、配線249、配線250と電気的に接続される。また、副画素212R、副画素212G、及び副画素212Bは、それぞれが独立した配線253に接続している。また、本明細書等において、例えばn行目の画素211に接続された配線248及び配線249を、それぞれ配線248[n]及び配線249[n]と記載する。また、例えばm列目の画素211に接続された配線253を、配線253[m]と記載する。なお、図26(A)において、m列目の画素211が有する副画素212Rに接続する配線253を配線253[m]R、副画素212Gに接続する配線253を配線253[m]G、及び副画素212Bに接続する配線253を配線253[m]Bと記載している。副画素212は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置200は、隣接する画素211の、同じ波長域の光を透過するカラーフィルタが設けられた副画素212同士がスイッチを介して電気的に接続する構成を有する。図26(B)に、n行(nは1以上p以下の整数)m列(mは1以上q以下の整数)に配置された画素211が有する副画素212と、該画素211に隣接するn+1行m列に配置された画素211が有する副画素212の接続例を示す。図26(B)において、n行m列に配置された副画素212Rと、n+1行m列に配置された副画素212Rがスイッチ201を介して接続されている。また、n行m列に配置された副画素212Gと、n+1行m列に配置された副画素212Gがスイッチ202を介して接続されている。また、n行m列に配置された副画素212Bと、n+1行m列に配置された副画素212Bがスイッチ203を介して接続されている。
なお、副画素212に用いるカラーフィルタは、赤(R)、緑(G)、青(B)に限定されず、それぞれシアン(C)、黄(Y)及びマゼンタ(M)の光を透過するカラーフィルタを用いてもよい。1つの画素211に3種類の異なる波長域の光を検出する副画素212を設けることで、フルカラー画像を取得することができる。
又は、それぞれ赤(R)、緑(G)及び青(B)の光を透過するカラーフィルタが設けられた副画素212に加えて、黄(Y)の光を透過するカラーフィルタが設けられた副画素212を有する画素211を用いてもよい。又は、それぞれシアン(C)、黄(Y)及びマゼンタ(M)の光を透過するカラーフィルタが設けられた副画素212に加えて、青(B)の光を透過するカラーフィルタが設けられた副画素212を有する画素211を用いてもよい。1つの画素211に4種類の異なる波長域の光を検出する副画素212を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図26(A)において、赤の波長域の光を検出する副画素212、緑の波長域の光を検出する副画素212、及び青の波長域の光を検出する副画素212の画素数比(又は受光面積比)は、1:1:1でなくても構わない。例えば、画素数比(受光面積比)を赤:緑:青=1:2:1とするBayer配列としてもよい。又は、画素数比(受光面積比)を赤:緑:青=1:6:1としてもよい。
なお、画素211に設ける副画素212は1つでもよいが、2つ以上が好ましい。例えば、同じ波長域の光を検出する副画素212を2つ以上設けることで、冗長性を高め、撮像装置200の信頼性を高めることができる。
また、可視光を吸収又は反射して、赤外光を透過するIR(IR:Infrared)フィルタを用いることで、赤外光を検出する撮像装置200を実現することができる。
また、ND(ND:Neutral Density)フィルタ(減光フィルタ)を用いることで、光電変換素子(受光素子)に大光量光が入射した時に生じる出力飽和を防ぐことができる。減光量の異なるNDフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素211にレンズを設けてもよい。ここで、図27の断面図を用いて、画素211、フィルタ254、レンズ255の配置例を説明する。レンズ255を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図27(A)に示すように、画素211に形成したレンズ255、フィルタ254(フィルタ254R、フィルタ254G及びフィルタ254B)、及び画素回路230等を通して光256を光電変換素子220に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光256の一部が配線257の一部によって遮光されてしまうことがある。したがって、図27(B)に示すように、光電変換素子220側にレンズ255及びフィルタ254を配置して、光電変換素子220が光256を効率良く受光させる構造とすることが好ましい。光電変換素子220側から光256を光電変換素子220に入射させることで、検出感度の高い撮像装置200を提供することができる。
図27に示す光電変換素子220として、pn型接合又はpin型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子220を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子220にセレンを用いると、可視光や、紫外光、赤外光に加えて、X線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子220を実現できる。
ここで、撮像装置200が有する1つの画素211は、図27に示す副画素212に加えて、第1のフィルタを有する副画素212を有してもよい。
<画素の構成例2>
以下では、シリコンを用いたトランジスタと、本発明に係る酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図28(A)及び図28(B)は、撮像装置を構成する素子の断面図である。
図28(A)に示す撮像装置は、シリコン基板300に設けられたシリコンを用いたトランジスタ351上に積層して配置された酸化物半導体を用いたトランジスタ353及びトランジスタ354、並びにシリコン基板300に設けられた、アノード361と、カソード362を有するフォトダイオード360を含む。各トランジスタ及びフォトダイオード360は、種々のプラグ370及び配線371と電気的な接続を有する。また、フォトダイオード360のアノード361は、低抵抗領域363を介してプラグ370と電気的な接続を有する。
また撮像装置は、シリコン基板300に設けられたトランジスタ351及びフォトダイオード360を有する層305と、層305と接して設けられ、配線371を有する層320と、層320と接して設けられ、トランジスタ353及びトランジスタ354を有する層331と、層331と接して設けられ、配線372及び配線373を有する層340を備えている。
なお、図28(A)の断面図の一例では、シリコン基板300において、トランジスタ351が形成された面とは逆側の面にフォトダイオード360の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード360の受光面をトランジスタ351が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層305を、酸化物半導体を用いたトランジスタを有する層とすればよい。又は層305を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
また、図28(A)の断面図において、層305に設けるフォトダイオード360と、層331に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図28(B)に示す撮像装置は、層340側にフォトダイオード365をトランジスタの上に配置した構造とすることができる。図28(B)において、例えば層305には、シリコンを用いたトランジスタ351及びトランジスタ352を有し、層320には配線371を有し、層331には酸化物半導体を用いたトランジスタ353、トランジスタ354を有し、層340にはフォトダイオード365を有しており、フォトダイオード365は半導体層366、半導体層367、半導体層368で構成されており、配線373と、プラグ370を介した配線374と電気的に接続している。
図28(B)に示す素子構成とすることで、開口率を広くすることができる。
また、フォトダイオード365には、非晶質シリコン膜や微結晶シリコン膜などを用いたpin型ダイオード素子などを用いてもよい。フォトダイオード365は、n型の半導体層368、i型の半導体層367、及びp型の半導体層366が順に積層された構成を有している。i型の半導体層367には非晶質シリコンを用いることが好ましい。また、p型の半導体層366及びn型の半導体層368には、それぞれの導電型を付与するドーパントを含む非晶質シリコン又は微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード365は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
ここで、図28(A)に示す撮像装置において、トランジスタ351及びフォトダイオード360を有する層305と、トランジスタ353及びトランジスタ354を有する層331と、の間には絶縁体380が設けられる。ただし、絶縁体380の位置は限定されない。
トランジスタ351のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ351の信頼性を向上させる効果がある。一方、トランジスタ353及びトランジスタ354などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ353及びトランジスタ354などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体380を設けることが好ましい。絶縁体380より下層に水素を閉じ込めることで、トランジスタ351の信頼性を向上させることができる。さらに、絶縁体380より下層から、絶縁体380より上層に水素が拡散することを抑制できるため、トランジスタ353及びトランジスタ354などの信頼性を向上させることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態7)
<RFタグ>
本実施の形態では、先の実施の形態で説明したトランジスタ、又は記憶装置を含むRFタグについて、図29を参照して説明する。
本実施の形態におけるRFタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
RFタグの構成について、図29を用いて説明する。図29は、RFタグの構成例を示すブロック図である。
図29に示すように、RFタグ800は、通信器801(質問器、リーダ/ライタなどともいう。)に接続されたアンテナ802から送信される無線信号803を受信するアンテナ804を有する。またRFタグ800は、整流回路805、定電圧回路806、復調回路807、変調回路808、論理回路809、記憶回路810、ROM811を有している。なお、復調回路807に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別される。本実施の形態に示すRFタグ800は、そのいずれの方式を用いることも可能である。
次に各回路の構成について説明する。アンテナ804は、通信器801に接続されたアンテナ802との間で無線信号803の送受信を行うためのものである。また、整流回路805は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路805の入力側又は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路806は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路809のリセット信号を生成するための回路である。
復調回路807は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路808は、アンテナ804より出力するデータに応じて変調を行うための回路である。
論理回路809は復調信号を解析し、処理を行うための回路である。記憶回路810は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路810に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、RFタグに用いることが好適である。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書き込み時の最大通信距離の差を生じさせないことが可能である。さらに、データの書き込み時に電力が不足し、誤動作又は誤書き込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ROM811に適用することもできる。その場合には、生産者がROM811にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えられないようにしておくことが好ましい。生産者が出荷前に固有番号を書き込んだ後に製品を出荷することで、作製したRFタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることなく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態8)
<表示装置>
以下では、本発明の一態様に係る表示装置について、図30及び図31を用いて説明する。
表示装置に用いられる表示素子としては、液晶素子(液晶表示素子ともいう。)、発光素子(発光表示素子ともいう。)などを用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には、無機EL(Electroluminescence)、有機ELなどを含む。以下では、表示装置の一例として、EL素子を用いた表示装置(EL表示装置)及び液晶素子を用いた表示装置(液晶表示装置)について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むICなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は、画像表示デバイス、又は光源(照明装置含む。)を指す。また、コネクター、例えばFPC、TCPが取り付けられたモジュール、TCPの先にプリント配線板を有するモジュール又は表示素子にCOG方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
図30は、本発明の一態様に係るEL表示装置の一例である。図30(A)に、EL表示装置の画素の回路図の一例を示す。図30(B)は、EL表示装置全体を示す上面図である。また、図30(C)は、図30(B)の一点鎖線M−Nの一部に対応する断面である。
図30(A)に示すEL表示装置は、スイッチ素子743と、トランジスタ741と、容量素子742と、発光素子719と、を有する。
なお、図30(A)などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図30(A)の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ741のゲートはスイッチ素子743の一端及び容量素子742の一方の電極と電気的に接続される。トランジスタ741のソースは容量素子742の他方の電極と電気的に接続され、発光素子719の一方の電極と電気的に接続される。トランジスタ741のドレインは電源電位VDDが与えられる。スイッチ素子743の他端は信号線744と電気的に接続される。発光素子719の他方の電極は定電位が与えられる。なお、定電位は接地電位GND又はそれより小さい電位とする。
スイッチ素子743としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いEL表示装置とすることができる。また、スイッチ素子743として、トランジスタ741と同一工程を経て作製されたトランジスタを用いると、EL表示装置の生産性を高めることができる。なお、トランジスタ741又は/及びスイッチ素子743としては、例えば、図1に示すトランジスタを適用することができる。
図30(B)は、EL表示装置の上面図である。EL表示装置は、基板700と、基板750と、シール材734と、駆動回路735と、駆動回路736と、画素737と、FPC732と、を有する。シール材734は、画素737、駆動回路735及び駆動回路736を囲むように基板700と基板750との間に配置される。なお、駆動回路735又は/及び駆動回路736をシール材734の外側に配置しても構わない。
図30(C)は、図30(B)の一点鎖線M−Nの一部に対応するEL表示装置の断面図である。
図30(C)には、トランジスタ741として、基板700上の絶縁体712aと、導電体704aと、を有し、絶縁体712a及び導電体704a上にあり、導電体704aと一部が重なる領域を有する絶縁体706aと、絶縁体706a上の半導体706bと、半導体706b上の絶縁体706cと、絶縁体706c上の絶縁体718bと、絶縁体718b上にあり半導体706bと重なる導電体714aと、を有する構造を示す。なお、トランジスタ741の構造は一例であり、図30(C)に示す構造と異なる構造であっても構わない。
図30(C)に示すトランジスタ741において、導電体704aはゲート電極としての機能を有し、絶縁体712aはゲート絶縁体としての機能を有し、絶縁体718bはゲート絶縁体としての機能を有し、導電体714aはゲート電極としての機能を有する。なお、絶縁体706a、半導体706b及び絶縁体706cは、光が当たることで電気特性が変動する場合がある。したがって、導電体704a又は導電体714aのいずれか一以上が遮光性を有すると好ましい。
図30(C)には、容量素子742として、導電体704b上にあり導電体704bと一部が重なる領域を有する絶縁体706dと、絶縁体706d上の半導体706eと、半導体706e上の絶縁体706fと、絶縁体706f上の絶縁体718bと、絶縁体718b上にあり半導体706eと重なる導電体714bと、を有する構造を示す。
容量素子742において、導電体704bは一方の電極として機能し、導電体714bは他方の電極として機能する。
容量素子742は、トランジスタ741と共通する膜を用いて作製することができる。また、導電体704a及び導電体704bを同種の導電体とすると好ましい。その場合、導電体704a及び導電体704bは、同一工程を経て形成することができる。また、導電体714a及び導電体714bを同種の導電体とすると好ましい。その場合、導電体714a及び導電体714bは、同一工程を経て形成することができる。
図30(C)に示す容量素子742は、占有面積当たりの容量が大きい容量素子である。したがって、図30(C)は表示品位の高いEL表示装置である。なお、容量素子742の構造は一例であり、図30(C)に示す構造と異なる構造であっても構わない。
トランジスタ741及び容量素子742上には、絶縁体720が配置される。ここで、絶縁体720は、トランジスタ741のソース領域又はドレイン領域として機能する半導体706bの低抵抗領域に達する開口部を有してもよい。絶縁体720上には、導電体781が配置される。導電体781は、絶縁体720の開口部を介してトランジスタ741と電気的に接続してもよい。
導電体781上には、導電体781に達する開口部を有する隔壁784が配置される。隔壁784上には、隔壁784の開口部で導電体781と接する発光層782が配置される。発光層782上には、導電体783が配置される。導電体781、発光層782及び導電体783の重なる領域が、発光素子719となる。
ここまでは、EL表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図31(A)は、液晶表示装置の画素の構成例を示す回路図である。図31(A)に示す画素は、トランジスタ751と、容量素子752と、一対の電極間に液晶の充填された素子(液晶素子)753とを有する。
トランジスタ751では、ソース、ドレインの一方が信号線755に電気的に接続され、ゲートが走査線754に電気的に接続されている。
容量素子752では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子753では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子752の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子753の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はEL表示装置と同様として説明する。図30(B)の一点鎖線M−Nに対応する液晶表示装置の断面図を図31(B)に示す。図31(B)において、FPC732は、端子731を介して配線733aと接続される。なお、配線733aは、トランジスタ751を構成する導電体又は半導体のいずれかと同種の導電体又は半導体を用いてもよい。
トランジスタ751は、トランジスタ741についての記載を参照する。また、容量素子752は、容量素子742についての記載を参照する。なお、図31(B)には、図30(C)の容量素子742に対応した容量素子752の構造を示したが、本発明の一態様はこれに限定されない。
なお、トランジスタ751の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子752に保持された電荷がリークしにくく、長期間に渡って液晶素子753に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ751をオフ状態とすることで、トランジスタ751の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子752の占有面積を小さくできるため、開口率の高い液晶表示装置、又は高精細化した液晶表示装置を提供することができる。
トランジスタ751及び容量素子752上には、絶縁体721が配置される。ここで、絶縁体721は、トランジスタ751に達する開口部を有する。絶縁体721上には、導電体791が配置される。導電体791は、絶縁体721の開口部を介してトランジスタ751と電気的に接続する。
導電体791上には、配向膜として機能する絶縁体792が配置される。絶縁体792上には、液晶層793が配置される。液晶層793上には、配向膜として機能する絶縁体794が配置される。絶縁体794上には、スペーサ795が配置される。スペーサ795及び絶縁体794上には、導電体796が配置される。導電体796上には、基板797が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、又は、表示品位の高い表示装置を提供することができる。又は、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することができる。表示素子、表示装置、発光素子又は発光装置は、例えば白色、赤色、緑色又は青色などの発光ダイオード(LED:Light Emitting Diode)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、GLV(グレーティングライトバルブ)、PDP(プラズマディスプレイ)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、DMD(デジタルマイクロミラーデバイス)、DMS(デジタル・マイクロ・シャッター)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部又は全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体などを設けて、LEDを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体との間に、AlN層を設けてもよい。なお、LEDが有するGaN半導体は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体は、スパッタリング法で成膜することも可能である。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板(例えば単結晶基板又はシリコン基板)、SOI基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、ポリテトラフルオロエチレン(PTFE)に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。又は、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)又は再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む。)、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性の良いトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態9)
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図32を用いて説明を行う。
<表示モジュール>
図32に示す表示モジュール6000は、上部カバー6001と下部カバー6002との間に、FPC6003に接続されたタッチパネル6004、FPC6005に接続された表示パネル6006、バックライトユニット6007、フレーム6009、プリント基板6010、バッテリー6011を有する。なお、バックライトユニット6007、バッテリー6011、タッチパネル6004などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル6006、又はプリント基板に実装された集積回路に用いることができる。
上部カバー6001及び下部カバー6002は、タッチパネル6004及び表示パネル6006のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル6004は、抵抗膜方式又は静電容量方式のタッチパネルを表示パネル6006に重畳して用いることができる。また、表示パネル6006の対向基板(封止基板)に、タッチパネル機能を持たせるようにすることも可能である。又は、表示パネル6006の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。又は、表示パネル6006の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。
バックライトユニット6007は、光源6008を有する。光源6008をバックライトユニット6007の端部に設け、光拡散板を用いる構成としてもよい。
フレーム6009は、表示パネル6006の保護機能の他、プリント基板6010から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム6009は、放熱板としての機能を有していてもよい。
プリント基板6010は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー6011であってもよい。なお、商用電源を用いる場合には、バッテリー6011を省略することができる。
また、表示モジュール6000には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態10)
<リードフレーム型のインターポーザを用いたパッケージ>
図33(A)に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図33(A)に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ551が、ワイヤボンディング法により、インターポーザ550上の端子552と接続されている。端子552は、インターポーザ550のチップ551がマウントされている面上に配置されている。そしてチップ551はモールド樹脂553によって封止されていてもよいが、各端子552の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器(携帯電話)のモジュールの構成を、図33(B)に示す。図33(B)に示す携帯電話のモジュールは、プリント配線基板601に、パッケージ602と、バッテリー604とが実装されている。また、表示素子が設けられたパネル600に、プリント配線基板601がFPC603によって実装されている。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態11)
本実施の形態では、上述の実施の形態で説明したOSトランジスタを適用可能な回路構成の一例について、図34乃至図37を用いて説明する。
図34(A)には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ1800は、入力端子INの論理を反転した信号を出力端子OUTから出力する。インバータ1800は、複数のOSトランジスタを有する。信号SBGは、OSトランジスタの電気特性を切り替えることができる信号である。
図34(B)は、インバータ1800の一例を示す。インバータ1800は、OSトランジスタ1810、及びOSトランジスタ1820を有する。インバータ1800は、nチャネル型トランジスタのみで作製することができるため、CMOS(Complementary Metal Oxide Semiconductor)でインバータ(CMOSインバータ)を作製する場合と比較して、低コストで作製することが可能である。
なおOSトランジスタを有するインバータ1800は、Siトランジスタで構成されるCMOS上に配置することもできる。インバータ1800は、CMOSの回路に重ねて配置できるため、インバータ1800を追加する分の回路面積の増加を抑えることができる。
OSトランジスタ1810、OSトランジスタ1820は、トップゲートとして機能する第1ゲートと、バックゲートとして機能する第2ゲートと、ソース又はドレインの一方として機能する第1端子と、ソース又はドレインの他方として機能する第2端子を有する。
OSトランジスタ1810の第1ゲートは、第2端子に接続される。OSトランジスタ1810の第2ゲートは、信号SBGを供給する配線に接続される。OSトランジスタ1810の第1端子は、電圧VDDを与える配線に接続される。OSトランジスタ1810の第2端子は、出力端子OUTに接続される。
OSトランジスタ1820の第1ゲートは、入力端子INに接続される。OSトランジスタ1820の第2ゲートは、入力端子INに接続される。OSトランジスタ1820の第1端子は、出力端子OUTに接続される。OSトランジスタ1820の第2端子は、電圧VSSを与える配線に接続される。
図34(C)は、インバータ1800の動作を説明するためのタイミングチャートである。図34(C)のタイミングチャートでは、入力端子INの信号波形、出力端子OUTの信号波形、信号SBGの信号波形、及びOSトランジスタ1810(FET1810)の閾値電圧の変化について示している。
信号SBGをOSトランジスタ1810の第2ゲートに与えることで、OSトランジスタ1810の閾値電圧を制御することができる。
信号SBGは、OSトランジスタ1810の閾値電圧をマイナスシフトさせるための電圧VBG_A、OSトランジスタ1810の閾値電圧をプラスシフトさせるための電圧VBG_Bを有する。OSトランジスタ1810の第2ゲートに電圧VBG_Aを与えることで、OSトランジスタ1810を閾値電圧VTH_Aにマイナスシフトさせることができる。また、OSトランジスタ1810の第2ゲートに電圧VBG_Bを与えることで、OSトランジスタ1810を閾値電圧VTH_Bにプラスシフトさせることができる。
前述の説明を可視化するために、図35(A)には、トランジスタの電気特性の一つである、Vg−Idカーブを示す。
上述したOSトランジスタ1810の電気特性は、第2ゲートの電圧を電圧VBG_Aのように大きくすることで、図35(A)中の破線1840で表される曲線にシフトさせることができる。また、上述したOSトランジスタ1810の電気特性は、第2ゲートの電圧を電圧VBG_Bのように小さくすることで、図35(A)中の実線1841で表される曲線にシフトさせることができる。図35(A)に示すように、OSトランジスタ1810は、信号SBGを電圧VBG_Aあるいは電圧VBG_Bというように切り替えることで、閾値電圧をマイナスシフトあるいはプラスシフトさせることができる。
OSトランジスタ1810の閾値電圧を閾値電圧VTH_Bにプラスシフトさせることで、OSトランジスタ1810を電流が流れにくい状態とすることができる。図35(B)には、この状態を可視化して示す。図35(B)に図示するように、OSトランジスタ1810に流れる電流Iを極めて小さくすることができる。そのため、入力端子INに与える信号がハイレベルでOSトランジスタ1820がオン状態(ON)のとき、出力端子OUTの電圧を急峻に下降させることができる。
図35(B)に図示したように、OSトランジスタ1810を電流が流れにくい状態とすることができるため、図34(C)に示すタイミングチャートにおける出力端子の信号波形1831を急峻に変化させることができる。電圧VDDを与える配線と、電圧VSSを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
また、OSトランジスタ1810の閾値電圧を閾値電圧VTH_Aにマイナスシフトさせることで、OSトランジスタ1810を電流が流れやすい状態とすることができる。図35(C)には、この状態を可視化して示す。図35(C)に図示するように、このとき流れる電流Iを少なくとも電流Iよりも大きくすることができる。そのため、入力端子INに与える信号がローレベルでOSトランジスタ1820がオフ状態(OFF)のとき、出力端子OUTの電圧を急峻に上昇させることができる。
図35(C)に図示したように、OSトランジスタ1810を電流が流れやすい状態とすることができるため、図34(C)に示すタイミングチャートにおける出力端子の信号波形1832を急峻に変化させることができる。電圧VDDを与える配線と、電圧VSSを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
なお、信号SBGによるOSトランジスタ1810の閾値電圧の制御は、OSトランジスタ1820の状態が切り替わる以前、すなわち時刻T1や時刻T2よりも前に行うことが好ましい。例えば、図34(C)に図示するように、入力端子INに与える信号がハイレベルに切り替わる時刻T1よりも前に、閾値電圧VTH_Aから閾値電圧VTH_BにOSトランジスタ1810の閾値電圧を切り替えることが好ましい。また、図34(C)に図示するように、入力端子INに与える信号がローレベルに切り替わる時刻T2よりも前に、閾値電圧VTH_Bから閾値電圧VTH_AにOSトランジスタ1810の閾値電圧を切り替えることが好ましい。
なお図34(C)のタイミングチャートでは、入力端子INに与える信号に応じて信号SBGを切り替える構成を示したが、別の構成としてもよい。例えばOSトランジスタ1810の閾値電圧を制御するための電圧は、フローティング状態としたOSトランジスタ1810の第2ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図36(A)に示す。
図36(A)では、図34(B)で示した回路構成に加えて、OSトランジスタ1850を有する。OSトランジスタ1850の第1端子は、OSトランジスタ1810の第2ゲートに接続される。またOSトランジスタ1850の第2端子は、電圧VBG_B(あるいは電圧VBG_A)を与える配線に接続される。OSトランジスタ1850の第1ゲートは、信号Sを与える配線に接続される。OSトランジスタ1850の第2ゲートは、電圧VBG_B(あるいは電圧VBG_A)を与える配線に接続される。
図36(A)の動作について、図36(B)のタイミングチャートを用いて説明する。
OSトランジスタ1810の閾値電圧を制御するための電圧は、入力端子INに与える信号がハイレベルに切り替わる時刻T3よりも前に、OSトランジスタ1810の第2ゲートに与える構成とする。信号SをハイレベルとしてOSトランジスタ1850をオン状態とし、ノードNBGにOSトランジスタ1810の閾値電圧を制御するための電圧VBG_Bを与える。
ノードNBGが電圧VBG_Bとなった後は、OSトランジスタ1850をオフ状態とする。OSトランジスタ1850は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードNBGに保持させた電圧VBG_Bを保持することができる。そのため、OSトランジスタ1850の第2ゲートに電圧VBG_Bを与える動作の回数が減るため、電圧VBG_Bの書き換えに要する分の消費電力を小さくすることができる。
なお図34(B)及び図36(A)の回路構成では、OSトランジスタ1810の第2ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えばOSトランジスタ1810の閾値電圧を制御するための電圧を、入力端子INに与える信号を基に生成し、OSトランジスタ1810の第2ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図37(A)に示す。
図37(A)では、図34(B)で示した回路構成において、入力端子INとOSトランジスタ1810の第2ゲートとの間にCMOSインバータ1860を有する。CMOSインバータ1860の入力端子は、入力端子INに接続される。CMOSインバータ1860の出力端子は、OSトランジスタ1810の第2ゲートに接続される。
図37(A)の動作について、図37(B)のタイミングチャートを用いて説明する。図37(B)のタイミングチャートでは、入力端子INの信号波形、出力端子OUTの信号波形、CMOSインバータ1860の出力波形IN_B、及びOSトランジスタ1810(FET1810)の閾値電圧の変化について示している。
入力端子INに与える信号の論理を反転した信号である出力波形IN_Bは、OSトランジスタ1810の閾値電圧を制御する信号とすることができる。したがって、図35(A)乃至図35(C)で説明したように、OSトランジスタ1810の閾値電圧を制御できる。例えば、図37(B)における時刻T4となるとき、入力端子INに与える信号がハイレベルでOSトランジスタ1820はオン状態となる。このとき、出力波形IN_Bはローレベルとなる。そのため、OSトランジスタ1810を電流が流れにくい状態とすることができ、出力端子OUTの電圧を急峻に下降させることができる。
また、図37(B)における時刻T5となるとき、入力端子INに与える信号がローレベルでOSトランジスタ1820はオフ状態となる。このとき、出力波形IN_Bはハイレベルとなる。そのため、OSトランジスタ1810を電流が流れやすい状態とすることができ、出力端子OUTの電圧を急峻に上昇させることができる。
以上説明したように、本実施の形態の構成では、OSトランジスタを有するインバータにおけるOSトランジスタのバックゲートの電圧を、入力端子INの信号の論理にしたがって切り替える。当該構成とすることで、OSトランジスタの閾値電圧を制御することができる。入力端子INに与える信号によってOSトランジスタの閾値電圧を制御することで、出力端子OUTの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
(実施の形態12)
本実施の形態では、上述の実施の形態で説明したOSトランジスタを有する回路を、複数有する半導体装置の一例について、図38乃至図41を用いて説明する。
図38(A)は、半導体装置900のブロック図である。半導体装置900は、電源回路901、回路902、電圧生成回路903、回路904、電圧生成回路905及び回路906を有する。
電源回路901は、基準となる電圧VORGを生成する回路である。電圧VORGは、単一の電圧ではなく、複数の電圧でもよい。電圧VORGは、半導体装置900の外部から与えられる電圧Vを基に生成することができる。半導体装置900は、外部から与えられる単一の電源電圧を基に電圧VORGを生成できる。そのため半導体装置900は、外部から電源電圧を複数与えることなく動作することができる。
回路902、回路904及び回路906は、異なる電源電圧で動作する回路である。例えば回路902の電源電圧は、電圧VORGと電圧VSS(VORG>VSS)とを基に印加される電圧である。また、例えば回路904の電源電圧は、電圧VPOGと電圧VSS(VPOG>VORG>VSS)とを基に印加される電圧である。また、例えば回路906の電源電圧は、電圧VORGと電圧VSSと電圧VNEG(VORG>VSS>VNEG)とを基に印加される電圧である。なお電圧VSSは、グラウンド電位(GND)と等電位とすれば、電源回路901で生成する電圧の種類を削減できる。
電圧生成回路903は、電圧VPOGを生成する回路である。電圧生成回路903は、電源回路901から与えられる電圧VORGを基に電圧VPOGを生成できる。そのため、回路904を有する半導体装置900は、外部から与えられる単一の電源電圧を基に動作することができる。
電圧生成回路905は、電圧VNEGを生成する回路である。電圧生成回路905は、電源回路901から与えられる電圧VORGを基に電圧VNEGを生成できる。そのため、回路906を有する半導体装置900は、外部から与えられる単一の電源電圧を基に動作することができる。
図38(B)は電圧VPOGで動作する回路904の一例、図38(C)は回路904を動作させるための信号の波形の一例である。
図38(B)では、トランジスタ911を示している。トランジスタ911のゲートに与える信号は、例えば、電圧VPOGと電圧VSSを基に生成される。当該信号は、トランジスタ911を導通状態とする動作時に電圧VPOG、非導通状態とする動作時に電圧VSSとする。電圧VPOGは、図38(C)に図示するように、電圧VORGより大きい。そのため、トランジスタ911は、ソース(S)とドレイン(D)との間をより確実に導通状態とすることができる。その結果、回路904は、誤動作が低減された回路とすることができる。
図38(D)は電圧VNEGで動作する回路906の一例、図38(E)は回路906を動作させるための信号の波形の一例である。
図38(D)では、バックゲートを有するトランジスタ912を示している。トランジスタ912のゲートに与える信号は、例えば、電圧VORGと電圧VSSを基にして生成される。当該信号は、トランジスタ912を導通状態とする動作時に電圧VORG、非導通状態とする動作時に電圧VSSとする。また、トランジスタ912のバックゲートに与える信号は、電圧VNEGを基に生成される。電圧VNEGは、図38(E)に図示するように、電圧VSS(GND)より小さい。そのため、トランジスタ912の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ912をより確実に非導通状態とすることができ、ソース(S)とドレイン(D)との間を流れる電流を小さくできる。その結果、回路906は、誤動作が低減され、かつ低消費電力化が図られた回路とすることができる。
なお電圧VNEGは、トランジスタ912のバックゲートに直接与える構成としてもよい。あるいは、電圧VORGと電圧VNEGを基に、トランジスタ912のゲートに与える信号を生成し、当該信号をトランジスタ912のバックゲートに与える構成としてもよい。
また図39(A)、図39(B)には、それぞれ図38(D)、図38(E)の変形例を示す。
図39(A)に示す回路図では、電圧生成回路905と、回路906と、の間に制御回路921によって導通状態を制御できるトランジスタ922を示す。トランジスタ922は、nチャネル型のOSトランジスタとする。制御回路921が出力する制御信号SBGは、トランジスタ922の導通状態を制御する信号である。また回路906が有するトランジスタ912A、トランジスタ912Bは、トランジスタ922と同じOSトランジスタである。
図39(B)のタイミングチャートでは、制御信号SBGの電位の変化を示すとともに、トランジスタ912A、トランジスタ912Bのバックゲートの電位の状態をノードNBGの電位の変化として示す。制御信号SBGがハイレベルのときにトランジスタ922が導通状態となり、ノードNBGが電圧VNEGとなる。その後、制御信号SBGがローレベルのときにノードNBGが電気的にフローティングとなる。トランジスタ922は、OSトランジスタであるため、オフ電流が小さい。そのため、ノードNBGが電気的にフローティングであっても、一旦与えた電圧VNEGを保持することができる。
また図40(A)には、上述した電圧生成回路903に適用可能な回路構成の一例を示す。図40(A)に示す電圧生成回路903は、ダイオードD1乃至ダイオードD5、キャパシタC1乃至キャパシタC5、及びインバータINVを有する5段のチャージポンプである。クロック信号CLKは、キャパシタC1乃至キャパシタC4に直接、あるいはインバータINVを介して与えられる。インバータINVの電源電圧を、電圧VORGと電圧VSSとを基に印加される電圧とすると、クロック信号CLKを与えることによって、電圧VORGの5倍の正電圧に昇圧された電圧VPOGを得ることができる。なお、ダイオードD1乃至ダイオードD5の順方向電圧は0Vとしている。また、チャージポンプの段数を変更することで、所望の電圧VPOGを得ることができる。
また図40(B)には、上述した電圧生成回路905に適用可能な回路構成の一例を示す。図40(B)に示す電圧生成回路905は、ダイオードD1乃至ダイオードD5、キャパシタC1乃至キャパシタC5、及びインバータINVを有する4段のチャージポンプである。クロック信号CLKは、キャパシタC1乃至キャパシタC4に直接、あるいはインバータINVを介して与えられる。インバータINVの電源電圧を、電圧VORGと電圧VSSとを基に印加される電圧とすると、クロック信号CLKを与えることによって、グラウンド、すなわち電圧VSSから電圧VORGの4倍の負電圧に降圧された電圧VNEGを得ることができる。なお、ダイオードD1乃至ダイオードD5の順方向電圧は0Vとしている。また、チャージポンプの段数を変更することで、所望の電圧VNEGを得ることができる。
なお、上述した電圧生成回路903の回路構成は、図40(A)で示す回路図の構成に限らない。例えば、電圧生成回路903の変形例を図41(A)乃至図41(C)に示す。
図41(A)に示す電圧生成回路903Aは、トランジスタM1乃至トランジスタM10、キャパシタC11乃至キャパシタC14、及びインバータINV1を有する。クロック信号CLKは、トランジスタM1乃至トランジスタM10のゲートに直接、あるいはインバータINV1を介して与えられる。クロック信号CLKを与えることによって、電圧VORGの4倍の正電圧に昇圧された電圧VPOGを得ることができる。なお、段数を変更することで、所望の電圧VPOGを得ることができる。図41(A)に示す電圧生成回路903Aは、トランジスタM1乃至トランジスタM10をOSトランジスタとすることでオフ電流を小さくでき、キャパシタC11乃至キャパシタC14に保持した電荷の漏れを抑制できる。そのため、効率的に電圧VORGから電圧VPOGへの昇圧を図ることができる。
また、図41(B)に示す電圧生成回路903Bは、トランジスタM11乃至トランジスタM14、キャパシタC15、キャパシタC16、及びインバータINV2を有する。クロック信号CLKは、トランジスタM11乃至トランジスタM14のゲートに直接、あるいはインバータINV2を介して与えられる。クロック信号CLKを与えることによって、電圧VORGの2倍の正電圧に昇圧された電圧VPOGを得ることができる。図41(B)に示す電圧生成回路903Bは、トランジスタM11乃至トランジスタM14をOSトランジスタとすることでオフ電流を小さくでき、キャパシタC15、キャパシタC16に保持した電荷の漏れを抑制できる。そのため、効率的に電圧VORGから電圧VPOGへの昇圧を図ることができる。
また、図41(C)に示す電圧生成回路903Cは、インダクタI1、トランジスタM15、ダイオードD6、及びキャパシタC17を有する。トランジスタM15は、制御信号ENによって、導通状態が制御される。制御信号ENによって、電圧VORGが昇圧された電圧VPOGを得ることができる。図41(C)に示す電圧生成回路903Cは、インダクタI1を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
なお、電圧生成回路903の変形例は、図41(A)乃至図41(C)に示す電圧生成回路903A乃至電圧生成回路903Cにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成にすることで、図40(B)に示した電圧生成回路905にも適用可能である。これにより、効率的に電圧VSSから電圧VNEGへの降圧を図ることができる。
以上説明したように、本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
(実施の形態13)
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。
<電子機器>
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。
電子機器としては、例えば、テレビジョン装置(テレビ、又はテレビジョン受信機ともいう。)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう。)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
また、本発明の一態様の電子機器又は照明装置が可撓性を有する場合、家屋やビルの内壁若しくは外壁、又は、自動車の内装若しくは外装の曲面に沿って組み込むことも可能である。
また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池(リチウムイオンポリマー電池)等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
図42(A)は携帯型ゲーム機であり、筐体7101、筐体7102、表示部7103、表示部7104、マイク7105、スピーカー7106、操作キー7107、スタイラス7108等を有する。本発明の一態様に係る半導体装置は、筐体7101に内蔵されている集積回路、CPUなどに用いることができる。表示部7103又は表示部7104に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図42(A)に示した携帯型ゲーム機は、2つの表示部7103と表示部7104とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図42(B)は、スマートウオッチであり、筐体7302、表示部7304、操作ボタン7311、操作ボタン7312、接続端子7313、バンド7321、留め金7322、等を有する。本発明の一態様に係る半導体装置は、筐体7302に内蔵されているメモリ、CPUなどに用いることができる。
図42(C)は、携帯情報端末であり、筐体7501に組み込まれた表示部7502の他、操作ボタン7503、外部接続ポート7504、スピーカー7505、マイク7506などを備えている。本発明の一態様に係る半導体装置は、筐体7501に内蔵されているモバイル用メモリ、CPUなどに用いることができる。なお、表示部7502は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、4k、又は8kなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。
図42(D)はビデオカメラであり、第1筐体7701、第2筐体7702、表示部7703、操作キー7704、レンズ7705、接続部7706等を有する。操作キー7704及びレンズ7705は第1筐体7701に設けられており、表示部7703は第2筐体7702に設けられている。そして、第1筐体7701と第2筐体7702とは、接続部7706により接続されており、第1筐体7701と第2筐体7702の間の角度は、接続部7706により変更が可能である。表示部7703における映像を、接続部7706における第1筐体7701と第2筐体7702との間の角度にしたがって切り替える構成としてもよい。レンズ7705の焦点となる位置には、本発明の一態様の撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第1筐体7701に内蔵されている集積回路、CPUなどに用いることができる。
図42(E)は、デジタルサイネージであり、電柱7901に設置された表示部7902を備えている。本発明の一態様に係る表示装置は、表示部7902の制御回路に用いることができる。
図43(A)はノート型パーソナルコンピュータであり、筐体8121、表示部8122、キーボード8123、ポインティングデバイス8124等を有する。本発明の一態様に係る半導体装置は、筐体8121内に内蔵されているCPUや、メモリに適用することができる。なお、表示部8122は、非常に高精細とすることができるため、中小型でありながら8kの表示を行うことができ、非常に鮮明な画像を得ることができる。
図43(B)に自動車9700の外観を示す。図43(C)に自動車9700の運転席を示す。自動車9700は、車体9701、車輪9702、ダッシュボード9703、ライト9704等を有する。本発明の一態様の半導体装置は、自動車9700の表示部、及び制御用の集積回路に用いることができる。例えば、図43(C)に示す表示部9710乃至表示部9715に本発明の一態様の半導体を設けることができる。
表示部9710と表示部9711は、自動車のフロントガラスに設けられた表示装置、又は入出力装置である。本発明の一態様の表示装置、又は入出力装置は、表示装置、又は入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、又は入出力装置とすることができる。シースルー状態の表示装置、又は入出力装置であれば、自動車9700の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、又は入出力装置を自動車9700のフロントガラスに設置することができる。なお、表示装置、又は入出力装置に、表示装置、又は入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。
表示部9712はピラー部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部9712に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部9713はダッシュボード部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部9713に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。
また、図43(D)は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部9721は、ドア部に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部9721に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部9722は、ハンドルに設けられた表示装置、又は入出力装置である。表示部9723は、ベンチシートの座面の中央部に設けられた表示装置、又は入出力装置である。なお、表示装置、又は入出力装置を座面や背もたれ部分などに設置して、当該表示装置(又は、入出力装置)を、当該表示装置(又は、入出力装置)の発熱を熱源としたシートヒーターとして利用することもできる。
表示部9714、表示部9715、又は表示部9722はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部9710乃至表示部9713、表示部9721、表示部9723にも表示することができる。また、表示部9710乃至表示部9715、表示部9721乃至表示部9723は照明装置として用いることも可能である。また、表示部9710乃至表示部9715、表示部9721乃至表示部9723は加熱装置として用いることも可能である。
また、図44(A)に、カメラ8000の外観を示す。カメラ8000は、筐体8001、表示部8002、操作ボタン8003、シャッターボタン8004、結合部8005等を有する。またカメラ8000には、レンズ8006を取り付けることができる。
結合部8005は、電極を有し、後述するファインダー8100のほか、ストロボ装置等を接続することができる。
ここでは、カメラ8000として、レンズ8006を筐体8001から取り外して交換することが可能な構成としたが、レンズ8006と筐体8001が一体となっていてもよい。
シャッターボタン8004を押すことにより、撮像することができる。また、表示部8002はタッチパネルとしての機能を有し、表示部8002をタッチすることにより撮像することも可能である。
表示部8002に、本発明の一態様の表示装置、又は入出力装置を適用することができる。
図44(B)には、カメラ8000にファインダー8100を取り付けた場合の例を示している。
ファインダー8100は、筐体8101、表示部8102、ボタン8103等を有する。
筐体8101は、カメラ8000の結合部8005と結合する結合部を有しており、ファインダー8100をカメラ8000に取り付けることができる。また、当該結合部には電極を有し、当該電極を介してカメラ8000から受信した映像等を表示部8102に表示させることができる。
ボタン8103は、電源ボタンとしての機能を有する。ボタン8103により、表示部8102の表示のオン・オフを切り替えることができる。
筐体8101の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。
なお、図44(A)、図44(B)では、カメラ8000とファインダー8100とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ8000の筐体8001に、本発明の一態様の表示装置、又は入出力装置を備えるファインダーが内蔵されていてもよい。
また、図44(C)には、ヘッドマウントディスプレイ8200の外観を示している。
ヘッドマウントディスプレイ8200は、装着部8201、レンズ8202、本体8203、表示部8204、ケーブル8205等を有している。また装着部8201には、バッテリー8206が内蔵されている。
ケーブル8205は、バッテリー8206から本体8203に電力を供給する。本体8203は無線受信機等を備え、受信した画像データ等の映像情報を表示部8204に表示させることができる。また、本体8203に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部8201には、使用者に触れる位置に複数の電極が設けられていてもよい。本体8203は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部8201には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部8204に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部8204に表示する映像をその動きに合わせて変化させてもよい。
本体8203の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態14)
本実施の形態では、本発明の一態様に係る半導体装置を用いたRFタグの使用例について、図45を用いながら説明する。
<RFタグの使用例>
RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図45(A)参照。)、乗り物類(自転車等、図45(B)参照。)、包装用容器類(包装紙やボトル等、図45(C)参照。)、記録媒体(DVDやビデオテープ等身の回り品(鞄や眼鏡等、図45(D)参照。)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器(液晶表示装置、EL表示装置、テレビジョン装置、又は携帯電話)等の物品、若しくは各物品に取り付ける荷札(図45(E)、図45(F)参照。)等に設けて使用することができる。
本発明の一態様に係るRFタグ4000は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFタグ4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るRFタグ4000を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るRFタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るRFタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係る半導体装置を用いたRFタグを、本実施の形態に挙げた各用途に用いることにより、情報の書き込みや読み出しを含む動作電力を低減できるため、最大通信距離を長く取ることが可能となる。また、電力が遮断された状態であっても、情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
200 撮像装置
201 スイッチ
202 スイッチ
203 スイッチ
210 画素部
211 画素
212 副画素
212B 副画素
212G 副画素
212R 副画素
220 光電変換素子
230 画素回路
231 配線
247 配線
248 配線
249 配線
250 配線
253 配線
254 フィルタ
254B フィルタ
254G フィルタ
254R フィルタ
255 レンズ
256 光
257 配線
260 周辺回路
270 周辺回路
280 周辺回路
290 周辺回路
291 光源
300 シリコン基板
305 層
320 層
331 層
340 層
351 トランジスタ
352 トランジスタ
353 トランジスタ
354 トランジスタ
360 フォトダイオード
361 アノード
362 カソード
363 低抵抗領域
365 フォトダイオード
366 半導体層
367 半導体層
368 半導体層
370 プラグ
371 配線
372 配線
373 配線
374 配線
380 絶縁体
400 基板
401 絶縁体
402 導電体
403 導電体
404 導電体
406a 絶縁体
406b 半導体
406c 絶縁体
411 絶縁体
412 絶縁体
413 導電体
416a1 導電体
416a2 導電体
418a1 導電体
418a2 導電体
421 絶縁体
423 絶縁体
430 導電体
430a 導電体
430b 導電体
431 絶縁体
432 絶縁体
433 絶縁体
434 絶縁体
435 絶縁体
436 絶縁体
440a 低抵抗領域
440b 低抵抗領域
441a 領域
441b 領域
450 半導体基板
454 導電体
460 領域
462 絶縁体
464 絶縁体
465 絶縁体
466 絶縁体
467 絶縁体
468 絶縁体
469 絶縁体
470 絶縁体
472 絶縁体
474a 領域
474b 領域
475 絶縁体
476a 導電体
476b 導電体
476c 導電体
477a 導電体
477b 導電体
477c 導電体
478a 導電体
478b 導電体
478c 導電体
479a 導電体
479b 導電体
479c 導電体
480a 導電体
480b 導電体
480c 導電体
483a 導電体
483b 導電体
483c 導電体
483d 導電体
484a 導電体
484b 導電体
484c 導電体
484d 導電体
485a 導電体
485b 導電体
485c 導電体
485d 導電体
487a 導電体
487b 導電体
487c 導電体
488a 導電体
488b 導電体
488c 導電体
489a 導電体
489b 導電体
490a 導電体
490b 導電体
491a 導電体
491b 導電体
491c 導電体
492a 導電体
492b 導電体
492c 導電体
494 導電体
496 導電体
498 絶縁体
550 インターポーザ
551 チップ
552 端子
553 モールド樹脂
600 パネル
601 プリント配線基板
602 パッケージ
603 FPC
604 バッテリー
700 基板
704a 導電体
704b 導電体
706a 絶縁体
706b 半導体
706c 絶縁体
706d 絶縁体
706e 半導体
706f 絶縁体
712a 絶縁体
714a 導電体
714b 導電体
718b 絶縁体
719 発光素子
720 絶縁体
721 絶縁体
731 端子
732 FPC
733a 配線
734 シール材
735 駆動回路
736 駆動回路
737 画素
741 トランジスタ
742 容量素子
743 スイッチ素子
744 信号線
750 基板
751 トランジスタ
752 容量素子
753 液晶素子
754 走査線
755 信号線
781 導電体
782 発光層
783 導電体
784 隔壁
791 導電体
792 絶縁体
793 液晶層
794 絶縁体
795 スペーサ
796 導電体
797 基板
800 RFタグ
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
900 半導体装置
901 電源回路
902 回路
903 電圧生成回路
903A 電圧生成回路
903B 電圧生成回路
903C 電圧生成回路
904 回路
905 電圧生成回路
906 回路
911 トランジスタ
912 トランジスタ
912A トランジスタ
912B トランジスタ
921 制御回路
922 トランジスタ
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶素子
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
1800 インバータ
1810 OSトランジスタ
1820 OSトランジスタ
1831 信号波形
1832 信号波形
1840 破線
1841 実線
1850 OSトランジスタ
1860 CMOSインバータ
2100 トランジスタ
2200 トランジスタ
2202 配線
2203 プラグ
2204 絶縁体
2205 配線
2207 絶縁体
2211 半導体基板
2212 絶縁体
2213 ゲート電極
2214 ゲート絶縁体
2215 ソース領域及びドレイン領域
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3200 トランジスタ
3300 トランジスタ
3400 容量素子
4000 RFタグ
6000 表示モジュール
6001 上部カバー
6002 下部カバー
6003 FPC
6004 タッチパネル
6005 FPC
6006 表示パネル
6007 バックライトユニット
6008 光源
6009 フレーム
6010 プリント基板
6011 バッテリー
7101 筐体
7102 筐体
7103 表示部
7104 表示部
7105 マイク
7106 スピーカー
7107 操作キー
7108 スタイラス
7302 筐体
7304 表示部
7311 操作ボタン
7312 操作ボタン
7313 接続端子
7321 バンド
7322 留め金
7501 筐体
7502 表示部
7503 操作ボタン
7504 外部接続ポート
7505 スピーカー
7506 マイク
7701 筐体
7702 筐体
7703 表示部
7704 操作キー
7705 レンズ
7706 接続部
7901 電柱
7902 表示部
8000 カメラ
8001 筐体
8002 表示部
8003 操作ボタン
8004 シャッターボタン
8005 結合部
8006 レンズ
8100 ファインダー
8101 筐体
8102 表示部
8103 ボタン
8121 筐体
8122 表示部
8123 キーボード
8124 ポインティングデバイス
8200 ヘッドマウントディスプレイ
8201 装着部
8202 レンズ
8203 本体
8204 表示部
8205 ケーブル
8206 バッテリー
9700 自動車
9701 車体
9702 車輪
9703 ダッシュボード
9704 ライト
9710 表示部
9711 表示部
9712 表示部
9713 表示部
9714 表示部
9715 表示部
9721 表示部
9722 表示部
9723 表示部

Claims (19)

  1. 基板上の第1の絶縁体と、
    前記第1の絶縁体上の酸化物半導体と、
    前記酸化物半導体上の第2の絶縁体と、
    前記第2の絶縁体上の第3の絶縁体と、
    前記第3の絶縁体上の第1の導電体と、
    前記第1の導電体上の第2の導電体と、を有し、
    前記第1の導電体は、第1の領域及び第2の領域を有し、
    前記第1の領域は、前記第2の領域に挟まれる部分を有し、
    前記第2の領域は、前記第1の領域の有する元素と、酸素と、を有することを特徴とする半導体装置。
  2. 請求項1において、
    前記第1の領域より、前記第2の領域のほうが、抵抗値が大きいことを特徴とする半導体装置。
  3. 請求項1又は請求項2において、
    前記第1の導電体は、膜厚が10nm以上50nm以下である領域を有することを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一項において、
    前記第1の導電体は、タングステンと、シリコンと、を有することを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一項において、
    前記第2の導電体は、タングステンと、窒素と、を有することを特徴とする半導体装置。
  6. 請求項1乃至請求項5のいずれか一項において、
    前記酸化物半導体上に、第3の導電体及び第4の導電体を有し、
    前記第3の導電体及び前記第4の導電体は、前記第2の導電体と重なる領域を有することを特徴とする半導体装置。
  7. 請求項1乃至請求項6のいずれか一項において、
    前記第1の絶縁体及び前記第2の絶縁体は、前記酸化物半導体の有する、酸素以外の元素の一以上を有することを特徴とする半導体装置。
  8. 請求項1乃至請求項7のいずれか一項において、
    前記酸化物半導体は、インジウム、亜鉛及び元素M(元素Mはアルミニウム、ガリウム、イットリウム又はスズ)から選ばれた一以上を有することを特徴とする半導体装置。
  9. 請求項1乃至請求項8のいずれか一項に記載の半導体装置と、
    プリント基板と、を有することを特徴とするモジュール。
  10. 請求項1乃至請求項8のいずれか一項に記載の半導体装置又は請求項9に記載のモジュールと、
    スピーカー、操作キー又はバッテリーと、を有することを特徴とする電子機器。
  11. 第1の絶縁体を成膜し、
    前記第1の絶縁体上に酸化物半導体を成膜し、
    前記第1の絶縁体及び前記酸化物半導体の一部を加工して、前記第1の絶縁体及び前記酸化物半導体を有する多層膜を形成し、
    前記多層膜上に第2の絶縁体を成膜し、
    前記第2の絶縁体上に第3の絶縁体を成膜し、
    前記第3の絶縁体上に第1の導電体を成膜し、
    前記第1の導電体上に第2の導電体を成膜し、
    前記第2の導電体の一部を加工して第3の導電体を形成し、
    前記第1の導電体の一部を加工して第4の導電体を形成し、
    前記第4の導電体を形成後に酸化処理を行って、前記第4の導電体に酸化された領域を形成することを特徴とする半導体装置の作製方法。
  12. 請求項11において、
    前記第1の導電体は、膜厚が10nm以上50nm以下である領域を有することを特徴とする半導体装置の作製方法。
  13. 請求項11又は請求項12において、
    前記第1の導電体は、タングステンと、シリコンと、を有することを特徴とする半導体装置の作製方法。
  14. 請求項11乃至請求項13のいずれか一項において、
    前記第2の導電体は、タングステンと、窒素と、を有することを特徴とする半導体装置の作製方法。
  15. 請求項11乃至請求項14のいずれか一項において、
    前記第1の絶縁体及び前記第2の絶縁体は、前記酸化物半導体の有する、酸素以外の元素の一以上を有することを特徴とする半導体装置の作製方法。
  16. 請求項11乃至請求項15のいずれか一項において、
    前記酸化物半導体は、インジウム、亜鉛及び元素M(元素Mはアルミニウム、ガリウム、イットリウム又はスズ)から選ばれた一以上を有することを特徴とする半導体装置の作製方法。
  17. 請求項11乃至請求項16のいずれか一項において、
    前記酸化処理は、酸素雰囲気にて加熱して行うことを特徴とする半導体装置の作製方法。
  18. 請求項11乃至請求項16のいずれか一項において、
    前記酸化処理は、酸素プラズマを用いて行うことを特徴とする半導体装置の作製方法。
  19. 請求項11乃至請求項18のいずれか一項において、
    前記多層膜を形成後に、前記多層膜上に第5の導電体及び第6の導電体を形成し、
    前記多層膜、前記第5の導電体及び前記第6の導電体上に、前記第2の絶縁体を成膜することを特徴とする半導体装置の作製方法。
JP2016198623A 2015-11-18 2016-10-07 半導体装置、モジュール、電子機器及び半導体装置の作製方法 Withdrawn JP2017098535A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015225895 2015-11-18
JP2015225895 2015-11-18

Publications (1)

Publication Number Publication Date
JP2017098535A true JP2017098535A (ja) 2017-06-01

Family

ID=58804844

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016198623A Withdrawn JP2017098535A (ja) 2015-11-18 2016-10-07 半導体装置、モジュール、電子機器及び半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP2017098535A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019048968A1 (ja) * 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019130162A1 (ja) * 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110998863A (zh) * 2017-07-31 2020-04-10 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2020170082A1 (ja) * 2019-02-22 2020-08-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110998863A (zh) * 2017-07-31 2020-04-10 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11152513B2 (en) 2017-09-05 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN111033702B (zh) * 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN111033702A (zh) * 2017-09-05 2020-04-17 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11742431B2 (en) 2017-09-05 2023-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JPWO2019048968A1 (ja) * 2017-09-05 2020-11-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019048968A1 (ja) * 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2019130162A1 (ja) * 2017-12-27 2021-01-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11205664B2 (en) 2017-12-27 2021-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7308760B2 (ja) 2017-12-27 2023-07-14 株式会社半導体エネルギー研究所 半導体装置
WO2019130162A1 (ja) * 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020170082A1 (ja) * 2019-02-22 2020-08-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7490633B2 (ja) 2019-02-22 2024-05-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Similar Documents

Publication Publication Date Title
JP7181352B2 (ja) トランジスタの作製方法
JP7383748B2 (ja) 半導体装置
JP6788430B2 (ja) 半導体装置およびその作製方法
JP6905606B2 (ja) トランジスタの作製方法
JP6705663B2 (ja) 半導体装置およびその作製方法
JP6717815B2 (ja) 半導体装置の作製方法
JP2017050530A (ja) 半導体装置およびその作製方法
JP7224400B2 (ja) 半導体装置
JP6671205B2 (ja) 半導体装置の作製方法
JP2016154225A (ja) 半導体装置およびその作製方法
WO2017072627A1 (ja) 半導体装置、モジュール、電子機器および半導体装置の作製方法
JP6584196B2 (ja) 半導体装置
JP2016208024A (ja) 電極及び半導体装置の作製方法
JP2016225602A (ja) 半導体装置およびその作製方法
JP6708433B2 (ja) 半導体装置
JP2017098535A (ja) 半導体装置、モジュール、電子機器及び半導体装置の作製方法
JP6562674B2 (ja) 半導体装置の作製方法
JP2016207759A (ja) 半導体装置およびその作製方法
WO2017046673A1 (ja) 電極および半導体装置の作製方法

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20190925