CN110998863A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN110998863A
CN110998863A CN201880050205.7A CN201880050205A CN110998863A CN 110998863 A CN110998863 A CN 110998863A CN 201880050205 A CN201880050205 A CN 201880050205A CN 110998863 A CN110998863 A CN 110998863A
Authority
CN
China
Prior art keywords
oxide
insulator
transistor
film
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880050205.7A
Other languages
English (en)
Inventor
种村和幸
镰田悦子
泽井宽美
松林大介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN110998863A publication Critical patent/CN110998863A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Abstract

提供一种阈值电压大的半导体装置。该半导体装置包括：配置在衬底上的第一导电体；配置在第一导电体上的第一绝缘体；以接触于第一绝缘体的顶面的方式配置的第一氧化物；以接触于第一氧化物的顶面的方式配置的第二绝缘体；配置在第二绝缘体上的第二氧化物；配置在第二氧化物上的第三绝缘体；以及配置在第三绝缘体上的第二导电体，其中，混合层形成在第一绝缘体与第一氧化物之间，混合层包含第一绝缘体所含的原子中的至少一个和第一氧化物所含的原子中的至少一个，并且，混合层具有负的固定电荷。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、拍摄装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
近年来，已对半导体装置进行开发，主要使用LSI、CPU、存储器。CPU是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)安装在电路板例如印刷线路板上，并用作各种电子设备的构件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(也简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。另外，作为其他材料，氧化物半导体受到关注。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极小。例如，应用了使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等已被公开(参照专利文献1)。
另外，例如，已公开了利用使用氧化物半导体的晶体管的泄漏电流低的特性实现存储内容的长期保持的存储装置等(参照专利文献2)。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-151383号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种阈值电压大的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有常关闭的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种以小电压工作的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。
本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。另外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括：配置在衬底上的第一导电体；配置在第一导电体上的第一绝缘体；以接触于第一绝缘体的顶面的方式配置的第一氧化物；以接触于第一氧化物的顶面的方式配置的第二绝缘体；配置在第二绝缘体上的第二氧化物；配置在第二氧化物上的第三绝缘体；以及配置在第三绝缘体上的第二导电体，其中，混合层形成在第一绝缘体与第一氧化物之间，混合层包含第一绝缘体所含的原子中的至少一个和第一氧化物所含的原子中的至少一个，并且，混合层具有负的固定电荷。
在上述结构中，第一氧化物优选包含镓，并且第一氧化物所含的金属元素中的镓的原子个数比优选大于第二氧化物所含的金属元素中的镓的原子个数比。另外，在上述结构中，第一氧化物优选为氧化镓。
另外，在上述结构中，第一氧化物也可以包含铟及锌，并且第一氧化物所含的金属元素中的铟的原子个数比也可以小于第二氧化物所含的金属元素中的铟的原子个数比。
另外，在上述结构中，混合层优选具有-2.0×1012e/cm2以下的固定电荷。另外，在上述结构中，第二绝缘体优选为氧化硅或氧氮化硅。另外，在上述结构中，在膜的表面温度为100℃以上且700℃以下的热脱附谱分析法中，第二绝缘体的每单位膜厚的换算为氧原子的氧的脱离量优选为1.0×1018atoms/cm3以上。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：在衬底上形成第一导电体的工序；在第一导电体上形成第一绝缘体的工序；以接触于第一绝缘体的顶面的方式利用溅射法形成第一氧化物的工序；在第一氧化物上形成第二绝缘体的工序；在第二绝缘体上利用溅射法形成第二氧化物的工序；在第二氧化物上形成第三绝缘体的工序；以及在第三绝缘体上形成第二导电体的工序，其中，在第一氧化物的成膜工序中，混合层形成在第一绝缘体与第一氧化物之间，并且，混合层包含第一绝缘体所含的原子中的至少一个和第一氧化物所含的原子中的至少一个。
另外，在上述结构中，在形成第一氧化物的工序中优选使用包含镓的第一靶材。另外，在上述结构中，在形成第二氧化物的工序中优选使用包含铟、镓及锌的第二靶材，并且第二靶材所含的金属元素中的镓的原子个数比优选小于第一靶材所含的金属元素中的镓的原子个数比。
另外，在上述结构中，在形成第二氧化物的工序中，优选在含氧气氛下利用溅射法形成膜。
另外，在上述结构中，优选在利用溅射法形成膜之后进行热处理，并且优选在该热处理之后将第二氧化物形成为岛状。
发明效果
根据本发明的一个方式，可以提供一种阈值电压大的半导体装置。另外，根据本发明的一个方式，可以提供一种具有常关闭的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种以小电压工作的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。
根据本发明的一个方式，可以提供一种能够抑制功耗的半导体装置。另外，根据本发明的一个方式，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。
附图简要说明
[图1]本发明的一个方式的半导体装置的示意图。
[图2]本发明的一个方式的半导体装置的示意图及该半导体装置的等效电路图。
[图3]示出本发明的一个方式的半导体装置的制造方法的示意图。
[图4]本发明的一个方式的半导体装置的俯视图及截面图。
[图5]示出本发明的一个方式的半导体装置的制造方法的截面图。
[图6]示出本发明的一个方式的半导体装置的制造方法的截面图。
[图7]本发明的一个方式的半导体装置的俯视图及截面图。
[图8]本发明的一个方式的半导体装置的俯视图及截面图。
[图9]本发明的一个方式的半导体装置的俯视图及截面图。
[图10]示出本发明的一个方式的存储装置的结构实例的方框图。
[图11]示出本发明的一个方式的存储装置的结构实例的电路图。
[图12]示出本发明的一个方式的存储装置的结构实例的电路图。
[图13]示出本发明的一个方式的存储装置的结构实例的方框图。
[图14]示出本发明的一个方式的存储装置的结构实例的方框图及电路图。
[图15]示出本发明的一个方式的存储装置的结构实例的方框图。
[图16]示出本发明的一个方式的半导体装置的结构实例的方框图和电路图以及示出半导体装置的工作实例的时序图。
[图17]示出本发明的一个方式的半导体装置的结构实例的方框图。
[图18]示出本发明的一个方式的半导体装置的结构实例的电路图以及示出半导体装置的工作实例的时序图。
[图19]示出本发明的一个方式的AI系统的结构实例的方框图。
[图20]说明本发明的一个方式的AI系统的应用实例的方框图。
[图21]示出安装有本发明的一个方式的AI系统的IC的结构实例的立体示意图。
[图22]示出本发明的一个方式的电子设备的图。
[图23]示出本发明的一个方式的电子设备的图。
[图24]示出本发明的一个方式的电子设备的图。
[图25]说明本实施例的样品结构的图。
[图26]本实施例的样品的C-V测定的图表。
[图27]本实施例的样品的C-V测定的图表。
[图28]本实施例的样品的C-V测定的图表。
[图29]本实施例的样品的ΔVfb的图表。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所记载的内容中。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)连接的情况。
作为X与Y电连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振宽度或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号生成电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道形成区，并且通过沟道形成区电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区或源电极)和漏极(漏区或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“视在沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效沟道宽度大于视在沟道宽度，所以不能忽略其影响。例如，在栅电极覆盖半导体的侧面的微型晶体管中，有时形成在半导体的侧面的沟道形成区的比例增高。在此情况下，实效沟道宽度大于视在沟道宽度。
在此情况下，有时难以通过实测估计实效沟道宽度。例如，要从设计值估算出实效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
于是，在本说明书中，有时将视在沟道宽度称为“围绕沟道宽度(SCW：SurroundedChannel Width)”。此外，在本说明书中，在简单地表示为“沟道宽度”时，有时是指围绕沟道宽度或视在沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、视在沟道宽度、围绕沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density ofStates：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅膜是指氧含量大于氮含量的膜。例如，优选的是，氧的浓度为55原子％以上且65原子％以下，氮的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。另外，氮氧化硅膜是指氮含量大于氧含量的膜。例如，优选的是，氮的浓度为55原子％以上且65原子％以下，氧的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。此外，除非特别叙述，本说明书等所示的晶体管为n沟道晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET称为包含氧化物或氧化物半导体的晶体管。
(实施方式1)
下面说明本发明的一个方式的半导体装置的结构及特性。
图1A是本发明的一个方式的半导体装置的晶体管10的一部分的截面图。此外，图1B是晶体管10中的区域50的放大图。
如图1A所示，晶体管10包括：配置在衬底上的导电体31；配置在导电体31上的绝缘体32；以接触于绝缘体32的顶面的方式配置的氧化物33；以接触于氧化物33的顶面的方式配置的绝缘体34；配置在绝缘体34上的氧化物46；配置在氧化物46上的绝缘体41；以及在绝缘体41上以重叠于导电体31及氧化物46的方式配置的导电体44。另外，导电体31优选以嵌入在绝缘体30中的方式配置。
在图1A中，导电体31、绝缘体30、绝缘体32、氧化物33、绝缘体34、氧化物46、绝缘体41及导电体44具有单层结构，但是本实施方式所示的半导体装置不局限于此。导电体31、绝缘体30、绝缘体32、氧化物33、绝缘体34、氧化物46、绝缘体41及导电体44各自可以具有单层结构或两层以上的叠层结构。
氧化物46在与导电体44重叠的区域中具有沟道形成区，在不与导电体44重叠的区域中以夹着沟道形成区的方式具有源区域和漏区域。注意，在图1A中，氧化物46中的虚线示出源区域与沟道形成区的边界以及漏区域与沟道形成区的边界。图1示出源区域与沟道形成区的边界以及漏区域与沟道形成区的边界大致对齐于导电体44的侧面的例子。但是，除此之外，也可以具有源区域的沟道形成区一侧的一部分及/或漏区域的沟道形成区一侧的一部分重叠于导电体44的结构。
在此，在晶体管10中，作为氧化物46优选使用被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。例如，作为成为氧化物46的金属氧化物，优选使用其能隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用能隙较宽的金属氧化物，可以降低晶体管的关态电流(off-state current)。
例如，作为氧化物46优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物46也可以使用In-Ga氧化物、In-Zn氧化物。
由于使用氧化物半导体的晶体管10的非导通状态下的泄漏电流(关态电流)极小，所以可以提供功耗低的半导体装置。此外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
另一方面，使用氧化物半导体的晶体管有时由于氧化物半导体中的杂质及氧空位而其电特性容易变动，因此其可靠性变低。另外，包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。因此，使用包含氧空位的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氧空位。
尤其是，当在氧化物46中的沟道形成区与被用作栅极绝缘膜的绝缘体41的界面存在氧空位时，容易发生电特性的变动，或者有时可靠性变低。
氧化物46可以具有两层以上的叠层结构。例如，氧化物46可以具有包括第一氧化物层、第一氧化物层上的第二氧化物层及第二氧化物层上的第三氧化物层的叠层结构。通过在第一氧化物层上包括第二氧化物层，可以抑制杂质从形成在第一氧化物层之下方的结构物扩散到第二氧化物层。此外，通过在第三氧化物层下包括第二氧化物层，可以抑制杂质从形成在第三氧化物层之上方的结构物扩散到第二氧化物层。
另外，氧化物46的第一至第三氧化物层优选具有各金属原子的原子个数比不同的结构。具体而言，用于第一氧化物层的金属氧化物的金属元素中的元素M的原子个数比优选大于用于第二氧化物层的金属氧化物的金属元素中的元素M的原子个数比。另外，用于第一氧化物层的金属氧化物中的相对于In的元素M的原子个数比优选大于用于第二氧化物层的金属氧化物中的相对于In的元素M的原子个数比。此外，用于第二氧化物层的金属氧化物中的相对于元素M的In的原子个数比优选大于用于第一氧化物层的金属氧化物中的相对于元素M的In的原子个数比。另外，作为第三氧化物层，能够使用可用于第一氧化物层或第二氧化物层的金属氧化物。
此外，第一氧化物层及第三氧化物层的导带底能量优选高于第二氧化物层的导带底能量。换言之，第一氧化物层及第三氧化物层的电子亲和力优选小于第二氧化物层的电子亲和力。
在此，在第一氧化物层、第二氧化物层及第三氧化物层中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为导带底的能级连续地变化或者连续地接合。为此，优选降低形成在第一氧化物层与第二氧化物层的界面以及第二氧化物层与第三氧化物层的界面的混合层的缺陷态密度。
具体而言，通过使第一氧化物层和第二氧化物层、以及第二氧化物层和第三氧化物层除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在第二氧化物层为In-Ga-Zn氧化物的情况下，作为第一氧化物层及第三氧化物层优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为第二氧化物层或其附近，例如第二氧化物层与第三氧化物层的界面。因为可以降低第一氧化物层与第二氧化物层的界面、以及第二氧化物层与第三氧化物层的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到大通态电流(on-state current)。
此外，导电体44被用作第一栅电极(也称为顶栅电极)，导电体31被用作第二栅电极(也称为底栅电极)。通过独立地改变施加到导电体31的电位而不使其与施加到导电体44的电位联动，可以控制晶体管10的阈值电压。尤其是，通过对导电体31施加负的电位，可以使晶体管10的阈值电压大于0V并减小施加到导电体44的电压为0V时的漏极电流(以下，有时称为Icut)。
在晶体管10中，当在对底栅极施加电压Vbg[V]的状态下对顶栅极施加大于电压Vth[V]的电压时，开始氧化物46中的沟道形成。此时，可以将电压Vth称为晶体管10的阈值电压。
在图1A所示的晶体管10中，通过对导电体31施加电压Vbg，可以增大电压Vth并减小晶体管10的Icut。换言之，可以对晶体管10赋予常关闭的电特性。
此外，在晶体管10中，如图1B所示，固定电荷54保持在绝缘体32与氧化物33之间。晶体管10可以使用固定电荷54增大电压Vth并减小晶体管10的Icut，关于详细内容将在后面进行说明。
此外，如图1B所示，混合层52优选形成在绝缘体32与氧化物33之间，混合层52优选具有固定电荷54。在此，当在绝缘体32上形成氧化物33时，形成在绝缘体32与氧化物33之间的混合层52俘获电子，由此形成固定电荷54。注意，混合层52包含绝缘体32所含的原子中的至少一个和氧化物33所含的原子中的至少一个。
绝缘体32优选具有在利用溅射法等形成氧化物33时发生混合的程度的柔性。例如，作为绝缘体32，可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加了氟的氧化硅、添加了碳的氧化硅、添加了碳及氮的氧化硅或具有空孔的氧化硅等。
作为氧化物33，优选使用上述元素M，尤其优选使用包含镓等与氧的键合力强的金属元素的金属氧化物。例如，可以在氧化物33中使用氧化镓。在此，氧化物33优选包含较多的镓原子，例如可以使氧化物33所含的金属元素中的镓的原子个数比大于氧化物46所含的金属元素中的镓的原子个数比。
此外，与氧化物46同样，作为氧化物33可以使用包含铟及镓的氧化物或包含铟、镓及锌的氧化物等。此时，例如可以使氧化物33所含的金属元素中的铟的原子个数比小于氧化物46所含的金属元素中的铟的原子个数比。
有时氢填补在氧化物33的氧空位中，形成具有正电荷的供体杂质。然而，通过将包含镓等与氧的键合力强的金属元素的金属氧化物用作氧化物33，氧可以容易键合到氧化物33，由此可以减少氧空位。因此，能够减少具有正电荷的供体杂质。因此，绝缘体32与氧化物33之间的负的固定电荷54变得明显。
作为设置在氧化物33上的绝缘体34，优选使用包含氧的绝缘体。尤其是，绝缘体34优选包含超过化学计量组成的氧(以下，也称为过剩氧)。就是说，通过将氧从绝缘体34扩散到氧化物33，可以减少氧化物33中的氧空位。另外，与绝缘体34同样，绝缘体32优选使用包含氧的绝缘体。
例如，作为可用作绝缘体34的包含过剩氧的绝缘体，优选使用由于加热而使一部分的氧脱离的氧化物材料。由于加热而使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中每单位膜厚的换算为氧分子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，更优选为2.0×1019atoms/cm3以上，进一步优选为3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。
例如，作为绝缘体34，可以使用具有过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过设置这种绝缘体34，可以将氧供应到绝缘体34上的氧化物46。此外，通过作为绝缘体41使用与其同样的包含过剩氧的绝缘体，可以将氧供应到氧化物46的沟道形成区，由此可以减少氧空位。
接着，参照图2说明固定电荷54所产生的图1所示的晶体管10的阈值电压的变化量ΔVth。在此，图2A是示出晶体管10的顶栅极-底栅极间的模型的示意图，图2B是对应于图2A所示的模型的等效电路图。
在图2A所示的晶体管10的模型中，导电体31被用作底栅极，绝缘体32、氧化物33及绝缘体34被用作底栅极的栅极绝缘体，氧化物46被用作沟道形成区，导电体44被用作顶栅极，绝缘体41被用作顶栅极的栅极绝缘体。此外，固定电荷54保持在绝缘体32与氧化物33之间，固定电荷54的电荷量为Qb。
在图2A所示的晶体管10的模型中，当在对导电体31施加电压Vbg的状态下对导电体44施加电压Vth时，开始氧化物46中的沟道形成。以下，在晶体管10中，将形成沟道的区域称为区域P。例如，在氧化物46具有上述第一至第三氧化物层的叠层结构的情况下，有时区域P形成在第二氧化物层与第三氧化物层的界面附近。
注意，在图2A中，沟道形成在氧化物46中，但是不局限于此。例如，沟道有时形成在氧化物46的绝缘体41一侧的界面附近。
这里，绝缘体32的静电电容为Cb，氧化物33、绝缘体34及氧化物46的区域P之下的部分的串联的合成电容为Cm，绝缘体41及氧化物46的区域P之上的部分的串联的合成电容为Ct，此时晶体管10的模型以图2B所示的等效电路图表示。
在图2B所示的模型中，固定电荷54所产生的晶体管10的阈值电压的变化量ΔVth的计算方法可以以下式表示。
[算式1]
Figure BDA0002379391350000191
由上式可知，ΔVth与固定电荷54的电荷量Qb成正比。就是说，保持在绝缘体32与氧化物33之间的负的固定电荷54的电荷量Qb(Qb为负值)越小，可以越增大晶体管10的电压Vth且越充分减小Icut。例如，混合层52优选具有-2.0×1012e/cm2以下的固定电荷54。在此，e表示元电荷。
如此，在晶体管10中，保持在绝缘体32与氧化物33之间的负的固定电荷54可以使阈值电压Vth漂移到正一侧。因此，通过将绝对值小的负的电压VBG施加到导电体31，使阈值电压Vth漂移到正一侧，由此可以充分减小晶体管10的Icut。因此，可以提供以绝对值小的负的电压VBG工作且具有常关闭的电特性的晶体管10。
此外，如上式所示，Cb与Cm的比例，即Cb/Cm的值越小，ΔVth越大。因此，例如，可以使绝缘体32的静电电容小于氧化物33、绝缘体34及氧化物46的区域P之下的部分的串联的合成电容。具体而言，例如，作为绝缘体32使用相对介电常数低的硅类绝缘膜或者使绝缘体32的膜厚大于绝缘体34，即可。
注意，在图1A等中，晶体管10具有设置被用作第二栅电极的导电体31的结构，但是本实施方式所示的半导体装置不局限于此。例如，在保持充分多的固定电荷54时，即便不设置被用作第二栅电极的导电体31并不施加负的电压VBG，有时晶体管10的阈值电压Vth也可以漂移到正一侧而充分减小Icut。此时，可以具有如图2C所示的晶体管10a那样的不设置导电体31的结构。
另外，在图1A等中，晶体管10具有使用设置在氧化物46上的导电体44控制晶体管10的开关工作且使用设置在氧化物46下的导电体31控制晶体管10的阈值电压的结构，但是本实施方式所示的半导体装置不局限于此。例如，如图2D所示的晶体管10b那样，也可以具有在氧化物46下设置控制晶体管10的开关工作的导电体44且在氧化物46上设置控制晶体管10的阈值电压的导电体31的结构。在此，导电体44设置在绝缘体40上。
导电体44与氧化物46之间设置有绝缘体41，导电体31与氧化物46之间设置有绝缘体32、氧化物33及绝缘体34。与晶体管10同样，固定电荷保持在绝缘体32与氧化物33之间。此外，优选的是，绝缘体32与氧化物33之间形成有它们的混合层，该混合层具有负的固定电荷。注意，导电体44、绝缘体41、氧化物46、绝缘体32、氧化物33、绝缘体34及导电体31可以使用与晶体管10同样的材料。
此外，如图2D所示，可以具有以接触于氧化物46的方式设置被用作晶体管10的源电极或漏电极的导电体48a及导电体48b的结构。
接着，参照图3说明固定电荷54形成在绝缘体32与氧化物33之间的模型的一个例子。这里，图3A至图3D对应于图1B。
首先，在衬底(未图示)上形成导电体31，在导电体31上形成绝缘体32。在此，绝缘体32优选为具有在后面的氧化物33的溅射成膜中发生混合的程度的柔性的膜。因此，例如优选利用化学气相沉积(CVD：Chemical Vapor Deposition)法等形成绝缘体32。
接着，以接触于绝缘体32的顶面的方式利用溅射法形成氧化物33(参照图3A)。在此，通过利用溅射法形成氧化物33，在绝缘体32的表面发生混合，由此混合层52形成在绝缘体32与氧化物33之间。
注意，在氧化物33的溅射成膜中，使用包含镓的靶材即可。另外，可以使用包含铟及镓的靶材或包含铟、镓及锌的靶材。
接着，在氧化物33上形成绝缘体34(参照图3B)。例如，可以利用CVD法等形成绝缘体34。这里，因利用CVD法等时的成膜损伤而氧空位56形成在氧化物33中。并且，包含在成膜气氛中的氢混入氧化物33中，该氢填补在氧空位56中。因此，该氢成为具有正电荷的供体杂质而生成n型载流子。当被用作电子俘获层的混合层52俘获该载流子等的电荷时，形成负的固定电荷54。
接着，对绝缘体34添加氧58(参照图3C)。例如，可以通过在包含氧58的气氛下在绝缘体34上进行溅射成膜来添加氧58。另外，例如可以利用离子注入法、离子掺杂法或等离子体浸没离子注入法等。此外，例如可以在含氧气氛下形成绝缘体34来添加氧58。在此，氧58例如作为氧自由基添加到绝缘体34，但是被添加时的氧58的状态不局限于此。氧58也可以作为氧原子或氧离子等添加到绝缘体34。
接着，在绝缘体34上利用溅射法形成氧化物46(参照图3D)。在此，通过在含氧气氛下利用溅射法形成氧化物46，即使不进行图3C所示的氧58的添加也可以对绝缘体34添加氧。
此外，优选在形成氧化物46之后进行热处理。热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。因此，可以将被添加的氧58扩散到氧化物33而填补氧化物33中的氧空位56(参照图3D)。因此，能够减少氧化物33中的具有正电荷的供体杂质。因此，在晶体管10中，绝缘体32与氧化物33之间的负的固定电荷54变得明显。
然后，在氧化物46上形成绝缘体41，在绝缘体41上形成导电体44。通过上述工序可以制造晶体管10。
如上所述，根据本发明的一个方式，可以提供一种阈值电压大的半导体装置。另外，根据本发明的一个方式，可以提供一种具有常关闭的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种以绝对值小的电压工作的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。
以上，本实施方式所示的构成、结构和方法等可以与其他实施方式所示的构成、结构和方法等适当地组合而使用。
(实施方式2)
下面，参照图4至图9说明上述实施方式所示的晶体管的具体结构实例。
<半导体装置的结构实例>
图4A是本发明的一个方式的晶体管400a的俯视图。另外，图4B是示出沿着图4A中的点划线A1-A2所示的部分的截面图。也就是说，示出晶体管400a的沟道长度方向的截面图。图4C是示出沿着图4A中的点划线A3-A4所示的部分的截面图。也就是说，示出晶体管400a的沟道宽度方向的截面图。在图4A的俯视图中，为了明确起见，省略附图中的一部分的构成要素。另外，晶体管的沟道长度方向是指在与衬底平行的面内在源极(源区或源电极)与漏极(漏区或漏电极)之间载流子移动的方向，沟道宽度方向是指在与衬底平行的面内垂直于沟道长度方向的方向。
如图4A、图4B及图4C所示，晶体管400a包括：导电体310；配置在导电体310上的绝缘体302、氧化物303及绝缘体402；配置在绝缘体302、氧化物303及绝缘体402上的氧化物406a；配置在氧化物406a上的氧化物406b；以在氧化物406b上彼此隔开的方式配置的导电体416a及导电体416b；配置在氧化物406b、导电体416a及导电体416b上的氧化物406c；配置在氧化物406c上的绝缘体412；以及其至少一部分与氧化物406b重叠并配置在绝缘体412上的导电体404。
在此，导电体310对应于上述实施方式所示的晶体管10中的导电体31。此外，绝缘体302对应于上述实施方式所示的晶体管10中的绝缘体32。此外，氧化物303对应于上述实施方式所示的晶体管10中的氧化物33。此外，绝缘体402对应于上述实施方式所示的晶体管10中的绝缘体34。此外，氧化物406a、氧化物406b及氧化物406c(以下，有时统称为氧化物406)对应于上述实施方式所示的晶体管10中的氧化物46。此外，绝缘体412对应于上述实施方式所示的晶体管10中的绝缘体41。此外，导电体404对应于上述实施方式所示的晶体管10中的导电体44。
与上述实施方式同样，在晶体管400a中，负的固定电荷保持在绝缘体302与氧化物303之间。在晶体管400a中，因为负的固定电荷可以使阈值电压Vth漂移到正一侧，所以通过利用绝对值小的负的电压增大阈值电压Vth并可以充分减小晶体管400a的Icut。因此，可以提供以绝对值小的电压工作且具有常关闭的电特性的晶体管400a。
另外，绝缘体402、氧化物406a、氧化物406b、氧化物406c、导电体416a、导电体416b、绝缘体412及导电体404等上配置有绝缘体410。另外，可以采用绝缘体410上配置有绝缘体420且绝缘体420上配置有绝缘体422的结构。另外，形成在绝缘体422、绝缘体420、绝缘体410、阻挡膜417a及阻挡膜417b中的开口中形成有导电体438a及导电体438b。
导电体310设置在形成于绝缘体301的开口中。以接触于绝缘体301的开口的内壁的方式形成有第一导电体层，其内侧形成有第二导电体层。在此，第一导电体层及第二导电体层的顶面的高度可以与绝缘体301的顶面的高度大致相同。导电体310能够被用作一个栅电极。
在此，作为第一导电体层优选使用不容易透过水或氢等杂质的导电材料。例如，优选使用钽、氮化钽、钌或氧化钌等，并且采用单层或叠层即可。由此，可以抑制氢、水等杂质经过导电体310从绝缘体401的下方的层扩散到上方的层。注意，第一导电体层优选不容易透过氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO及NO2等)和铜原子等杂质中的至少一个。此外，第一导电体层优选不容易透过氧原子或氧分子。另外，上述内容同样适用于下面的杂质不容易透过的导电材料的记载。当第一导电体层具有抑制氧的透过的功能时，可以防止第二导电体层的导电率因氧化而下降。
绝缘体302、氧化物303及绝缘体402能够被用作栅极绝缘膜。绝缘体302可以参照绝缘体32的记载，氧化物303可以参照氧化物33的记载，绝缘体402可以参照绝缘体34的记载。
接着，说明可用于氧化物406a、氧化物406b及氧化物406c的被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。另外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
被用作氧化物406a、氧化物406b及氧化物406c的金属氧化物优选至少包含铟。尤其优选包含铟及锌。除此之外，优选还包含元素M(元素M选自镓、铝、硅、硼、钇、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)。
上述金属氧化物的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙宽的金属氧化物，可以降低晶体管的关态电流。
另外，当作为金属氧化物使用In-M-Zn氧化物时，作为溅射靶材优选使用包含多晶的In-M-Zn氧化物的靶材。注意，所形成的金属氧化物的原子个数比可以在上述溅射靶材中的金属元素的原子个数比的±40％的范围内变动。例如，当用于金属氧化物的成膜的溅射靶材的组成为In:Ga:Zn＝4:2:4.1[原子个数比]时，所形成的金属氧化物的组成有时接近于In:Ga:Zn＝4:2:3[原子个数比]。此外，当用于金属氧化物的成膜的溅射靶材的组成为In:Ga:Zn＝5:1:7[原子个数比]时，所形成的金属氧化物的组成有时接近于In:Ga:Zn＝5:1:6[原子个数比]。
注意，金属氧化物所具有的性质不是仅由原子个数比决定的。即使在原子个数比相同的情况下，也根据形成条件，有时金属氧化物的性质不同。例如，当使用溅射装置形成金属氧化物时，所形成的膜的原子个数比与靶材的原子个数比偏离。另外，根据成膜时的衬底温度，有时膜的[Zn]小于靶材的[Zn]。因此，图示的区域是表示金属氧化物有具有特定特性的倾向时的原子个数比的区域，区域A至区域C的边界不清楚。
另外,优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物的载流子密度的情况下，可以降低金属氧化物中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物406b中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。因为高纯度本征或实质上高纯度本征的金属氧化物的载流子发生源较少，所以有可能降低载流子密度。
另外，因为高纯度本征或实质上高纯度本征的金属氧化物具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的金属氧化物中形成有沟道形成区的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低金属氧化物中的杂质浓度是有效的。为了降低金属氧化物中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、碱金属、碱土金属、硅等。
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第十四族元素之一的硅或碳时，金属氧化物中形成缺陷态。因此，将通过SIMS(Secondary Ion Mass Spectrometry：二次离子质谱分析法)测得的金属氧化物中或金属氧化物的界面附近的硅或碳的浓度设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选降低金属氧化物中的碱金属或碱土金属的浓度。具体而言，将通过SIMS分析测得的金属氧化物中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位(Vo)。当氢进入该氧空位(Vo)时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，将利用SIMS分析测得的金属氧化物中的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
注意，通过将氧引入金属氧化物，可以降低金属氧化物中的氧空位(Vo)。换言之，当用氧填补金属氧化物中的氧空位(Vo)时，氧空位(Vo)消失。因此，通过将氧扩散到金属氧化物，可以减少晶体管的氧空位(Vo)，而可以提高可靠性。
作为将氧引入金属氧化物的方法，例如有以与金属氧化物接触的方式设置包含超过化学计量组成的氧的氧化物的方法。就是说，在该氧化物中，优选形成有包含超过化学计量组成的氧的区域(以下，也称为氧过剩区域)。尤其是，当将金属氧化物用于晶体管时，在晶体管附近的基底膜或层间膜等中设置具有氧过剩区域的氧化物，可以降低晶体管的氧空位，而可以提高晶体管的可靠性。
通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区等，可以使晶体管具有稳定的电特性。
被用作氧化物406b的金属氧化物优选具有CAC(Cloud-Aligned Composite)构成。以下，对可用于本发明的一个方式中公开的晶体管的CAC(Cloud-Aligned Composite)-OS的构成进行说明。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区时，在晶体管的导通状态中可以得到高电流驱动力，即高通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
另外，上述金属氧化物被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。能够用于本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
被用作氧化物406a及氧化物406c的金属氧化物是包含元素M(元素M为Al、Ga、Si、B、Y、Ti、Fe、Ni、Ge、Zr、Mo、La、Ce、Nd、Hf、Ta、W、Mg、V、Be和Cu中的一个或多个)的氧化物。作为氧化物406a及氧化物406c，例如可以使用In-Ga-Zn氧化物、氧化镓、氧化硼等。
在此，被用作氧化物406a及氧化物406c的金属氧化物中的金属元素中的元素M的原子个数比优选大于被用作氧化物406b的金属氧化物中的金属元素中的元素M的原子个数比。另外，被用作氧化物406a及氧化物406c的金属氧化物中的相对于In的元素M的原子个数比优选大于被用作氧化物406b的金属氧化物中的相对于In的元素M的原子个数比。
另外，被用作氧化物406a及氧化物406c的金属氧化物优选具有非单晶结构。非单晶结构例如包括CAAC-OS、多晶结构、微晶结构或非晶结构。被用作氧化物406a及氧化物406c的金属氧化物也可以具有CAAC结构。由此，被用作氧化物406a及氧化物406c的金属氧化物也可以具有多个IGZO纳米晶具有c轴取向性且在a-b面上以不取向的方式连接的层状结晶结构。
此外，被用作氧化物406a及氧化物406c的金属氧化物也可以具有比被用作氧化物406b的金属氧化物高的结晶性。在此，被用作氧化物406a及氧化物406c的金属氧化物例如可以为在包含氧的气氛下形成的氧化物。由此，可以使氧化物406a及氧化物406c具有高结晶性。此外，可以使氧化物406a及氧化物406c的形状固定。
优选的是，通过将上述金属氧化物用作氧化物406c，使氧化物406c的导带底的能量高于氧化物406b的导带底的能量。换言之，氧化物406c的电子亲和势优选小于氧化物406b的电子亲和势。在此，电子亲和势是指真空能级与导带底的能级之差。
同样地，优选的是，通过将上述金属氧化物用作氧化物406a，使氧化物406a的导带底的能量高于氧化物406b的导带底的能量。换言之，氧化物406a的电子亲和势优选小于氧化物406b的电子亲和势。
在此，在氧化物406a、氧化物406b及氧化物406c中，导带底的能级平缓地变化。换言之，导带底的能级连续地变化或连续接合。为此，优选降低形成在氧化物406a与氧化物406b的界面或者氧化物406b与氧化物406c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物406a和氧化物406b、氧化物406b和氧化物406c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物406b为In-Ga-Zn氧化物的情况下，作为氧化物406a、氧化物406c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。
此时，载流子的主要路径成为氧化物406b及其附近。因为可以降低氧化物406a与氧化物406b的界面以及氧化物406b与氧化物406c的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
在电子被陷阱态俘获时，被俘获的电子像固定电荷那样动作，导致晶体管的阈值电压向正方向漂移。通过设置氧化物406a及氧化物406c，可以使陷阱态远离氧化物406b。通过采用该结构，可以防止晶体管的阈值电压向正方向漂移。
注意，在本实施方式中，虽然用于晶体管的金属氧化物具有上述三层结构，但是本发明的一个方式不局限于此。例如，也可以采用没有氧化物406a和氧化物406c中的一个的两层结构。或者，也可以采用在氧化物406a上或下、或者在氧化物406c上或下设置上述半导体中的任何一个半导体的四层结构。或者，也可以采用在氧化物406a上、氧化物406a下、氧化物406c上、氧化物406c下中的任何两个以上的位置设置作为氧化物406a、氧化物406b和氧化物406c例示的半导体中的任何一个半导体的n层结构(n为5以上的整数)。
本实施方式所示的晶体管优选包括上述氧化物406a、氧化物406b及氧化物406c。
氧化物406a优选以接触于绝缘体402的顶面的方式配置。氧化物406b优选以接触于氧化物406a的顶面的方式配置。
另外，氧化物406b包括第一区域、第二区域及第三区域。第三区域在俯视图中夹在第一区域与第二区域之间。本实施方式所示的晶体管以接触于氧化物406b的第一区域上的方式包括导电体416a。此外，以接触于氧化物406b的第二区域上的方式包括导电体416b。氧化物406b的第一区域和第二区域中的一个被用作源区，另一个被用作漏区。另外，氧化物406b的第三区域被用作沟道形成区。
在此，与第三区域相比，优选第一区域及第二区域的氧浓度更低或载流子密度更高。例如，与第三区域相比，优选第一区域及第二区域的金属元素、稀有气体以及氢和氮等杂质元素中的至少一个的浓度更高。例如，第一区域及第二区域优选除了氧化物406以外还包含选自铝、钌、钛、钽、钨和铬等金属元素中的一个或多个。通过对氧化物406添加金属元素，可以降低第一区域及第二区域的电阻。另外，第一区域及第二区域也可以具有氧化物406中的金属元素与被添加的金属元素形成合金的区域。
氧化物406c优选接触于氧化物406b的第三区域并设置在氧化物406a、氧化物406b、导电体416a、416b及阻挡膜417a、417b之上。另外，氧化物406c也可以覆盖氧化物406a及氧化物406b的侧面。如图4C所示，氧化物406a及氧化物406b的沟道宽度方向的侧面优选接触于氧化物406c。再者，被用作第一栅电极的导电体404以隔着被用作第一栅极绝缘体的绝缘体412覆盖氧化物406b的第三区域整体的方式配置。
另外，氧化物406c也可以以覆盖氧化物406a及氧化物406b整体的方式设置。例如，氧化物406a及氧化物406b的沟道长度方向的侧面也可以与氧化物406c接触。
导电体416a及导电体416b优选以彼此隔开且接触于氧化物406b的顶面的方式配置。在此，导电体416a能够被用作源电极和漏电极中的一个，导电体416b能够被用作源电极和漏电极中的另一个。
如图4A和图4B所示，导电体416a的一个侧端部优选与氧化物406a的一个侧端部及氧化物406b的一个侧端部大致对齐。同样地，导电体416b的一个侧端部优选与氧化物406a的另一个侧端部及氧化物406b的另一个侧端部大致对齐。通过采用上述结构，氧化物406a及氧化物406b的侧面不接触于导电体416a及导电体416b，由此可以防止在氧化物406a及氧化物406b的侧面氧被抽出而形成氧空位。另外，因为氧化物406a及氧化物406b的侧面不接触于导电体416a及导电体416b，所以可以防止从氧化物406a及氧化物406b的侧面侵入起因于导电体416a及导电体416b的杂质。
在此，彼此相对的导电体416a的侧端部与导电体416b的侧端部之间的距离(即，晶体管的沟道长度)为10nm以上且300nm以下，典型为20nm以上且180nm以下。
另外，导电体416a及导电体416b的彼此相对的侧面和底面所形成的角度可以为小于90°的锥角。导电体416a及导电体416b的彼此相对的侧面和底面所形成的角度优选为45°以上且75°以下。通过形成具有上述结构的导电体416a及导电体416b，在导电体416a及导电体416b所形成的台阶部也可以覆盖性高地形成氧化物406c。由此，可以防止氧化物406c的断开等导致氧化物406b和绝缘体412等的接触。
另外，优选的是，以接触于导电体416a的顶面的方式配置阻挡膜417a，以接触于导电体416b的顶面的方式设置阻挡膜417b。阻挡膜417a及阻挡膜417b具有抑制氢或水等杂质以及氧的透过的功能。作为阻挡膜417a及阻挡膜417b，例如可以使用氧化铝等。由此，可以防止周围的过剩氧被用于导电体416a及导电体416b的氧化。此外，可以防止导电体416a及导电体416b的氧化导致的电阻值的增加。另外，可以通过2端子法等测量导电体的电阻值。此外，也可以采用不设置阻挡膜417a、417b的结构。
另外，由于在导电体404与导电体416a之间除了绝缘体412及氧化物406c之外还包括阻挡膜417a，所以能够减小导电体404与导电体416a之间的寄生电容。与此同样，由于在导电体404与导电体416b之间除了绝缘体412及氧化物406c之外还包括阻挡膜417b，所以能够减小导电体404与导电体416b之间的寄生电容。因此，本实施方式所示的晶体管为频率特性良好的晶体管。
优选的是，绝缘体412能够被用作栅极绝缘膜，以接触于氧化物406c的顶面的方式配置。与绝缘体402同样，绝缘体412优选通过由于加热而使氧释放的绝缘体形成。通过以接触于氧化物406c的顶面的方式设置上述绝缘体412，可以有效地将氧供应到氧化物406b。此外，与绝缘体402同样，优选减少绝缘体412中的水或氢等杂质的浓度。
导电体404包括第一导电层及第一导电层上的第二导电层。绝缘体412及导电体404包括与氧化物406b重叠的区域。另外，第一导电层及第二导电层的侧端部大致对齐。
与导电体310的第一导电层同样，第一导电层优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当第一导电层具有抑制氧的扩散的功能时，可以抑制绝缘体412所包含的过剩氧使导电体404b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌、氧化钌等。
此外，作为第二导电层，优选使用以钨、铜或铝为主要成分的导电材料。另外，为了使第二导电层具有布线的功能优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。此外，第二导电层也可以具有叠层结构，例如可以为钛、氮化钛与上述导电材料的叠层。
此外，作为第一导电层，例如可以使用导电氧化物。例如，优选使用能够被用作氧化物230的金属氧化物。尤其优选使用金属的原子个数比满足[In]:[Ga]:[Zn]＝4:2:3至4:2:4.1及其附近值的导电性高的In-Ga-Zn类氧化物。通过设置上述第一导电层，可以抑制氧透过第二导电层并防止氧化导致第二导电体层的电阻值的增加。
另外，通过利用溅射法形成上述导电氧化物，可以对绝缘体412添加氧，因此可以将氧供应到氧化物406的沟道形成区。
在将上述导电氧化物用作第一导电层的情况下，作为第二导电层，优选使用能够将氮等杂质添加到第一导电层而提高第一导电层的导电性的导电体。例如，作为第二导电层优选使用氮化钛等。此外，第二导电层也可以采用在氮化钛等金属氮化物上层叠钨等金属的结构。
在此，被用作栅电极的导电体404以隔着绝缘体412及氧化物406c覆盖氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面的方式设置。因此，可以由被用作栅电极的导电体404的电场电围绕氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面。将由导电体404的电场电围绕沟道形成区的晶体管的结构称为surrounded channel(s-channel)结构。因此，由于在氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面形成沟道，所以大电流流过能够在源极与漏极之间，可以提高导通时的电流(通态电流)。另外，因为氧化物406b的第三区域附近的顶面及沟道宽度方向的侧面由导电体404的电场围绕，所以可以降低非导通时的电流(关态电流)。
此外，优选导电体404上设置有绝缘体418。在此，绝缘体418优选使用不容易透过氧的材料，例如可以使用氧化铝等。由此，可以防止导电体404因周围的过剩氧而氧化。如此，绝缘体418被用作保护栅极的栅极盖。此外，也可以采用不设置绝缘体418的结构。
绝缘体420可以被用作防止水或氢等杂质从上方混入晶体管400a等的阻挡绝缘膜。作为绝缘体420，优选使用具有抑制水或氢等杂质的透过的功能的绝缘材料，例如，优选使用氧化铝等。由此，可以抑制氢、水等杂质扩散到绝缘体420的下方。绝缘体420优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧氮化分子(N2O、NO及NO2等)、铜原子等杂质中的至少一个的透过的功能。例如，绝缘体420的抑制水或氢的透过的能力高于绝缘体422、绝缘体410、绝缘体402及绝缘体302中的任一个。
绝缘体420优选使用通过溅射法形成的氧化物绝缘体，例如优选使用氧化铝。通过使用这种绝缘体420，可以通过绝缘体410的与绝缘体420接触的面对绝缘体410添加氧，来使绝缘体410成为氧过剩的状态。由此，可以经过绝缘体410对绝缘体412、绝缘体402及氧化物406供应氧。
再者，绝缘体420优选使用具有抑制氧(例如，氧原子或氧分子等)的透过的功能的绝缘材料，例如优选使用氧化铝。由此，可以抑制绝缘体412、绝缘体402及氧化物406等所包含的氧向上扩散。由此，可以有效地对氧化物406、氧化物303供应氧。
通过设置上述绝缘体420，来减少晶体管400a的氧化物406的沟道形成区中的氧空位，减少氢或水等杂质，可以对晶体管400a赋予良好的电特性，从而可以提高可靠性。再者，通过对氧化物303供应氧，可以保持形成在氧化物303与绝缘体302之间的固定电荷。
另外，也可以以层叠于绝缘体420的方式通过ALD法形成包含与绝缘体420相同的原子的绝缘体。如此，通过层叠绝缘体420与通过ALD法形成的绝缘体，可以以防止断开、裂缝或针孔等的方式覆盖晶体管400a。由此，可以显著地提高绝缘体420的对氢或水等杂质的阻挡性。
优选绝缘体420上配置有绝缘体422。作为绝缘体422，例如可以使用氧氮化硅等。
以接触于导电体416a的顶面的方式形成导电体438a，以接触于导电体416b的顶面的方式形成导电体438b。另外，导电体438a及导电体438b可以以填充形成在绝缘体410、绝缘体420及绝缘体422中的开口的方式形成。因此，导电体438a或导电体438b的顶面的一部分与绝缘体422的顶面的高度有时大致对齐。
如图4B所示，导电体438a及导电体438b优选具有第一导电层与第一导电层之内侧的第二导电层的叠层结构。在此，第二导电层也可以使用以钨、铜或铝为主要成分的导电性比较高的导电材料。另外，第一导电层优选使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。另外，也可以使用具有抑制水或氢等杂质的透过的功能的导电材料的单层或叠层。通过使用该导电材料，可以抑制氢或水等杂质从绝缘体410等经过导电体438a及导电体438b混入氧化物406。另外，例如，通过利用ALD法或CVD法等形成第一导电层，可以以良好的覆盖性形成第一导电层。
此外，可以以覆盖设置导电体438a及导电体438b的开口内壁的方式设置与阻挡膜417a及阻挡膜417b同样的绝缘体。由此，可以抑制氢或水等杂质从绝缘体410等经过导电体438a及导电体438b混入氧化物406。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管400a的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。另外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成得薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。
《绝缘体》
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕晶体管，能够使晶体管的电特性稳定。例如，作为绝缘体401及绝缘体420，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。作为绝缘体401及绝缘体420优选使用与绝缘体402等相比不容易透过水或氢等杂质的绝缘材料形成。
作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用氧化铝、氧氮化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物或者氮氧化硅、氮化硅或氮化铝等的单层或叠层。
通过绝缘体401及绝缘体420具有氧化铝，可以抑制向氧化物406a、氧化物406b及氧化物406c混入氢等杂质。此外，例如，通过绝缘体401及绝缘体420包含氧化铝，可以减少添加到上述氧化物406a、氧化物406b及氧化物406c的过剩氧的向外扩散。
作为绝缘体301、绝缘体302、绝缘体402及绝缘体412，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体301、绝缘体302、绝缘体402及绝缘体412优选包含氧化硅或氧氮化硅。
此外，因为绝缘体412被用作栅极绝缘膜，所以优选包括相对介电常数高的绝缘体。例如，绝缘体412优选包含氧化镓、氧化铪、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物或者含有硅及铪的氧氮化物等。或者，绝缘体412优选具有氧化硅或氧氮化硅与相对介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与相对介电常数高的绝缘体组合，可以实现具有热稳定性且相对介电常数高的叠层结构。
此外，绝缘体410优选包括相对介电常数低的绝缘体。注意，绝缘体402也可以使用相对介电常数低的绝缘体。例如，绝缘体402及绝缘体410优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。或者，绝缘体410优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。
作为阻挡膜417a、阻挡膜417b及绝缘体418，也可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。例如，作为阻挡膜417a、阻挡膜417b及绝缘体418可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物或者氮氧化硅或氮化硅等。
《导电体》
作为导电体404、导电体310、导电体416a、导电体416b、导电体438a及导电体438b，可以使用如下材料，该材料包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等金属元素中的一种以上。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以使用包含上述金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。另外，也可以使用铟锡氧化物(ITO：Indium Tin Oxide)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。另外，也可以使用包含氮的铟镓锌氧化物。
另外，作为导电体404、导电体310、导电体416a、导电体416b、导电体438a及导电体438b，尤其是，作为导电体416a及导电体416b，优选使用具有耐氧化性的导电材料。作为具有耐氧化性的导电材料，例如可以使用铱、钌氧化物、锶钌氧化物、镧镍氧化物、钛铝氮化物及钽铝氮化物等。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区的情况下，作为栅电极优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区一侧。通过将包含氧的导电材料设置在沟道形成区一侧，从该导电材料脱离的氧容易被供应到沟道形成区。
例如，作为导电体310的第二导电层，可以使用钨、多晶硅等导电材料。另外，作为与绝缘体401接触的导电体310的第一导电层，例如可以使用钛、氮化钛或氮化钽等阻挡层(扩散防止层)的叠层或单层。
通过作为绝缘体401使用不容易透过杂质的绝缘材料并且作为与绝缘体401接触的导电体310的第一导电层使用不容易透过杂质的导电材料，可以进一步抑制杂质扩散到晶体管。因此，可以进一步提高晶体管的可靠性。
另外，作为阻挡膜417a、417b，也可以使用上述不容易透过杂质的导电材料。在作为阻挡膜417a、417b使用导电材料的情况下，优选使用不容易释放氧和/或不容易吸收氧的导电材料。
<半导体装置的制造方法>
下面，参照图5及图6说明本发明的一个方式的图4所示的晶体管的制造方法。图5及图6示出对应于图4B所示的点划线A1-A2的截面的截面图和对应于图4C所示的点划线A3-A4的截面的截面图。
注意，如下所示的用于形成绝缘体的绝缘性材料、用于形成导电体的导电材料、用作氧化物半导体的氧化物等可以利用溅射法、化学气相沉积法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic Layer Deposition：原子层沉积)法等形成。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为热CVD法不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比大的开口部的表面的情况。但是，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过一边沉积形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，有时可以提高半导体装置的生产率。
首先，在衬底(未图示)上依次形成绝缘体401及绝缘体301。在本实施方式中，作为衬底使用单晶硅衬底(包括p型半导体衬底或n型半导体衬底)。此外，在本实施方式中，作为绝缘体401，通过溅射法形成氧化铝膜，作为绝缘体301，通过CVD法形成氧氮化硅膜。
例如，也可以通过ALD法以层叠在绝缘体401上或下的方式形成氧化铝膜。
接着，在绝缘体301中形成到达绝缘体401的开口(包括槽、沟槽或孔等)。在形成该开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。作为绝缘体401，优选选择在对绝缘体301进行蚀刻形成开口时被用作蚀刻阻挡膜的绝缘体。例如，当作为被形成开口的绝缘体301使用氧化硅或氧氮化硅时，作为绝缘体401优选使用氮化硅、氧化铝、氧化铪等。此时，绝缘体401的与绝缘体301的开口重叠的部分有时被蚀刻而形成为凹状。
接着，形成将成为导电体310的第一导电层的导电膜及将成为导电体310的第二导电层的导电膜。在本实施方式中，作为导电体310的第一导电层使用通过溅射法形成的氮化钽和通过ALD法形成的氮化钛的叠层膜。此外，作为导电体310的第二导电层使用通过CVD法形成的钨膜。
接着，通过进行CMP处理去除绝缘体301上的导电体310的第一导电层及导电体310的第二导电层(参照图5A和图5B)。其结果是，只在开口中残留导电体310的第一导电层及导电体310的第二导电层，所以可以形成其顶面平坦的导电体310。
接着，在绝缘体301及导电体310上形成绝缘体302。在此，绝缘体302优选为具有在后面的氧化物303的溅射成膜中发生混合的程度的柔性的膜。因此，例如优选利用CVD法等形成绝缘体302。在本实施方式中，作为绝缘体302，通过CVD法形成氧氮化硅膜。
接着，以接触于绝缘体302的顶面的方式利用溅射法形成氧化物303。在此，通过利用溅射法形成氧化物303，在绝缘体302的表面发生混合，由此混合层形成在绝缘体302与氧化物303之间。此外，氧化物303中形成有氧空位，由于对该氧空位填补氢等而生成n型载流子。当被用作电子俘获层的混合层俘获该载流子等的电荷时，形成固定电荷。
注意，在氧化物303的溅射成膜中，可以使用包含镓的靶材。另外，可以使用包含铟及镓的靶材或包含铟、镓及锌的靶材。
接着，在氧化物303上形成绝缘体402。在本实施方式中，作为绝缘体402，通过CVD法形成氧氮化硅膜。
接着，可以进行第一热处理。第一热处理可以以250℃以上且650℃以下，优选以300℃以上且500℃以下的温度进行。此外，当在本实施方式所示的晶体管的下方的层设置以含有铜的方式形成的布线等时，第一热处理的温度优选为410℃以下。第一热处理在惰性气体气氛下进行。第一热处理也可以在减压状态下进行。通过第一热处理，能够去除绝缘体402所包含的氢或水等杂质。在本实施方式中，作为第一热处理，在氮气体气氛下以400℃的温度进行热处理。
在此，优选对绝缘体304添加氧。例如，可以通过在包含氧的气氛下在绝缘体304上进行溅射成膜来添加氧。另外，例如可以利用离子注入法、离子掺杂法或等离子体浸没离子注入法等。此外，例如在含氧气氛下形成绝缘体304来添加氧。在此，氧例如作为氧自由基添加到绝缘体304，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等添加到绝缘体304。
接着，在绝缘体402上形成将成为氧化物406a的氧化膜406A，在氧化膜406A上形成将成为氧化物406b的氧化膜406B(参照图5C和图5D)。
氧化膜406A及氧化膜406B优选利用溅射法形成。作为溅射气体，可以适当地使用稀有气体(典型的是氩)、氧或稀有气体和氧的混合气体。在此，通过在含氧气氛下利用溅射法形成氧化膜406A，即使不进行上述氧的添加也可以对绝缘体304添加氧。另外，溅射气体也可以包含氮。此外，也可以在对衬底进行加热的同时形成氧化膜406A及氧化膜406B。另外，通过利用溅射法形成膜，可以提高氧化膜406A及氧化膜406B的密度，所以是优选的。
优选进行溅射气体的高纯度化。例如，作为被用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以尽可能地防止水分等混入氧化膜406A及氧化膜406B。
在溅射装置的各处理室中，优选使用低温泵等吸附式真空泵进行高真空(抽空到5×10-7Pa至1×10-4Pa左右)抽气以尽可能地去除对氧化膜406A及氧化膜406B来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体，尤其是包含碳或氢的气体从抽气系统倒流到处理室内。
另外，作为溅射装置的电源，可以使用DC电源、AC电源或RF电源。
另外，在溅射装置中，也可以使靶材或磁铁旋转或移动。例如，在成膜时，可以在上下或/及左右方向上摆动磁铁单元的同时形成氧化膜。例如，靶材以0.1Hz以上且1kHz以下的拍子(也可以说节奏、脉冲、频率、周期或循环等)旋转或摆动即可。或者，以0.1Hz以上且1kHz以下的拍子摆动磁铁单元即可。
当形成氧化膜406A时，优选将衬底温度设定为室温以上且400℃以下。例如，适当地选择水的气化温度(例如，100℃)以上且在可能的范围内能够确保装置的可维护性及吞吐量的温度。
此外，当形成氧化膜406A时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在成膜气体整体中所占的比率优选为70％以上，更优选为80％以上，进一步优选为100％。通过作为氧化膜406A使用包含过剩氧的氧化物，可以在后面的热处理中向氧化膜406B供应氧。
另外，作为氧化膜406A的成膜靶材，可以使用上述In-M-Zn氧化物靶材。在此，优选使氧化膜406A的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比小于氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，优选使用原子个数比为[In]:[M]:[Zn]＝1:3:4或其附近值的金属氧化物靶材。
在本实施方式中，在氧气体大约为100％的气氛下，以200℃的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝1:3:4的In-Ga-Zn氧化物靶材形成氧化膜406A。
当形成氧化膜406B时，可以将衬底温度设定为室温以上且400℃以下，优选设定为100℃以上且低于140℃。例如，适当地选择水的气化温度(例如，100℃)以上且在可能的范围内能够确保装置的可维护性及吞吐量的温度。
此外，当形成氧化膜406B时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在成膜气体整体中所占的比率优选为0％以上且30％以下，优选为5％以上且20％以下。
另外，作为氧化膜406B的成膜靶材，可以使用上述In-M-Zn氧化物靶材。在此，优选使氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比大于氧化膜406A的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，优选使用原子个数比为[In]:[M]:[Zn]＝4:2:4.1、原子个数比为[In]:[M]:[Zn]＝5:1:7或其附近值的金属氧化物靶材。
注意，氧化膜406B的成膜靶材所含的金属元素中的镓的原子个数比优选小于氧化物303的成膜靶材所含的金属元素中的镓的原子个数比。
在本实施方式中，在氧气体比率大约为10％的稀有气体和氧的混合气体气氛下，以130℃的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝4:2:4.1的In-Ga-Zn氧化物靶材形成氧化膜406B。
接着，也可以进行第二热处理。第二热处理可以以250℃以上且650℃以下，优选以300℃以上且500℃以下的温度进行。第二热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第二热处理也可以在减压状态下进行。或者，也可以以如下方法进行第二热处理：在惰性气体气氛下进行热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个热处理。通过进行第二热处理，可以提高氧化膜406B的结晶性，并可以去除氢或水等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
通过第二热处理，可以将被添加的氧扩散到氧化物303而填补氧化物303中的氧空位。因此，能够减少氧化物303中的氧空位及具有正电荷的供体杂质。因此，氧化物303与绝缘体302之间的固定电荷54变得明显。由此，在晶体管400a中，可以将固定电荷稳定地保持在绝缘体302与氧化物303之间。
接着，在氧化膜406B上形成将成为导电体416a、416b的导电膜。在本实施方式中，作为将成为导电体416a、416b的导电膜，通过溅射法形成氮化钽膜。因为氮化钽的耐氧化性高，所以当在后面的工序中进行热处理时优选使用氮化钽。
接着，在将成为导电体416a、416b的导电膜上形成将成为阻挡膜417a、417b的阻挡膜。在本实施方式中，作为将成为阻挡膜417a、417b的膜，通过ALD法形成氧化铝膜。通过采用ALD法，可以形成裂缝或针孔等缺陷少的具有薄且均匀厚度的致密的膜。
接着，利用光刻法选择性地去除将成为导电体416a、416b的导电膜及将成为阻挡膜417a、417b的膜的一部分，来将其加工为岛状。如此，从将成为导电体416a、416b的导电膜形成岛状导电膜，从将成为阻挡膜417a、417b的膜形成阻挡膜417a、417b。
接着，以岛状导电膜为掩模选择性地去除氧化膜406A及氧化膜406B的一部分。此时，有时绝缘体402的一部分也被去除。然后，通过去除抗蚀剂掩模可以形成岛状氧化物406a及岛状氧化物406b。
另外，氧化膜406A及氧化膜406B的一部分可以利用干蚀刻法或湿蚀刻法等去除。另外，也可以利用干蚀刻法和湿蚀刻法的双方。
接着，通过以阻挡膜417a、417b为掩模利用干蚀刻法选择性地去除岛状导电膜的一部分。通过该蚀刻工序，将岛状导电膜分离为导电体416a和导电体416b(参照图5E和图5F)。
作为在干蚀刻中使用的气体，例如可以使用C4F6气体、C2F6气体、C4F8气体、CF4气体、SF6气体或CHF3气体等中的一种或两种以上的混合气体。另外，可以对上述气体适当地添加氧气体、氦气体、氩气体或氢气体等。尤其优选使用利用等离子体能够生成有机物的气体。例如，优选对C4F6气体、C4F8气体或者CHF3气体中的任一个适当地添加氦气体、氩气体或氢气体等。
另外，在利用干蚀刻法形成导电体416a和导电体416b的情况下，有时蚀刻气体的残留成分等的杂质元素会附着于氧化物406b的露出部分。例如，当作为蚀刻气体使用氯类气体时，氯等附着于氧化物406b的露出部分。此外，当作为蚀刻气体使用烃类气体时，碳或氢等附着于氧化物406b的露出部分。因此，优选减少附着于氧化物406b的露出的表面的杂质元素。例如，可以通过使用用纯水稀释氢氟酸而成的水溶液(稀释氢氟酸)的洗涤处理、使用臭氧等的洗涤处理或使用紫外线等的洗涤处理来减少该杂质即可。此外，也可以组合多个洗涤处理。
此外，也可以进行使用氧化性气体的等离子体处理。例如，进行使用一氧化二氮气体的等离子体处理。通过进行该等离子体处理，可以减少氧化物406b中的氟浓度。另外，也可以获得去除样品表面的有机物的效果。
此外，也可以对露出的氧化物406b进行氧掺杂处理。另外，也可以进行后述的热处理。
接着，也可以进行第三热处理。第三热处理可以在与第二热处理相同的条件下进行。通过进行第三热处理，可以提高氧化物406b的结晶性，并可以去除氢或水等杂质。在本实施方式中，在氮气氛下以400℃的温度进行30分钟的处理，接下来连续地在氧气氛下以400℃的温度进行30分钟的处理。
接着，在绝缘体402、氧化物406a、氧化物406b、导电体416a、416b、阻挡膜417a、417b上形成将成为氧化物406c的氧化膜406C。
氧化膜406C优选与氧化膜406A同样地利用溅射法形成。
当形成氧化膜406C时，优选将衬底温度设定为室温以上且低于200℃。例如，可以将成膜时的衬底温度设定为室温，优选以不使成膜时的衬底温度高于室温的方式在冷却衬底架的同时形成氧化膜406C。
此外，当形成氧化膜406C时，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体。在使用混合气体的情况下，氧气体在成膜气体整体中所占的比率优选为70％以上，更优选为80％以上，进一步优选为100％。通过作为氧化膜406C使用包含过剩氧的氧化物，可以在后面的热处理中向氧化物406b供应氧。
另外，作为氧化膜406C的成膜靶材，可以使用上述In-M-Zn氧化物靶材。在此，氧化膜406C的In-M-Zn氧化物靶材可以与氧化膜406B的In-M-Zn氧化物靶材相同。例如，也可以使用原子个数比为[In]:[M]:[Zn]＝4:2:4.1、原子个数比为[In]:[M]:[Zn]＝5:1:7或其附近值的金属氧化物靶材。另外，也可以使氧化膜406C的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比小于氧化膜406B的In-M-Zn氧化物靶材中的相对于元素M的In的原子个数比。例如，可以使用原子个数比为[In]：[M]：[Zn]＝1：1：1或其附近值的金属氧化物靶材。
在本实施方式中，在氧气体大约为100％的气氛下，以室温的衬底温度使用原子个数比为[In]:[Ga]:[Zn]＝4:2:4.1的In-Ga-Zn氧化物靶材形成氧化膜406C。
接着，在氧化膜406C上形成绝缘膜412A。在本实施方式中，作为绝缘膜412A，通过CVD法形成氧氮化硅膜。
接着，也可以进行第四热处理。第四热处理可以在与第一热处理相同的条件下进行。通过进行第四热处理，可以去除绝缘膜412A所包含的氢或水等杂质。在本实施方式中，在氮气体气氛下以400℃的温度进行第四热处理。
接着，依次形成导电体404的第一导电层及导电体404的第二导电层。在本实施方式中，作为导电体404的第一导电层使用氮化钛，作为导电体404的第二导电层使用钨。
接着，也可以进行第五热处理。第五热处理可以在与第一热处理相同的条件下进行。
接着，通过光刻法选择性地去除导电体404的第一导电层及导电体404的第二导电层的一部分，由此形成包括导电体404的第一导电层及导电体404的第二导电层且被用作栅极的导电体404(参照图5G和图5H)。
接着，在绝缘膜412A及导电体404上形成在后面的工序中将成为绝缘体418的膜。将成为绝缘体418的膜被用作栅极盖，在本实施方式中，作为将成为绝缘体418的膜使用通过ALD法形成的氧化铝。
接着，通过利用光刻法选择性地去除将成为绝缘体418的膜、绝缘膜412A及氧化膜406C的一部分，由此形成绝缘体418、绝缘体412及氧化物406c(参照图6A和图6B)。在此，通过以覆盖导电体404的方式形成绝缘体418，可以防止周围的过剩氧被用于导电体404。另外，在图6A和图6B所示的晶体管中，绝缘体418、绝缘体412及氧化物406c在俯视图中重叠，但是不局限于此。例如，氧化物406c也可以与氧化物406a及氧化物406b的周围及绝缘体402的顶面接触。
接着，在绝缘体418等上形成绝缘体410。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体410。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
绝缘体410优选利用CVD法形成。更优选的是，利用等离子体CVD法形成。
可以以其顶面具有平坦性的方式形成绝缘体410。例如，在沉积刚结束后，绝缘体410的顶面可以具有平坦性。或者，例如，在沉积后，可以从顶面去除绝缘体等以使绝缘体410的顶面平行于衬底背面等基准面，而绝缘体410具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。注意，绝缘体410的顶面也可以不具有平坦性。
接着，在绝缘体410上利用溅射法形成绝缘体420。
绝缘体420优选在包含氧的气氛下利用溅射法形成。在本实施方式中，作为绝缘体420，在包含氧的气氛下利用溅射法形成氧化铝膜。因此，可以对与绝缘体420接触的绝缘体410添加氧。在此，氧例如作为氧自由基添加，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等添加。通过后面的工序中的热处理等可以使氧扩散，因此能够有效地对氧化物406b供应氧。
此外，优选在形成绝缘体420时对衬底进行加热。衬底优选以高于100℃且300℃以下的温度加热。通过使衬底温度高于100℃，可以去除氧化物406b中的水。此外，可以防止水附着在所形成的膜的表面上。如此，通过在进行衬底加热的同时形成绝缘体420，可以在进行成膜的同时将氧扩散到氧化物406b。
另外，绝缘体420也可以为叠层膜，例如，可以利用ALD法还形成氧化铝。
接着，也可以进行第六热处理。第六热处理可以在与第二热处理相同的条件下进行。通过进行第六热处理，可以扩散由于绝缘体420的溅射成膜而添加的氧。由此，能够减少氧化物406a、氧化物406b及氧化物406c中的氧空位。在此，绝缘体420及绝缘体401可以防止氧扩散到晶体管的上方及下方，因此可以有效地向氧化物406b供应氧。通过进行第六热处理，可以去除绝缘体410所包含的氢或水等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体420上形成绝缘体422(参照图6C和图6D)。作为绝缘体422，可以设置与绝缘体410同样的绝缘体。
接着，在绝缘体422、绝缘体420、绝缘体410、阻挡膜417a及阻挡膜417b中形成到达导电体416a及导电体416b的开口。该开口优选利用干蚀刻形成。
接着，以填充上述开口的方式形成将成为导电体438a及导电体438b的导电膜。在本实施方式中，作为将成为导电体438a及导电体438b的导电膜，使用利用ALD法形成的氮化钛及利用CVD法形成的钨的叠层膜。
接着，进行CMP处理，来去除绝缘体422上的将成为导电体438a及导电体438b的导电膜(参照图6E和图6F)。其结果是，导电体438a及导电体438b仅残留在开口中，因此可以形成其顶面平坦的导电体438a及导电体438b。
通过上述步骤，可以形成图4所示的晶体管400a(参照图6E和图6F)。
<半导体装置的变形例子>
本实施方式所示的晶体管不局限于图4所示的结构。下面，参照图7至图9对本实施方式所示的晶体管的变形例子进行说明。与图4同样，图7A、图8A和图9A是本发明的一个方式的晶体管的俯视图。另外，图7B、图8B和图9B分别是示出沿着图7A、图8A和图9A中的点划线A1-A2所示的部分的截面图。图7C、图8C和图9C分别是示出沿着图7A、图8A和图9A中的点划线A3-A4所示的部分的截面图。在图7A、图8A和图9A的俯视图中，为了明确起见，省略附图中的一部分的构成要素。另外，下面，关于其符号与晶体管400a相同的构成要素，可以参照晶体管400a的对应的记载。
图7A、图7B及图7C所示的晶体管400b与晶体管400a的不同之处在于绝缘体402、阻挡膜417a、阻挡膜417b及导电体404等上配置有绝缘体408a及绝缘体408b。
绝缘体408a以覆盖氧化物406a、氧化物406b、氧化物406c、导电体416a、416b、阻挡膜417a、417b、绝缘体412、导电体404及绝缘体418的方式设置。另外，绝缘体408a的一部分优选接触于绝缘体402的顶面。例如，绝缘体408a的一部分优选在绝缘体402的与氧化物406a重叠的区域的外侧接触于绝缘体402的顶面。再者，在绝缘体408a上设置有绝缘体408b。与绝缘体420等同样，绝缘体408a及绝缘体408b能够被用作防止水或氢等杂质从上方的层混入晶体管等的阻挡绝缘膜。
在此，作为绝缘体408a，优选使用通过溅射法形成的氧化物绝缘体，例如优选使用氧化铝。通过使用上述绝缘体408a，可以通过绝缘体402的与绝缘体408a接触的面对绝缘体408a添加氧而使绝缘体408a成为氧过剩的状态。因此，能够有效地对氧化物406a、氧化物406b及氧化物406c供应氧。并且，通过绝缘体402对氧化物303供应氧，由此可以减少氧化物303的氧空位且保持形成在氧化物303与绝缘体302之间的固定电荷。
再者，通过作为绝缘体408a使用氧化铝等不容易透过氧的绝缘材料，可以抑制对绝缘体402添加的氧在成膜时扩散到上方。由此，能够更有效地对绝缘体402添加氧。
作为绝缘体408b，优选使用通过ALD法形成的氧化物绝缘体，例如优选使用氧化铝。通过ALD法形成的绝缘体408b具有良好的覆盖性且是裂缝或针孔等的形成得到抑制的膜。虽然绝缘体408a及绝缘体408b设置在具有凹凸形状的表面上，但是通过使用利用ALD法形成的绝缘体408b，可以以防止断开、裂缝、针孔等的形成的方式由绝缘体408b覆盖晶体管。由此，即便在绝缘体408a产生断开等时也可以由绝缘体408b覆盖，因此可以显著地提高绝缘体408a与绝缘体408b的叠层膜的对氢、水等杂质的阻挡性。
如此，通过具有晶体管夹在绝缘体408a及绝缘体408b与绝缘体401之间的结构，可以在绝缘体402、氧化物406a、氧化物406b及氧化物406c中含有大量的氧，而不使氧扩散到外方。再者，可以防止氢或水等杂质从绝缘体408b的上方及绝缘体401的下方混入，从而可以减少绝缘体402、氧化物406a、氧化物406b及氧化物406c中的杂质浓度。
注意，在设置绝缘体408a及绝缘体408b的情况下，可以采用不设置绝缘体420及绝缘体422的结构。
图8A、图8B及图8C所示的晶体管400c的与晶体管400b不同之处在于绝缘体411设置在绝缘体408a与绝缘体402、氧化物406、导电体416a、416b、阻挡膜417a、417b、绝缘体412及导电体404之间。
在绝缘体411中，重叠于绝缘体402的区域的膜厚、重叠于阻挡膜417a、417b的区域的膜厚以及重叠于绝缘体418的区域的膜厚优选大致相等。通过具有这种膜厚，可以减少绝缘体411所含的氧被导电体438a及导电体438b抽出的量。因此，可以将在形成绝缘体408a时添加到绝缘体411的氧供应到氧化物406及绝缘体402。
注意，晶体管400c具有与晶体管400b不同的结构，即不设置绝缘体420及绝缘体422的结构，可以与晶体管400b同样地设置绝缘体420及绝缘体422。
接着，说明图9A、图9B及图9C所示的晶体管400d。晶体管400d包括配置在衬底(未图示)上的绝缘体401及绝缘体301、以嵌入在绝缘体401及绝缘体301中的方式配置的导电体310、配置在绝缘体301及导电体310上的绝缘体302、配置在绝缘体302上的氧化物303、配置在氧化物303上的绝缘体402、配置在绝缘体402上的氧化物406a、以接触于氧化物406a的顶面的至少一部分的方式配置的氧化物406b、配置在氧化物406b上的氧化物406c、配置在氧化物406c上的绝缘体412、配置在绝缘体412上的导电体404、配置在导电体404上的绝缘体418、配置在绝缘体418上的绝缘体421、以接触于绝缘体412、导电体404及绝缘体418的侧面的方式配置的绝缘体419以及以覆盖绝缘体402、氧化物406、绝缘体419及绝缘体421的方式设置的绝缘体428。此外，绝缘体410设置在绝缘体428上，绝缘体420设置在绝缘体410上，绝缘体422设置在绝缘体420上。
晶体管400d的与晶体管400a不同之处在于：不包括导电体416a及导电体416b且导电体438a及导电体438b接触于氧化物406b；包括绝缘体419及绝缘体421；以及包括绝缘体428；等。
如晶体管400a那样，氧化物406b具有第一至第三区域。第三区域夹在第一区域与第二区域之间。第一区域及第二区域形成在氧化物406b中的至少与绝缘体428重叠的区域。在此，氧化物406b的第一区域可被用作源区域和漏区域中的一个，氧化物406b的第二区域可被用作源区域和漏区域中的另一个。另外，氧化物406b的第三区域可被用作沟道形成区。这里，作为绝缘体428，可以使用与上述绝缘体408a同样的绝缘体。
第一区域及第二区域为氧浓度低的低电阻区域。另外，被用作沟道形成区的第三区域为与被用作源区域或漏区域的第一区域或第二区域相比氧浓度更高且载流子密度更低的高电阻区域。
注意，与第三区域相比，优选第一区域及第二区域的金属元素以及氢和氮等杂质元素中的至少一个的浓度更高。
例如，第一区域及第二区域优选除了氧化物406以外还包含选自铝、钌、钛、钽、钨和铬等金属元素中的一个或多个。
为了形成第一区域及第二区域，例如以接触于氧化物406的第一区域及第二区域的方式设置包含金属元素的膜即可。该包含金属元素的膜在形成第一区域及第二区域之后通过蚀刻处理等去除即可。作为该包含金属元素的膜可以使用金属膜、包含金属元素的氧化膜或者包含金属元素的氮化膜。此时，优选在该包含金属元素的膜与氧化物406之间形成化合物层。例如，化合物层有时形成在氧化物406的顶面及侧面。注意，化合物层是包含金属化合物的层，该金属化合物具有包含该金属元素的膜的成分和氧化物406的成分。例如，作为化合物层，可以形成使氧化物406中的金属元素与被添加了的金属元素合金化的层。
另外，在从顶面向垂直于衬底的方向观看时，绝缘体418的侧面的位置优选与导电体404、绝缘体412及氧化物406c的侧面的位置大致一致。此外，以与绝缘体418的顶面接触的方式形成绝缘体421。以接触于绝缘体421、绝缘体418、导电体404、绝缘体412及氧化物406c的侧面的方式设置绝缘体419。作为绝缘体419及绝缘体421，能够使用可用于绝缘体410的绝缘材料。
优选在形成绝缘膜后进行各向异性蚀刻，以留下该绝缘膜中的与绝缘体421、绝缘体418、导电体404、绝缘体412及氧化物406c的侧面接触的部分的方式形成绝缘体419。
如上所述，根据本发明的一个方式，可以提供一种阈值电压大的半导体装置。另外，根据本发明的一个方式，可以提供一种具有常关闭的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种以绝对值小的电压工作的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式3)
在本实施方式中，参照图10至图12，作为本发明的一个方式的使用将氧化物用于半导体的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对NOSRAM进行说明。NOSRAM(注册商标)是“Nonvolatile Oxide Semiconductor RAM(氧化物半导体非易失性随机存取存储器)”的简称，指具有增益单元型(2T型、3T型)存储单元的RAM。以下有时将NOSRAM这样的采用OS晶体管的存储装置称作OS存储器。
在NOSRAM中，可以使用存储单元中使用OS晶体管的存储装置(以下称为“OS存储器”)。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有良好的保持特性而可以被用作非易失性存储器。
《NOSRAM》
图10示出NOSRAM的结构实例。图10所示的NOSRAM1600包括存储单元阵列1610、控制器1640、行驱动器1650、列驱动器1660、输出驱动器1670。另外，NOSRAM1600是以一个存储单元储存多值数据的多值NOSRAM。
存储单元阵列1610包括多个存储单元1611、多个字线WWL、RWL、位线BL及源极线SL。字线WWL是写入字线，字线RWL是读出字线。在NOSRAM1600中，以一个存储单元1611储存3比特(8值)的数据。
控制器1640控制整个NOSRAM1600，并进行数据WDA[31:0]的写入及数据RDA[31:0]的读出。控制器1640对来自外部的指令信号(例如，芯片使能信号、写入使能信号等)进行处理而生成行驱动器1650、列驱动器1660及输出驱动器1670的控制信号。
行驱动器1650具有选择要存取的行的功能。行驱动器1650包括行解码器1651及字线驱动器1652。
列驱动器1660驱动源极线SL及位线BL。列驱动器1660包括列解码器1661、写入驱动器1662以及DAC(数字-模拟转换电路)1663。
DAC1663将3比特的数字数据转换为模拟电压。DAC1663将32比特的数据WDA[31:0]每隔3比特转换为模拟电压。
写入驱动器1662具有如下功能：对源极线SL进行预充电；使源极线SL变为电浮动状态；选择源极线SL；对被选择的源极线SL输入由DAC1663生成的写入电压；对位线BL进行预充电；使位线BL变为电浮动状态；等等。
输出驱动器1670包括选择器1671、ADC(模拟-数字转换电路)1672、输出缓冲器1673。选择器1671选择要存取的源极线SL并将被选择的源极线SL的电压发送至ADC1672。ADC1672具有将模拟电压转换为3比特的数字数据的功能。源极线SL的电压在ADC1672中被转换为3比特的数据，输出缓冲器1673保持从ADC1672输出的数据。
注意，本实施方式所示的行驱动器1650、列驱动器1660及输出驱动器1670的结构不局限于上述结构。根据存储单元阵列1610的结构或驱动方法等，可以改变这些驱动器及连接到该驱动器的布线的配置，也可以改变或增加这些驱动器及连接到该驱动器的布线的功能。例如，可以使位线BL具有上述源极线SL的功能的一部分。
另外，在上述结构中，各存储单元1611所保持的数据量为3比特，但是本实施方式所示的存储装置的结构不局限于此。各存储单元1611所保持的数据量可以为2比特以下，也可以为4比特以上。例如，在各存储单元1611所保持的数据量为1比特的情况下，也可以不设置DAC1663及ADC1672。
<存储单元>
图11A是示出存储单元1611的结构实例的电路图。存储单元1611是2T型增益单元，存储单元1611与字线WWL、RWL、位线BL、源极线SL、布线BGL电连接。存储单元1611包括节点SN、OS晶体管MO61、晶体管MP61以及电容器C61。OS晶体管MO61是写入晶体管。晶体管MP61是读出晶体管，例如由p沟道型Si晶体管构成。电容器C61是用来保持节点SN的电压的存储电容器。节点SN是用来保持数据的节点，在此相当于晶体管MP61的栅极。
由于存储单元1611的写入晶体管由OS晶体管MO61构成，所以NOSRAM1600可以长时间地保持数据。
虽然图11A的例子中写入位线及读出位线是共同的，但是也可以如图11B所示地分别设置被用作写入位线的位线WBL和被用作读出位线的位线RBL。
图11C至图11E示出存储单元的其他结构实例。虽然图11C至图11E中示出设置写入用位线WBL和读出用位线RBL的例子，但是如图11A那样，写入位线及读出位线也可以是共同的。
图11C所示的存储单元1612是存储单元1611的变形例子，其中使用n沟道晶体管(MN61)代替读出晶体管。晶体管MN61可以为OS晶体管或Si晶体管。
在存储单元1611和存储单元1612中，OS晶体管MO61可以为无背栅极的OS晶体管。
图11D所示的存储单元1613是3T型增益单元并与字线WWL、RWL、位线WBL、RBL、源极线SL、布线BGL以及布线PCL电连接。存储单元1613包括节点SN、OS晶体管MO62、晶体管MP62、晶体管MP63以及电容器C62。OS晶体管MO62是写入晶体管。晶体管MP62是读出晶体管，晶体管MP63是选择晶体管。
图11E所示的存储单元1614是存储单元1613的变形例子，其中使用n沟道晶体管(MN62、MN63)代替读出晶体管及选择晶体管。晶体管MN62、MN63可以为OS晶体管或Si晶体管。
设置于存储单元1611至存储单元1614中的OS晶体管可以为无背栅极的晶体管或有背栅极的晶体管。
在上面说明存储单元1611等并联连接的所谓的NOR型存储装置，但是本实施方式所示的存储装置不局限于此。例如，也可以采用以下所示的存储单元1615串联连接的所谓的NAND型存储装置。
图12是示出NAND型存储单元阵列1610的结构实例的电路图。图12所示的存储单元阵列1610包括源极线SL、位线RBL、位线WBL、字线WWL、字线RWL、布线BGL及存储单元1615。存储单元1615包括节点SN、OS晶体管MO63、晶体管MN64及电容器C63。在此，晶体管MN64例如为n沟道Si晶体管。但是，不局限于此，晶体管MN64可以为p沟道Si晶体管或OS晶体管。
下面，以图12所示的存储单元1615a及存储单元1615b为例子进行说明。在此，对与存储单元1615a和存储单元1615b连接的布线或电路元件分别附加a和b的符号。
在存储单元1615a中，晶体管MN64a的栅极、OS晶体管MO63a的源极和漏极中的一个及电容器C63a的电极中的一个电连接。另外，位线WBL与OS晶体管MO63a的源极和漏极中的另一个电连接。另外，字线WWLa与OS晶体管MO63a的栅极电连接。另外，布线BGLa与OS晶体管MO63a的背栅极电连接。另外，字线RWLa与电容器C63a的电极中的另一个电连接。
存储单元1615b可以以与位线WBL的接触部为轴与存储单元1615a对称地设置。因此，存储单元1615b所包括的电路元件也与上述存储单元1615a同样地连接到布线。
另外，存储单元1615a所包括的晶体管MN64a的源极与存储单元1615b的晶体管MN64b的漏极电连接。存储单元1615a所包括的晶体管MN64a的漏极与位线RBL电连接。存储单元1615b所包括的晶体管MN64b的源极通过多个存储单元1615所包括的晶体管MN64与源极线SL电连接。如此，在NAND型存储单元阵列1610中，在位线RBL与源极线SL之间串联连接有多个晶体管MN64。
在包括图12所示的存储单元阵列1610的存储装置中，按与同一字线WWL(或字线RWL)连接的多个存储单元(以下，称为存储单元列)进行写入工作及读出工作。例如，可以以如下方式进行写入工作。对与写入对象的存储单元列连接的字线WWL施加使OS晶体管MO63导通的电位，来使写入对象的存储单元列的OS晶体管MO63导通。由此，对指定的存储单元列的晶体管MN64的栅极及电容器C63的电极中的一个施加位线WBL的电位，对该栅极供应指定的电荷。然后，通过使该存储单元列的OS晶体管MO63关闭，来保持供应到该栅极的指定的电荷。由此，可以在指定的存储单元列的存储单元1615写入数据。
此外，例如，可以以如下方法进行读出工作。首先，对不与读出对象的存储单元列连接的字线RWL施加不管供应到晶体管MN64的栅极的电荷如何都使晶体管MN64导通的电位，使读出对象的存储单元列以外的晶体管MN64导通。然后，对与读出对象的存储单元列连接的字线RWL施加根据晶体管MN64的栅极所具有的电荷选择晶体管MN64的导通状态或关闭状态的电位(读出电位)。并且，对源极线SL施加恒电位，使连接到位线RBL的读出电路成为工作状态。这里，因为源极线SL与位线RBL之间的多个晶体管MN64中读出对象的存储单元列以外的晶体管MN64处于导通状态，所以源极线SL与位线RBL之间的导电率取决于读出对象的存储单元列的晶体管MN64的状态(导通状态或关闭状态)。因为晶体管的导电率根据读出对象的存储单元列的晶体管MN64的栅极所具有的电荷而变化，所以根据该导电率，位线RBL取不同的电位。通过使用读出电路读出位线RBL的电位，能够从指定的存储单元列的存储单元1615中读出信息。
由于通过电容器C61、电容器C62或电容器C63的充放电来改写数据，所以理论上对NOSRAM1600的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，由于可以长时间地保持数据，由此可以降低刷新频率。
当将上述实施方式所示的半导体装置用于存储单元1611、1612、1613、1614及1615时，作为OS晶体管MO61、MO62及MO63可以使用晶体管400a等。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，从而可以使本实施方式的存储装置进一步高集成化。由此，可以增加本实施方式的存储装置的每单位面积的存储容量。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式4)
在本实施方式中，使用图13和图14作为使用OS晶体管及电容器的本发明的一个方式的存储装置的一个例子，说明DOSRAM。DOSRAM(注册商标)是“Dynamic OxideSemiconductorRAM(氧化物半导体动态随机存取存储器)”的简称，并是指包括1T(晶体管)1C(电容器)型存储单元的RAM。与NOSRAM同样，DOSRAM也使用OS存储器。
《DOSRAM1400》
图13示出DOSRAM的结构实例。如图13所示，DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储单元以及读出放大器阵列1420(以下称为“MC-SA阵列1420”)。
行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、读出放大器驱动电路1414。列电路1415包括全局读出放大器阵列1416、输入输出电路1417。全局读出放大器阵列1416包括多个全局读出放大器1447。MC-SA阵列1420包括存储单元阵列1422、读出放大器阵列1423、全局位线GBLL、GBLR。
(MC-SA阵列1420)
MC-SA阵列1420具有存储单元阵列1422层叠于读出放大器阵列1423上的叠层结构。全局位线GBLL、GBLR层叠于存储单元阵列1422上。在DOSRAM1400中，作为位线结构采用局部位线和全局位线被分层化的分层位线结构。
存储单元阵列1422包括N个(N为2以上的整数)局部存储单元阵列1425<0>至1425<N-1>。图14A示出局部存储单元阵列1425的结构实例。局部存储单元阵列1425包括多个存储单元1445、多个字线WL、多个位线BLL、BLR。在图14A的例子中，局部存储单元阵列1425的结构为开位线型，但是也可以为折叠位线型。
图14B示出与共同的位线BLL(BLR)连接的一对存储单元1445a及存储单元1445b的电路结构实例。存储单元1445a包括晶体管MW1a、电容器CS1a、端子B1a、B2a，与字线WLa及位线BLL(BLR)连接。另外，存储单元1445b包括晶体管MW1b、电容器CS1b、端子B1b、B2b，与字线WLb及位线BLL(BLR)连接。下面，在对关于存储单元1445a和存储单元1445b双方的内容进行说明的情况下有时不对存储单元1445及附随的构成要素附加a或b的符号。
晶体管MW1a具有控制电容器CS1a的充放电的功能，晶体管MW1b具有控制电容器CS1b的充放电的功能。晶体管MW1a的栅极与字线WLa电连接，第一端子与位线BLL(BLR)电连接，第二端子与电容器CS1a的第一端子电连接。另外，晶体管MW1b的栅极与字线WLb电连接，第一端子与位线BLL(BLR)电连接，第二端子与电容器CS1b的第一端子电连接。如此，晶体管MW1a的第一端子和晶体管MW1b的第一端子都连接到位线BLL(BLR)。
晶体管MW1具有控制电容器CS1的充放电的功能。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电压(例如，低电源电压)。
当将上述实施方式所示的半导体装置用于存储单元1445a、1445b时，作为晶体管MW1a、晶体管MW1b可以使用晶体管400a等。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的存储装置的高集成化。因此，可以增加本实施方式的存储装置的每单位面积的存储容量。
晶体管MW1包括背栅极，背栅极电连接于端子B1。因此，可以根据端子B1的电压改变晶体管MW1的阈值电压。例如，端子B1的电压可以是固定电压(例如，负的恒电压)，也可以根据DOSRAM1400的工作，改变端子B1的电压。
另外，也可以将晶体管MW1的背栅极电连接于晶体管MW1的栅极、源极或者漏极。或者，也可以在晶体管MW1中不设置背栅极。
读出放大器阵列1423包括N个局部读出放大器阵列1426<0>至1426<N-1>。局部读出放大器阵列1426包括一个开关阵列1444和多个读出放大器1446。位线对电连接到读出放大器1446。读出放大器1446具有对位线对进行预充电的功能、放大位线对的电压差的功能、保持该电压差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对之间成为导通状态的功能。
在此，位线对是指被读出放大器同时比较的两个位线。全局位线对是指被全局读出放大器同时比较的两个全局位线。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR构成1组位线对。全局位线GBLL和全局位线GBLR构成1组全局位线对。以下也表示为位线对(BLL、BLR)、全局位线对(GBLL、GBLR)。
(控制器1405)
控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式被执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。
(行电路1410)
行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成选择存取对象行的字线WL的选择信号。
列选择器1413、读出放大器驱动电路1414是用来驱动读出放大器阵列1423的电路。列选择器1413具有生成选择存取对象列的位线的选择信号的功能。通过列选择器1413的选择信号控制各局部读出放大器阵列1426的开关阵列1444。通过读出放大器驱动电路1414的控制信号，多个局部读出放大器阵列1426被独立驱动。
(列电路1415)
列电路1415具有控制数据信号WDA[31:0]的输入的功能以及控制数据信号RDA[31:0]的输出的功能。数据信号WDA[31:0]是写入数据信号，数据信号RDA[31:0]是读出数据信号。
全局读出放大器1447电连接于全局位线对(GBLL、GBLR)。全局读出放大器1447具有放大全局位线对(GBLL、GBLR)之间的电压差的功能以及保持该电压差的功能。对全局位线对(GBLL、GBLR)的数据的写入以及读出由输入输出电路1417执行。
对DOSRAM1400的写入工作的概要进行说明。通过输入输出电路1417，数据被写入到全局位线对。全局位线对的数据由全局读出放大器阵列1416保持。通过地址信号所指定的局部读出放大器阵列1426的开关阵列1444，全局位线对的数据被写入到对象列的位线对。局部读出放大器阵列1426放大并保持被写入的数据。在被指定的局部存储单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储单元1445写入局部读出放大器阵列1426的保持数据。
对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储单元阵列1425的1行。在被指定的局部存储单元阵列1425中，对象行的字线WL成为选择状态，存储单元1445的数据被写入到位线。由局部读出放大器阵列1426将各列的位线对的电压差作为数据检测出并保持。由开关阵列1444将局部读出放大器阵列1426的保持数据中地址信号所指定的列的数据被写入到全局位线对。全局读出放大器阵列1416检测出并保持全局位线对的数据。将全局读出放大器阵列1416的保持数据输出到输入输出电路1417。通过上述步骤完成读出工作。
由于是通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，存储单元1445的电路结构简单，容易实现大容量化。
晶体管MW1是OS晶体管。因为OS晶体管的关态电流极小，所以可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比DRAM长很多。由此可以减少刷新频率，而可以降低刷新工作所需要的功耗。因此，DOSRAM1400适合于以高频度改写大容量数据的存储装置，例如适合于用于图像处理的帧存储器。
由于MC-SA阵列1420是叠层结构，所以可以将位线长度减短为与局部读出放大器阵列1426的长度相同程度。通过减短位线，位线电容减小，由此可以降低存储单元1445的保持电容。另外，通过在局部读出放大器阵列1426设置开关阵列1444，可以减少长位线的个数。综上理由可以降低DOSRAM1400的存取时驱动的负载，而可以降低功耗。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式5)
在本实施方式中，使用图15至图18作为使用OS晶体管及电容器的本发明的一个方式的半导体装置的一个例子，对FPGA(现场可编程门阵列)进行说明。在本实施方式的FPGA中，将OS存储器用于组态存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。
《OS-FPGA》
图15A示出OS-FPGA的结构实例。图15A所示的OS-FPGA3110能够实现进行利用多上下文结构的上下文切换以及根据每个PLE的细粒度电源门控的NOFF(常关闭)运算。OS-FPGA3110包括控制器(Controller)3111、字线驱动器(Word driver)3112、数据驱动器(Datadriver)3113和可编程区域(Programmable area)3115。
可编程区域3115包括两个输入输出块(IOB)3117和核心3119。IOB3117包括多个可编程输入输出电路。核心3119包括多个逻辑阵列块(LAB)3120和多个开关阵列块(SAB)3130。LAB3120包括多个PLE3121。图15B示出使用五个PLE3121构成LAB3120的例子。如图15C所示，SAB3130包括排列为阵列状的多个开关块(SB)3131。LAB3120通过其输入端子及SAB3130与四个方向(上下左右)上的LAB3120连接。
参照图16A至图16C对SB3131进行说明。图16A所示的SB3131被输入data、datab、信号context[1:0]、信号word[1:0]。data、datab是组态数据，data和datab的逻辑处于互补关系。OS-FPGA3110的上下文数为2，信号context[1:0]是上下文选择信号。信号word[1:0]是字线选择信号，被输入信号word[1:0]的布线都是字线。
SB3131包括PRS(可编程选路开关)3133[0]和3133[1]。PRS3133[0]和3133[1]包括能够储存互补数据的组态存储器(CM)。注意，在不区别PRS3133[0]和PRS3133[1]的情况下，表示为PRS3133。这同样适用于其他构成要素。
图16B示出PRS3133[0]的电路结构实例。PRS3133[0]和PRS3133[1]具有相同的电路结构。在PRS3133[0]与PRS3133[1]之间，被输入的上下文选择信号和字线选择信号不同。信号context[0]、word[0]输入到PRS3133[0]，信号context[1]、word[1]输入到PRS3133[1]。例如，在SB3131中，当信号context[0]成为“H”时，PRS3133[0]成为活动状态。
PRS3133[0]包括CM3135、Si晶体管M31。Si晶体管M31是由CM3135控制的传输晶体管(pass transistor)。CM3135包括存储电路3137和3137B。存储电路3137和3137B具有相同的电路结构。存储电路3137包括电容器C31、OS晶体管MO31和MO32。存储电路3137B包括电容器CB31、OS晶体管MOB31和MOB32。
当将上述实施方式所示的半导体装置用于SAB3130时，作为OS晶体管MO31及OS晶体管MOB31可以使用晶体管400a等。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的半导体装置的高集成化。
OS晶体管MO31、MO32、MOB31和MOB32包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
Si晶体管M31的栅极相当于节点N31，OS晶体管MO32的栅极相当于节点N32，OS晶体管MOB32的栅极相当于节点NB32。节点N32和NB32是CM3135的电荷保持节点。OS晶体管MO32控制节点N31与信号context[0]用信号线之间的导通状态。OS晶体管MOB32控制节点N31与低电位电源线VSS之间的导通状态。
存储电路3137和3137B所保持的数据处于互补关系。因此，OS晶体管MO32和MOB32中的任一个成为导通状态。
参照图16C对PRS3133[0]的工作实例进行说明。PRS3133[0]已写入有组态数据，PRS3133[0]的节点N32为“H”，节点NB32为“L”。
在信号context[0]为“L”的期间，PRS3133[0]处于非活动状态。在该期间，即使PRS3133[0]的输入端子转移为“H”，Si晶体管M31的栅极也维持“L”，PRS3133[0]的输出端子也维持“L”。
在信号context[0]为“H”的期间，PRS3133[0]处于活动状态。当信号context[0]转移为“H”时，根据CM3135所储存的组态数据，Si晶体管M31的栅极转移为“H”。
在PRS3133[0]处于活动状态的期间，当输入端子的电位转移为“H”时，由于存储电路3137的OS晶体管MO32是源极跟随器，所以通过升压(boosting)Si晶体管M31的栅极电压上升。其结果是，存储电路3137的OS晶体管MO32丢失驱动能力，Si晶体管M31的栅极成为浮动状态。
在具有多上下文的功能(multi context function)的PRS3133中，CM3135还被用作多路复用器。
图17示出PLE3121的结构实例。PLE3121包括LUT(查找表)块(LUT block)3123、寄存器块3124、选择器3125和CM3126。LUT块3123根据输入inA至inD选择其内部的数据，并将其输出。选择器3125根据CM3126所储存的组态数据选择LUT块3123的输出或寄存器块3124的输出。
PLE3121通过功率开关3127与电压VDD用电源线电连接。功率开关3127的开闭根据CM3128所储存的组态数据而决定。通过根据各PLE3121设置功率开关3127，可以进行细粒度电源门控。由于细粒度电源门控功能，可以对在切换上下文之后不使用的PLE3121进行电源门控，所以可以有效地降低待机功率。
为了实现NOFF运算，寄存器块3124使用非易失性寄存器构成。PLE3121中的非易失性寄存器是包括OS存储器的触发器(以下，称为“OS-FF”)。
寄存器块3124包括OS-FF3140[1]和3140[2]。信号user_res、load、store输入到OS-FF3140[1]和3140[2]。时钟信号CLK1输入到OS-FF3140[1]，时钟信号CLK2输入到OS-FF3140[2]。图18A示出OS-FF3140的结构实例。
OS-FF3140包括FF3141和影子寄存器3142。FF3141包括节点CK、R、D、Q和QB。节点CK被输入时钟信号。节点R被输入信号user_res。信号user_res是复位信号。节点D是数据输入节点，节点Q是数据输出节点。节点Q和节点QB的逻辑处于互补关系。
影子寄存器3142被用作FF3141的备份电路。影子寄存器3142根据信号store对节点Q和QB的数据进行备份，并且根据信号load将所备份的数据返回到节点Q、QB。
影子寄存器3142包括反相器电路3188和3189、Si晶体管M37和MB37以及存储电路3143和3143B。存储电路3143和3143B具有与PRS3133的存储电路3137相同的电路结构。存储电路3143包括电容器C36、OS晶体管MO35和OS晶体管MO36。存储电路3143B包括电容器CB36、OS晶体管MOB35和OS晶体管MOB36。节点N36和NB36分别相当于OS晶体管MO36和OS晶体管MOB36的栅极，并它们都是电荷保持节点。节点N37和NB37相当于Si晶体管M37和Si晶体管MB37的栅极。
当将上述实施方式所示的半导体装置用于LAB3120时，作为OS晶体管MO35及OS晶体管MOB35可以使用晶体管400a等。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的半导体装置的高集成化。
OS晶体管MO35、MO36、MOB35和MOB36包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
参照图18B对OS-FF3140的工作方法的例子进行说明。
(备份(Backup))
当“H”的信号store输入到OS-FF3140时，影子寄存器3142对FF3141的数据进行备份。通过被输入节点Q的数据，节点N36成为“L”，通过被写入节点QB的数据，节点NB36成为“H”。然后，进行电源门控，使功率开关3127成为关闭状态。虽然FF3141的节点Q和QB的数据被消失，但是即使在停止供电的状态下，影子寄存器3142也保持所备份的数据。
(恢复(Recovery))
使功率开关3127成为导通状态，对PLE3121供电。然后，当“H”的信号load输入到OS-FF3140时，影子寄存器3142将所备份的数据返回到FF3141。因为节点N36为“L”，所以节点N37维持“L”，而因为节点NB36为“H”，所以节点NB37为“H”。因此，节点Q成为“H”，节点QB成为“L”。换言之，OS-FF3140恢复到备份工作时的状态。
通过组合细粒度电源门控与OS-FF3140的备份/恢复工作，可以有效地减少OS-FPGA3110的功耗。
作为可能在存储电路中发生的错误，可以举出因辐射入射而产生的软错误。软错误是如下现象：从构成存储器或封装的材料等释放的α线或从宇宙入射到大气的一次宇宙射线与存在于大气中的原子的原子核产生核反应而产生的二次宇宙射线中性子等照射到晶体管以生成电子空穴对，由此产生保持在存储器中的数据反转等的故障。使用OS晶体管的OS存储器的软错误耐性高。因此，通过安装OS存储器，可以提供可靠性高的OS-FPGA3110。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式6)
在本实施方式中，参照图19对采用上述实施方式所示的半导体装置的AI系统进行说明。
图19是示出AI系统4041的结构实例的方框图。AI系统4041包括运算部4010、控制部4020以及输入输出部4030。
运算部4010包括模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014。作为DOSRAM4012、NOSRAM4013及FPGA4014，可以使用上述实施方式所示的DOSRAM1400、NOSRAM1600及OS-FPGA3110。
控制部4020包括CPU(Central Processing Unit：中央处理器)4021、GPU(Graphics Processing Unit：图形处理器)4022、PLL(Phase Locked Loop：锁相环)4023、SRAM(Static Random Access Memory：静态随机存取存储器)4024、PROM(ProgrammableRead Only Memory：可编程只读存储器)4025、存储控制器4026、电源电路4027以及PMU(Power Management Unit：电源管理单元)4028。
输入输出部4030包括外部存储控制电路4031、音频编解码器4032、视频编解码器4033、通用输入输出模块4034及通信模块4035。
运算部4010可以进行神经网络学习或神经网络推论。
模拟运算电路4011包括A/D(模拟/数字)转换电路、D/A(数字/模拟)转换电路及积和运算电路。
模拟运算电路4011优选使用OS晶体管形成。使用OS晶体管的模拟运算电路4011具有模拟存储器并能够以低功耗进行学习或推论时所需的积和演算。
DOSRAM4012是使用OS晶体管形成的DRAM，DOSRAM4012是暂时储存从CPU4021发送的数字数据的存储器。DOSRAM4012包括具有OS晶体管的存储单元以及具有Si晶体管的读出电路部。由于上述存储单元和读出电路部可以设置在被层叠的不同层上，所以可以缩小DOSRAM4012的整体电路面积。
在利用神经网络的计算中，有时输入数据超过1000。当将上述输入数据储存至SRAM时，由于SRAM的电路面积有限存储容量较小而不得不一点点地储存上述输入数据。DOSRAM4012即便在有限的电路面积中也可以将存储单元高集成地配置，与SRAM相比存储容量更大。因此，DOSRAM4012可以高效地储存上述输入数据。
NOSRAM4013是采用OS晶体管的非易失性存储器。与快闪存储器、ReRAM(ResistiveRandom Access Memory：电阻随机存取存储器)、MRAM(Magnetoresistive Random AccessMemory：磁阻随机存取存储器)等其他的非易失性存储器相比，NOSRAM4013写入数据时的功耗小。另外，NOSRAM4013不会像快闪存储器或ReRAM那样在写入数据时发生元件劣化，在数据写入次数上没有限制。
另外，NOSRAM4013不仅可以储存1比特的2值数据还可以储存2比特以上的多值数据。NOSRAM4013通过储存多值数据可以缩小每1比特的存储单元面积。
另外，NOSRAM4013除了可以储存数字数据之外还可以储存模拟数据。因此，模拟运算电路4011可以将NOSRAM4013作为模拟存储器使用。由于NOSRAM4013可以以模拟数据的方式进行储存，所以不需要D/A转换电路或A/D转换电路。因此，可以缩小NOSRAM4013用外围电路的面积。另外，本说明书中的模拟数据是指具有3比特(8值)以上分辨率的数据。上述多值数据也可以包含在模拟数据内。
神经网络的计算所使用的数据及参数可以暂时储存在NOSRAM4013中。虽然也可以将上述数据和参数通过CPU4021储存至设置在AI系统4041的外部的存储器中，但是储存在设置于内部的NOSRAM4013可以更高速并更低功耗地储存上述数据和参数。另外，NOSRAM4013可以使位线长于DOSRAM4012的位线，由此可以增大存储容量。
FPGA4014是使用OS晶体管的FPGA。AI系统4041通过利用FPGA4014可以由硬件构成后述的深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等神经网络的连接。通过以硬件构成上述神经网络的连接可以进行更高速的执行。
FPGA4014是包括OS晶体管的FPGA。OS-FPGA的存储器面积可以比由SRAM构成的FPGA更小。因此，即便对其附加上下文切换功能，面积增加也较少。另外，OS-FPGA通过升压(boosting)可以高速地传送数据和参数。
AI系统4041可以将模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014设置在一个管芯(芯片)上。因此，AI系统4041可以高速且低功耗地进行神经网络计算。另外，模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以以相同制造工序制造。因此，AI系统4041可以以低成本制造。
注意，运算部4010没有必要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根据AI系统4041想要解决的课题选择DOSRAM4012、NOSRAM4013和FPGA4014中的一个或多个即可。
AI系统4041可以根据想要解决的问题执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法。PROM4025可以储存用来执行上述方法中的至少一个的程序。另外，可以将部分上述程序或所有程序储存至NOSRAM4013。
作为程序库存在的既存的程序多是在以GPU进行处理为前提而设计的。为此，优选AI系统4041具有GPU4022。AI系统4041可以利用运算部4010进行学习及推论所使用的积和演算中比较费时的积和演算并利用GPU4022进行其余的积和演算。由此，可以高速地进行学习及推论。
电源电路4027不仅生成逻辑电路用低电源电位还生成模拟演算用电位。电源电路4027也可以使用OS存储器。通过将参考电位储存至OS存储器可以降低电源电路4027的功耗。
PMU4028具有暂时停止AI系统4041的电力供给的功能。
CPU4021及GPU4022优选作为寄存器包括OS存储器。通过使CPU4021及GPU4022包括OS存储器时，即使电力供给停止也可以在OS存储器中继续保持数据(逻辑值)。由此，AI系统4041可以节省电力。
PLL4023具有生成时钟的功能。AI系统4041以PLL4023生成的时钟为基准进行工作。PLL4023优选具有OS存储器。通过使PLL4023包括OS存储器，可以利用其保持控制时钟的振荡频率的模拟电位。
AI系统4041可以利用DRAM等外部存储器储存数据。为此，AI系统4041优选具有被用作与外部的DRAM之间的接口的存储控制器4026。另外，存储控制器4026优选配置在CPU4021或GPU4022的附近。由此，可以高速地进行数据通信。
控制部4020所示的电路的一部分或全部可以形成在与运算部4010相同的管芯上。由此，AI系统4041可以高速且低功耗地执行神经网络的计算。
神经网络的计算所使用的数据多储存于外部存储装置(HDD(Hard Disk Drive：硬盘驱动器)、SSD(Solid State Drive：固态驱动器)等)。为此，AI系统4041优选具有被用作与外部存储装置之间的接口的外部存储控制电路4031。
使用神经网络的学习及推论多利用声音或视频，AI系统4041包括音频编解码器4032及视频编解码器4033。音频编解码器4032进行声音数据的编码处理(符号化)及译码(復号)，视频编解码器4033进行视频数据的编码处理及译码。
AI系统4041可以利用由外部传感器获得的数据进行学习或推论。为此，AI系统4041包括通用输入输出模块4034。通用输入输出模块4034例如包含USB(Universal SerialBus：通用串行总线)或I2C(Inter-Integrated Circuit：内置集成电路)等。
AI系统4041可以利用通过因特网获得的数据进行学习或推论。为此，AI系统4041优选包括通信模块4035。
模拟运算电路4011可以将多值的快闪存储器用作模拟存储器。但是，快闪存储器的改写可能次数有限。另外，多值的快闪存储器很难以嵌入的方式形成(即，很难将运算电路与存储器形成在同一管芯上)。
另外，模拟运算电路4011可以将ReRAM用作模拟存储器。但是，ReRAM的改写可能次数有限，在存储精度上也有问题。并且，由于是由2端子构成的元件，所以分开数据的写入与读出的电路设计比较复杂。
另外，模拟运算电路4011可以将MRAM用作模拟存储器。但是，MRAM电阻变化率低且在存储精度上也有问题。
鉴于上述理由，模拟运算电路4011优选将OS存储器用作模拟存储器。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式7)
<AI系统的应用实例>
在本实施方式中，参照图20对上述实施方式所示的AI系统的应用实例进行说明。
图20A是将图19说明的AI系统4041并列配置通过总线进行系统间的信号的发送和接收的AI系统4041A。
图20A所示的AI系统4041A包括多个AI系统4041_1至AI系统4041_n(n为自然数)。AI系统4041_1至AI系统4041_n通过总线4098彼此连接。
图20B是将图19说明的AI系统4041与图20A同样地并列配置通过网络进行系统间的信号的发送和接收的AI系统4041B。
图20B所示的AI系统4041B包括多个AI系统4041_1至AI系统4041_n。AI系统4041_1至AI系统4041_n通过网络4099彼此连接。
网络4099可以采用分别在AI系统4041_1至AI系统4041_n设置通信模块来进行无线或有线通信的结构。通信模块能够通过天线进行通信。例如，可以使各电子设备与WorldWide Web(WWW：环球网)的基础的因特网、内联网、外联网、PAN(Personal Area Network：个人网)、LAN(Local Area Network：局域网)、CAN(Campus Area Network：校园网)、MAN(Metropolitan Area Network：城域网)、WAN(Wide Area Network：广域网)、GAN(GlobalArea Network：全球网)等计算机网络连接，来进行通信。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(Long Term Evolution：长期演进)、GSM(GlobalSystem for Mobile Communication：全球移动通讯系统)(注册商标)、EDGE(EnhancedData Rates for GSM Evolution：GSM增强数据率演进)、CDMA2000(Code DivisionMultiple Access 2000：码分多址2000)、W-CDMA(注册商标)；或者由IEEE(电气电子工程师学会)通信标准化的规格诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)等。此外，可以使用国际电信联盟(ITU)所决定的第三代移动通信系统(3G)、第四代移动通信系统(4G)或第五代移动通信系统(5G)等。
通过采用图20A和图20B的结构，可以将从外部的传感器等得到的模拟信号利用不同的AI系统进行处理。例如，可以利用脑波传感器、脈波传感器、血压传感器、温度传感器等各种传感器取得脑波、脉搏、血压、体温等生物信息并利用不同的AI系统处理模拟信号。通过利用不同的AI系统分别进行信号的处理或学习可以减少各AI系统的信息处理量。由此，可以通过较少的运算量进行信号的处理或学习。由此，可以提高识别精度。通过由不同的AI系统得到的信息，由此可以期待能够瞬时把握不规则变化的生物信息的变化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式8)
本实施方式示出安装了上述实施方式所示的AI系统的IC的一个例子。
上述实施方式所示的AI系统可以将CPU等的由Si晶体管构成的数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器集成在一个管芯上。
图21示出安装有AI系统的IC的一个例子。图21所示的AI系统IC7000包括引线7001及电路部7003。AI系统IC7000例如安装于印刷电路板7002上。通过组合多个这样的IC芯片并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的衬底(安装衬底7004)。在电路部7003中，上述实施方式所示的各种电路设置在一个管芯上。电路部7003具有叠层结构，大致分为Si晶体管层7031、布线层7032、OS晶体管层7033。由于可以将OS晶体管层7033层叠在Si晶体管层7031上，可以容易地实现AI系统IC7000的小型化。
虽然在图21中作为AI系统IC7000的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
可以将CPU等数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器都形成在Si晶体管层7031、布线层7032及OS晶体管层7033中。也就是说，构成上述AI系统的元件可以利用同一制造工序形成。由此，本实施方式所示的IC即便增加构成元件也不需要增加制造工序，由此可以以低成本安装上述AI系统。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式9)
<电子设备>
本发明的一个方式的半导体装置可用于各种电子设备。图22至图24示出使用本发明的一个方式的半导体装置的电子设备的具体例子。
图22A所示的机器人2100包括运算装置2110、照度传感器2101、麦克风2102、上部照相机2103、扬声器2104、显示器2105、下部照相机2106、障碍物传感器2107及移动机构2108。
麦克风2102具有检测使用者的声音及周围的声音等的功能。另外，扬声器2104具有发出声音的功能。机器人2100可以使用麦克风2102及扬声器2104与使用者交流。
显示器2105具有显示各种信息的功能。机器人2100可以将使用者所希望的信息显示在显示器2105上。显示器2105可以安装有触摸面板。
上部照相机2103及下部照相机2106具有对机器人2100的周围环境进行摄像的功能。另外，障碍物传感器2107可以检测机器人2100使用移动机构2108移动时的前方的障碍物的有无。机器人2100可以使用上部照相机2103、下部照相机2106及障碍物传感器2107认知周囲环境而安全地移动。
图22B所示的飞行物2120包括运算装置2121、螺旋桨2123及照相机2122，具有自主飞行功能。
在飞行物2120中可以将上述电子构件用于运算装置2121及照相机2122。
图22C是示出汽车的例子的外观图。汽车2980包括照相机2981等。另外，汽车2980包括红外线雷达、毫米波雷达、激光雷达等各种传感器等。汽车2980对照相机2981所拍摄的图像进行分析，判断行人的有无等周囲的交通状况，由此可以进行自动驾驶。
图22D示出在用彼此不同的语言说话的多个人之间交流时使用便携式电子设备2130进行同声传译的情况。
便携式电子设备2130包括麦克风及扬声器等，具有识别使用者的声音并将其翻译成对方的语言的功能。
另外，在图22D中，使用者戴便携式型麦克风2131。便携式型麦克风2131具有无线通信功能，可以将所检测的声音发送到便携式电子设备2130。
图23A是示出起搏器的例子的截面示意图。
起搏器主体5300至少包括电池5301a、5301b、调节器、控制电路、天线5304、到达右心房的导线5302及到达右心室的导线5303。
起搏器主体5300通过手术植入体内，两个导线通过人体的锁骨下静脉5305及上腔静脉5306，一个导线的顶端到达右心室，另一个导线的顶端到达右心房。
另外，可以利用天线5304接收电力，该电力充电至电池5301a、5301b，可以降低起搏器的更换频度。由于起搏器主体5300包括多个电池，所以安全性得到提高。即使一个电池发生故障，另一个电池也可以工作。如此，这些电池可以被用作辅助电源。
另外，除了能够接收电力的天线5304以外，还可以包括能够发送生理信号的天线，例如，可以构成能够在外部的监视器装置确认脉搏、呼吸频率、心率、体温等生理信号的监视心脏活动的系统。
图23B所示的传感器5900利用粘贴垫等贴合到人体。传感器5900通过布线5932对安装在人体上的电极5931等供应信号来取得心率或心电图等生体信息等。所取得的信息作为无线信号发送到读取器等终端。
图24为示出扫地机器人的例子的示意图。
扫地机器人5100包括顶面上的显示器5101及侧面上的多个照相机5102、刷子5103及操作按钮5104。虽然未图示，但是扫地机器人5100的底面设置有轮胎和吸入口等。此外，扫地机器人5100还包括红外线传感器、超音波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等各种传感器。另外，扫地机器人5100包括无线通信单元。
扫地机器人5100可以自动行走，检测垃圾5120，可以从底面的吸入口吸引垃圾。
另外，扫地机器人5100对照相机5102所拍摄的图像进行分析，可以判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测布线等可能会绕在刷子5103上的物体的情况下，可以停止刷子5103的旋转。
可以在显示器5101上显示电池的剩余电量和所吸引的垃圾的量等。另外，也可以在显示器5101上显示扫地机器人5100的行走路径。另外，显示器5101可以是触摸面板，可以将操作按钮5104显示在显示器5101上。
扫地机器人5100可以与智能手机等便携式电子设备5140互相通信。照相机5102所拍摄的图像可以显示在便携式电子设备5140上。因此，扫地机器人5100的拥有者在出门时也可以知道房间的情况。另外，可以使用智能手机等便携式电子设备5140确认显示器5101的显示内容。
例如，使用本发明的一个方式的半导体装置的存储装置可以长期间保持上述电子设备的控制数据或控制程序等。通过使用本发明的一个方式的半导体装置，可以实现可靠性高的电子设备。
另外，例如，可以将安装有上述AI系统的IC用于上述电子设备的运算装置等。由此，本实施方式所示的电子设备可以利用AI系统以低功耗进行适合状况的适当的工作。
本实施方式可以与其他的实施方式或实施例等所示的结构适当地组合而实施。
[实施例]
在本实施例中，制造样品A至样品F并进行电容-电压测定(有时称为C-V测定)。
参照图25说明样品A至样品F的结构。在样品A至样品F中，如图25所示，绝缘膜82形成在衬底81上，氧化物膜83形成在绝缘膜82上，绝缘膜84形成在氧化物膜83上，导电膜86形成在绝缘膜84上。此外，衬底81的背面形成有导电膜85。在此，绝缘膜82、氧化物膜83及绝缘膜84分别对应于图1所示的绝缘体32、氧化物33及绝缘体34。
在样品A至样品F中，作为衬底81使用n型硅片。此外，作为绝缘膜82使用膜厚为10nm的氧氮化硅膜。此外，作为导电膜85使用膜厚为400nm的铝膜。
氧化物膜83、绝缘膜84及导电膜86的结构根据样品不同。在样品A中，作为氧化物膜83使用膜厚为80nm且In：Ga：Zn＝1：3：2[原子个数比]的In-Ga-Zn氧化物膜(以下，有时称为IGZO(132)膜)。此外，作为绝缘膜84，使用膜厚为20nm的氧氮化硅膜。此外，作为导电膜86，使用膜厚为30nm的氮化钛、膜厚为135nm的钨以及膜厚为200nm的铝的叠层膜。
此外，在样品B中，绝缘膜84的膜厚为30nm，而其他结构与样品A同样。此外，在样品C中，作为导电膜86使用膜厚为10nm且In：Ga：Zn＝4：2：3[原子个数比]的In-Ga-Zn氧化物膜(以下，有时称为IGZO(423)膜)、膜厚为5nm的氮化钛、膜厚为135nm的钨以及膜厚为200nm的铝的叠层膜，而其他结构与样品A同样。
此外，在样品D中，作为氧化物膜83使用膜厚为5nm的氧化镓膜而其他结构与样品A同样。此外，在样品E中，氧化物膜83的膜厚为10nm，而其他结构与样品D同样。此外，在样品F中，氧化物膜83的膜厚为20nm，而其他结构与样品D同样。
以下，说明各样品的制造方法。首先，在样品A至样品F中，作为衬底81使用n型硅片，其上作为绝缘膜82形成膜厚为10nm的氧氮化硅膜。利用PECVD法形成绝缘膜82，作为成膜气体使用1sccm的SiH4气体及800sccm的N2O气体，成膜压力为40Pa，成膜功率为150W(60MHz)，衬底温度为400℃，电极间距离为28mm。
接着，在绝缘膜82上形成氧化物膜83。在样品A至C中，作为氧化物膜83，通过DC溅射法形成膜厚为80nm的IGZO(132)膜。另外，IGZO(132)膜的成膜条件为如下：使用In：Ga：Zn＝1：3：2[原子个数比]靶材；作为成膜气体使用45sccm的氧气体；将成膜压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)；将成膜功率设定为500W；将衬底温度设定为200℃；将靶材-衬底间距离设定为60mm。
此外，在样品D至F中，作为氧化物膜83，通过RF溅射法形成氧化镓膜。氧化镓膜的成膜条件为如下：使用氧化镓靶材；作为成膜气体使用30sccm的氧气体；将成膜压力设定为0.4Pa；将成膜功率设定为400W；将衬底温度设定为130℃；将靶材-衬底间距离设定为130mm。在样品D、样品E及样品F中，氧化物膜83的膜厚分别为5nm、10nm及20nm。
接着，作为绝缘膜84，在氧化物膜83上形成氧氮化硅膜。利用PECVD法形成绝缘膜84，作为成膜气体使用1sccm的SiH4气体及800sccm的N2O气体，成膜压力为200Pa，成膜功率为150W(60MHz)，衬底温度为350℃，电极间距离为28mm。在样品A及样品C至F中，绝缘膜84的膜厚为20nm，在样品B中，绝缘膜84的膜厚为30nm。
接着，关于样品A至样品F，在氮气氛下以400℃进行1小时的热处理。
接着，在样品A、样品B及样品D至样品F中，作为导电膜86的一部分，利用DC溅射法形成膜厚为30nm的氮化钛膜，连续地形成膜厚为135nm的钨膜。
另外，在样品C中，作为导电膜86的一部分，利用DC溅射法形成膜厚为10nm的IGZO(423)膜。IGZO(423)膜的成膜条件为如下：使用In：Ga：Zn＝4：2：4.1[原子个数比]靶材；作为成膜气体使用45sccm的氧气体；将成膜压力设定为0.7Pa(使用日本佳能-安内华公司制造的小型真空计MG-2进行测定)；将成膜功率设定为500W；将衬底温度设定为200℃；将靶材-衬底间距离设定为60mm。并且，作为导电膜86的一部分，利用DC溅射法形成膜厚为5nm的氮化钛膜，连续地形成膜厚为135nm的钨膜。
接着，关于样品A至样品F，在氮气氛下以400℃进行1小时的热处理。并且，作为导电膜86的一部分，利用DC溅射法形成膜厚为200nm的铝膜。然后，去除导电膜86的一部分并进行导电膜86的图案形成。
接着，在衬底81的背面，作为导电膜85利用DC溅射法形成膜厚为400nm的铝膜。
通过上述工序，制造本实施例的样品A至样品F。
对样品A至样品F进行C-V测定。施加到导电膜86的电压为-10V至+10V，测定频率为10kHz。关于样品A至样品F，对衬底中央进行C-V测定，关于样品D至样品F，还对衬底右下和衬底右上进行C-V测定。
图26至图28示出对样品A至样品F进行C-V测定的结果。图26示出样品A和样品B的C-V特性的图表，图27示出样品A和样品C的C-V特性的图表，图28示出测定样品D至样品F的衬底中央时的C-V特性的图表。在图26至图28中，横轴表示施加到导电膜86的电压V[V]，纵轴表示电容C[F]。
由图26可知，样品B的平带电压与样品A的平带电压相比漂移到正一侧。样品A及样品B的平带电压与绝缘膜82及氧化物膜83所含的负的固定电荷的量成正比。由此可知，通过增厚绝缘膜84，换言之，通过增多绝缘膜84所含的氧，可以增多绝缘膜82及氧化物膜83所含的负的固定电荷。
此外，由图27可知，样品C的平带电压与样品A的平带电压相比漂移到正一侧。样品A及样品C的平带电压与绝缘膜82及氧化物膜83所含的负的固定电荷的量成正比。由此可知，通过以接触于绝缘膜84的顶面的方式在含氧气氛下进行溅射成膜，形成IGZO(423)膜，增多绝缘膜84所含的氧，由此可以增多绝缘膜82及氧化物膜83所含的负的固定电荷。
从图28可知，按样品D、样品E、样品F的顺序平带电压变大。这结果与样品D、样品E及样品F中的氧化物膜83的膜厚相关联。
在此，制造除了不设置绝缘膜82及氧化物膜83且绝缘膜84的膜厚为30nm以外的结构与样品D相同的样品，并算出该样品的平带电压。以下，该样品的平带电压与样品D、样品E及样品F的平带电压之差为ΔVfb。
图29示出样品D、样品E及样品F的衬底中央、衬底右上及衬底右下的ΔVfb。另外，图29示出衬底中央、衬底右上及衬底右下的ΔVfb的近似直线。注意，在图29中，横轴表示氧化物膜83的膜厚[nm]，纵轴表示ΔVfb[V]。
如图29所示，衬底中央、衬底右上及衬底右下的ΔVfb都近似于直线。在这些近似直线中，y截距具有有限值。这是不依赖于图29的横轴即氧化物膜83的膜厚的量，据此可估计负的固定电荷。根据这些近似直线的y截距，样品D、样品E及样品F的绝缘膜82及氧化物膜83所含的固定电荷可以用元电荷e估计为-2.0×1012e/cm2左右。
以上，本实施例所示的结构可以与其他实施方式适当地组合而使用。
[符号说明]
10：晶体管、10a：晶体管、10b：晶体管、30：绝缘体、31：导电体、32：绝缘体、33：氧化物、34：绝缘体、40：绝缘体、41：绝缘体、44：导电体、46：氧化物、48a：导电体、48b：导电体、50：区域、52：混合层、54：固定电荷、56：氧空位、58：氧

Claims (12)

1.一种半导体装置，包括：
配置在衬底上的第一导电体；
配置在所述第一导电体上的第一绝缘体；
以接触于所述第一绝缘体的顶面的方式配置的第一氧化物；
以接触于所述第一氧化物的顶面的方式配置的第二绝缘体；
配置在所述第二绝缘体上的第二氧化物；
配置在所述第二氧化物上的第三绝缘体；以及
配置在所述第三绝缘体上的第二导电体，
其中，混合层形成在所述第一绝缘体与所述第一氧化物之间，
所述混合层包含所述第一绝缘体所含的原子中的至少一个和所述第一氧化物所含的原子中的至少一个，
并且，所述混合层具有负的固定电荷。
2.根据权利要求1所述的半导体装置，
其中所述第一氧化物包含镓，
并且所述第一氧化物所含的金属元素中的镓的原子个数比大于所述第二氧化物所含的金属元素中的镓的原子个数比。
3.根据权利要求2所述的半导体装置，其中所述第一氧化物为氧化镓。
4.根据权利要求2所述的半导体装置，
其中所述第一氧化物包含铟及锌，
并且所述第一氧化物所含的金属元素中的铟的原子个数比小于所述第二氧化物所含的金属元素中的铟的原子个数比。
5.根据权利要求1至4中任一项所述的半导体装置，其中所述混合层具有-2.0×1012e/cm2以下的固定电荷。
6.根据权利要求1至5中任一项所述的半导体装置，其中所述第二绝缘体为氧化硅或氧氮化硅。
7.根据权利要求1至6中任一项所述的半导体装置，其中在膜的表面温度为100℃以上且700℃以下的热脱附谱分析法中，所述第二绝缘体的每单位膜厚的换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上。
8.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一导电体的工序；
在所述第一导电体上形成第一绝缘体的工序；
以接触于所述第一绝缘体的顶面的方式利用溅射法形成第一氧化物的工序；
在所述第一氧化物上形成第二绝缘体的工序；
在所述第二绝缘体上利用溅射法形成第二氧化物的工序；
在所述第二氧化物上形成第三绝缘体的工序；以及
在所述第三绝缘体上形成第二导电体的工序，
其中，在所述第一氧化物的成膜工序中，混合层形成在所述第一绝缘体与所述第一氧化物之间，
并且，所述混合层包含所述第一绝缘体所含的原子中的至少一个和所述第一氧化物所含的原子中的至少一个。
9.根据权利要求8所述的半导体装置的制造方法，其中在形成所述第一氧化物的工序中使用包含镓的第一靶材。
10.根据权利要求9所述的半导体装置的制造方法，
其中在形成所述第二氧化物的工序中使用包含铟、镓及锌的第二靶材，
并且所述第二靶材所含的金属元素中的镓的原子个数比小于所述第一靶材所含的金属元素中的镓的原子个数比。
11.根据权利要求8至10中任一项所述的半导体装置的制造方法，其中在形成所述第二氧化物的工序中，在含氧气氛下利用溅射法形成膜。
12.根据权利要求11所述的半导体装置的制造方法，
其中在利用所述溅射法形成膜之后进行热处理，
并且在该热处理之后将第二氧化物形成为岛状。
CN201880050205.7A 2017-07-31 2018-07-18 半导体装置及半导体装置的制造方法 Pending CN110998863A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-147470 2017-07-31
JP2017147470 2017-07-31
PCT/IB2018/055312 WO2019025893A1 (ja) 2017-07-31 2018-07-18 半導体装置、および半導体装置の作製方法

Publications (1)

Publication Number Publication Date
CN110998863A true CN110998863A (zh) 2020-04-10

Family

ID=65233457

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880050205.7A Pending CN110998863A (zh) 2017-07-31 2018-07-18 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US11257722B2 (zh)
JP (1) JP7258754B2 (zh)
KR (1) KR20200033868A (zh)
CN (1) CN110998863A (zh)
WO (1) WO2019025893A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021024083A1 (zh) * 2019-08-08 2021-02-11
KR20220080456A (ko) * 2020-12-07 2022-06-14 엘지디스플레이 주식회사 이형 표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160190346A1 (en) * 2014-12-26 2016-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Display Device, Display Module, Electronic Device, Oxide, and Manufacturing Method of Oxide
US20160308060A1 (en) * 2015-04-15 2016-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017098535A (ja) * 2015-11-18 2017-06-01 株式会社半導体エネルギー研究所 半導体装置、モジュール、電子機器及び半導体装置の作製方法
US20170186875A1 (en) * 2015-12-25 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US7803640B2 (en) 2006-11-29 2010-09-28 Fujitsu Semiconductor Limited Semiconductor device and semiconductor product
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101310473B1 (ko) 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20110084523A (ko) 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI475616B (zh) 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010182819A (ja) 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
US8766269B2 (en) 2009-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and electronic device
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI650848B (zh) 2009-08-07 2019-02-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011052368A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102089200B1 (ko) 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
CN103985760B (zh) 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN105789321B (zh) 2010-03-26 2019-08-20 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132548A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011145634A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011155302A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012004371A (ja) 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6014362B2 (ja) 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG11201504940RA (en) 2012-01-23 2015-07-30 Semiconductor Energy Lab Semiconductor device
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
US9385592B2 (en) 2013-08-21 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Charge pump circuit and semiconductor device including the same
KR20160132405A (ko) 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160190346A1 (en) * 2014-12-26 2016-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Display Device, Display Module, Electronic Device, Oxide, and Manufacturing Method of Oxide
US20160308060A1 (en) * 2015-04-15 2016-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017098535A (ja) * 2015-11-18 2017-06-01 株式会社半導体エネルギー研究所 半導体装置、モジュール、電子機器及び半導体装置の作製方法
US20170186875A1 (en) * 2015-12-25 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
WO2019025893A1 (ja) 2019-02-07
KR20200033868A (ko) 2020-03-30
US11257722B2 (en) 2022-02-22
JPWO2019025893A1 (ja) 2020-07-16
JP7258754B2 (ja) 2023-04-17
US20210090961A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
US20200227561A1 (en) Semiconductor device and method for manufacturing the same
KR102608084B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP7106383B2 (ja) 半導体装置
US20200266289A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2018201011A (ja) 半導体装置、および半導体装置の作製方法
JP7017428B2 (ja) 半導体装置
JP7258754B2 (ja) 半導体装置、および半導体装置の作製方法
KR20200044040A (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP2018206841A (ja) 半導体装置、および半導体装置の作製方法
JP7086934B2 (ja) 半導体装置
KR102621455B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
WO2018215878A1 (ja) 半導体装置、および半導体装置の作製方法
JP2018206828A (ja) 半導体装置、および半導体装置の作製方法
JP7237822B2 (ja) 半導体装置
CN111033620A (zh) 读出放大器、半导体装置及它们的工作方法以及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination