JP2014241407A - 信号処理装置 - Google Patents
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Abstract
【解決手段】複数の書き込みトランジスタ111〜114を直列に接続し、それぞれの接続部分にパストランジスタ121〜124のゲートあるいはインバータの入力等が直接あるいは間接に接続する。第1〜第4のパストランジスタ121〜124と1つの半導体層と、半導体層と重なり、互いに重ならない第1〜第4の配線、を有し、第1〜第4の配線のそれぞれは、その電位によって、半導体層のうち、少なくともそれぞれの配線が重なる部分の導電性を変化させることができ、第1〜第4のトランジスタのゲートは半導体層以外とは電気的な接続がなく、半導体層の導電性によって、浮遊状態とすることができ、浮遊状態の際の、トランジスタのゲートの電位によって、パストランジスタのソースとドレインの間の導電性を制御する。
【選択図】図1
Description
図1には、信号処理装置に用いられる回路例を示す。図1(A)に示されるプログラマブルスイッチ101では、パストランジスタ121のソースとドレインの導通をゲートの電位で制御される。プログラマブルスイッチ101において、パストランジスタ121のゲートは、書き込みトランジスタ111のソースまたはドレインの一方に直接あるいは間接に接続する。書き込み制御端子G1の電位によって、書き込みトランジスタ111のオンオフを制御する。
図11(A)に、プログラマブルロジックデバイスの構成をブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図11(B)に示したプログラマブルロジックエレメント151の具体的な構成を、図12(A)に一例として示す。図12(A)に示すプログラマブルロジックエレメント151は、コンフィギュレーションデータが記憶されたルックアップテーブル152と、フリップフロップ153と、マルチプレクサ154と、マルチプレクサ154用のコンフィギュレーションデータ159が記憶されるコンフィギュレーションメモリ155と、を有する。
図13(A)にプログラマブルロジックデバイス150の構造の一部を、一例として模式的に示す。図13(A)に示すプログラマブルロジックデバイス150は、複数のプログラマブルロジックエレメント151と、複数のプログラマブルロジックエレメント151のいずれかに接続された配線群161と、配線群161を構成する配線どうしの電気的な接続を制御するスイッチ回路100bとを有する。配線群161及びスイッチ回路100bが、配線リソース163に相当する。スイッチ回路100bによって制御される配線どうしの電気的な接続構造は、コンフィギュレーションデータによって定められる。
図15乃至図17を用いて、プログラマブルロジックデバイスの作製工程の一例を説明する。詳細は特許文献1乃至3を参照すればよい。なお、図15は積層構造をわかりやすく表現するものであり、特定の断面を指すものではない。また、図16および図17は、図4に示されるルックアップテーブルの一部を構成する主要な構造物のレイアウト例を示すものである。図16および図17中の十字の印はマーカーを意味し、各図面で同じ位置を示すものである。したがって、マーカーが重なるように各図面を重ねると、各構造物の相互の位置関係を把握できる。
A1 選択制御端子
A2 選択制御端子
B 選択制御端子
B1 選択制御端子
B2 選択制御端子
C 出力端子
C1 出力端子
C2 出力端子
D データ入力端子
E 容量電位供給端子
E1 容量電位制御端子
E2 容量電位制御端子
E3 容量電位制御端子
E4 容量電位制御端子
F 信号入力端子
G1 書き込み制御端子
G2 書き込み制御端子
G3 書き込み制御端子
G4 書き込み制御端子
G5 書き込み制御端子
G6 書き込み制御端子
G7 書き込み制御端子
G8 書き込み制御端子
N1 ノード
N2 ノード
N3 ノード
N4 ノード
N5 ノード
N6 ノード
N7 ノード
N8 ノード
P 端子
Q 端子
R 端子
S 端子
T1 期間
T2 期間
T3 期間
T4 期間
100a ルックアップテーブル
100b スイッチ回路
100c プログラマブルロジックデバイスの一部
101 プログラマブルスイッチ
102 プログラマブルスイッチ
103 プログラマブルスイッチ
104 プログラマブルスイッチ
110 マルチプレクサ
110a マルチプレクサ
110b マルチプレクサ
111 書き込みトランジスタ
112 書き込みトランジスタ
113 書き込みトランジスタ
114 書き込みトランジスタ
115 書き込みトランジスタ
116 書き込みトランジスタ
117 書き込みトランジスタ
118 書き込みトランジスタ
121 パストランジスタ
122 パストランジスタ
123 パストランジスタ
124 パストランジスタ
125 パストランジスタ
126 パストランジスタ
127 パストランジスタ
128 パストランジスタ
131 容量素子
132 容量素子
133 容量素子
134 容量素子
141 インバータ
142 インバータ
143 インバータ
144 インバータ
150 プログラマブルロジックデバイス
151 プログラマブルロジックエレメント
152 ルックアップテーブル
153 フリップフロップ
154 マルチプレクサ
154a マルチプレクサ
155 コンフィギュレーションメモリ
155a コンフィギュレーションメモリ
156 端子
157 端子
158 コンフィギュレーションデータ
159 コンフィギュレーションデータ
160 端子
161 配線群
163 配線リソース
164 出力端子
165 I/Oエレメント
166 PLL
167 RAM
168 乗算器
200 半導体基板
201 素子分離用絶縁物
202 ウェル
203 第1ゲート絶縁膜
204 第1ゲート配線
205 不純物領域
206 第1層間絶縁物
207 酸化物半導体層
208 コンタクトホール
209 配線
210 第2層間絶縁物
211 第2ゲート絶縁膜
212 第2ゲート配線
Claims (4)
- 第1乃至第3のトランジスタと1つの半導体層と前記半導体層と重なり、前記半導体層では互いに重ならない第1乃至第3の配線、を有し、
前記第1乃至第3の配線のそれぞれは、その電位によって、前記半導体層のうち、少なくともそれぞれの配線が重なる部分の導電性を変化させることができ、
前記第1乃至第3のトランジスタのそれぞれのゲートは前記半導体層以外とは電気的な接続がなく、前記半導体層の導電性によって、浮遊状態とすることができ、
前記浮遊状態の際の、前記第1乃至第3のトランジスタのそれぞれのゲートの電位によって、前記第1乃至第3のトランジスタのそれぞれのソースとドレインの間の導電性を制御することを特徴とするプログラマブルな信号処理装置。 - 前記半導体層が酸化物である請求項1記載の信号処理装置。
- 前記第1のトランジスタのソースまたはドレインの一方、前記第2のトランジスタのソースまたはドレインの一方、前記第3のトランジスタのソースまたはドレインの一方がマルチプレクサの第1の入力端子、第2の入力端子、第3の入力端子、と、それぞれ、直接あるいは間接に接続し、前記第1のトランジスタのソースまたはドレインの他方の電位は前記第2のトランジスタのソースまたはドレインの他方、前記第3のトランジスタのソースまたはドレインの他方の電位と常に同じであることを特徴とする請求項1あるいは2記載の信号処理装置。
- 前記半導体層の一部の電位が、前記第1のトランジスタのソースまたはドレインの他方、前記第2のトランジスタのソースまたはドレインの他方、前記第3のトランジスタのソースまたはドレインの他方の電位と常に同じであることを特徴とする請求項3記載の信号処理装置。
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