KR20230169056A - 용량 소자, 반도체 장치, 모듈, 및 전자 기기의 제작 방법 - Google Patents

용량 소자, 반도체 장치, 모듈, 및 전자 기기의 제작 방법 Download PDF

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테츠히로 타나카
유타카 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 미세한 트랜지스터를 제공한다. 또는, 기생 용량이 작은 트랜지스터를 제공한다. 또는, 주파수 특성이 높은 트랜지스터를 제공한다. 또는, 온 전류가 높은 트랜지스터를 제공한다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공한다. 또는, 집적도가 높은 반도체 장치를 제공한다. 또는, 신규 용량 소자를 제공한다.
제 1 도전체, 제 2 도전체, 및 절연체를 갖고, 제 1 도전체는 절연체를 개재하여 제 2 도전체와 서로 중첩되는 영역을 갖고, 제 1 도전체는 텅스텐 및 실리콘을 갖고, 절연체는 제 1 도전체를 산화함으로써 형성되는 산화실리콘막을 갖는 용량 소자.

Description

용량 소자, 반도체 장치, 모듈, 및 전자 기기의 제작 방법{METHOD FOR FORMING CAPACITOR, SEMICONDUCTOR DEVICE, MODULE, AND ELECTRONIC DEVICE}
본 발명은 예를 들어 트랜지스터, 반도체 장치, 및 이들의 제조 방법에 관한 것이다. 또는, 본 발명은 예를 들어 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 및 전자 기기에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
최근 산화물 반도체를 사용한 트랜지스터가 주목을 받고 있다. 산화물 반도체는 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 제작할 수 있기 때문에 설비 투자를 억제할 수 있는 장점도 있다.
또한, 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮은 특성을 응용한 저소비 전력 CPU 등이 개시되어 있다(특허문헌 1 참조).
또한, 게이트 전극이 개구부를 메우는, 산화물 반도체를 사용한 트랜지스터의 제작 방법 등이 개시되어 있다(특허문헌 2 및 특허문헌 3 참조).
일본국 특개2012-257187호 공보 일본국 특개2014-241407호 공보 일본국 특개2014-240833호 공보
미세한 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 기생 용량이 작은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 주파수 특성이 높은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 전기 특성이 양호한 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 온 상태에서 전류가 높은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 오프 상태에서 전류가 낮은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치를 갖는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치 또는 상기 모듈을 갖는 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
(1)
본 발명의 일 형태는 제 1 도전체, 제 2 도전체, 및 절연체를 갖고, 제 1 도전체는 제 2 도전체와 상기 절연체를 개재(介在)하여 서로 중첩되는 영역을 갖고, 제 1 도전체는 텅스텐 및 실리콘을 갖고, 절연체는 제 1 도전체를 산화시킴으로써 형성된 산화실리콘막을 갖는 것을 특징으로 하는 용량 소자다.
(2)
본 발명의 일 형태는 텅스텐 및 실리콘을 갖는 제 1 도전체, 제 2 도전체, 및 제 1 도전체와 접촉되는 절연체를 갖고, 제 1 도전체는 상기 절연체를 개재하여 제 2 도전체와 서로 중첩되는 영역을 갖고, 제 2 도전체와 절연체는 서로 접촉되는 영역을 갖고, 절연체는 산화실리콘막이며, 막 두께가 15nm 이하인 것을 특징으로 하는 용량 소자다.
(3)
본 발명의 일 형태는 용량 소자 및 트랜지스터를 갖고, 트랜지스터는 드레인 전극을 갖고, 용량 소자는 제 1 전극 및 제 2 전극을 갖고, 용량 소자의 제 1 전극과 드레인 전극은 전기적으로 접속되고, 용량 소자는 (1) 또는 (2)에 기재된 용량 소자인 것을 특징으로 하는 반도체 장치다.
(4)
본 발명의 일 형태는 (1) 또는 (2)에 기재된 용량 소자, (3)에 기재된 반도체 장치, 및 인쇄 회로 기판을 갖는 것을 특징으로 하는 모듈이다.
(5)
본 발명의 일 형태는 (1) 또는 (2)에 기재된 용량 소자, (3)에 기재된 반도체 장치, (4)에 기재된 모듈, 및 스피커 또는 조작 키를 갖는 것을 특징으로 하는 전자 기기다.
(6)
본 발명의 일 형태는 제 1 도전체를 형성하고, 제 1 도전체에 산소를 포함한 플라스마 처리를 함으로써 제 1 도전체 표면에 산화실리콘막을 형성하고, 산화실리콘막 위에 제 2 도전체를 형성하고, 제 1 도전체는 텅스텐 및 실리콘을 갖는 것을 특징으로 하는 용량 소자의 제작 방법이다.
(7)
본 발명의 일 형태는 상기 플라스마 처리에 고밀도 플라스마를 사용한 처리가 포함되는 것을 특징으로 하는 (6)에 기재된 용량 소자의 제작 방법이다.
(8)
본 발명의 일 형태는 반도체 장치의 제작 방법이고, 반도체 장치는 용량 소자 및 트랜지스터를 갖고, 트랜지스터는 드레인 전극을 갖고, 용량 소자는 제 1 전극 및 제 2 전극을 갖고, 용량 소자의 제 1 전극과 드레인 전극은 전기적으로 접속되고, 용량 소자는 (6) 또는 (7) 중 어느 하나에 기재된 용량 소자의 제작 방법을 사용하여 제작되는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
(9)
본 발명의 일 형태는 모듈의 제작 방법이고, 모듈은 (6) 또는 (7)에 기재된 용량 소자의 제작 방법을 사용하여 제작된 용량 소자, (8)에 기재된 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치, 및 인쇄 회로 기판을 갖는 것을 특징으로 하는 모듈의 제작 방법이다.
(10)
본 발명의 일 형태는 전자 기기의 제작 방법이고, 전자 기기는 (6) 또는 (7)에 기재된 용량 소자의 제작 방법을 사용하여 제작된 용량 소자, (8)에 기재된 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치, (9)에 기재된 모듈의 제작 방법을 사용하여 제작된 모듈, 및 스피커 또는 조작 키를 갖는 것을 특징으로 하는 전자 기기의 제작 방법이다.
(11)
본 발명의 일 형태는 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 반도체를 형성하고, 반도체 위에 제 1 도전체를 형성하고, 제 1 리소그래피법에 의하여 제 1 도전체의 일부를 에칭하고, 제 2 리소그래피법에 의하여 제 1 도전체, 반도체, 및 제 2 절연체의 일부를 에칭함으로써 제 1 도전체를 제 2 도전체와 제 3 도전체로 분리하고, 제 2 도전체, 제 3 도전체, 반도체, 및 제 2 절연체로 이루어진 다층막을 형성하고, 제 2 도전체 및 제 3 도전체에 산소를 포함한 플라스마 처리를 하여 제 2 도전체 측면, 제 2 도전체 상면, 제 3 도전체 측면, 및 제 3 도전체 상면에 산화실리콘막을 형성하고, 산화실리콘막 위, 제 1 절연체 위, 제 2 절연체 측면, 및 반도체 측면을 덮도록 제 3 절연체를 형성하고, 제 3 절연체 위에 제 4 절연체를 형성하고, 제 4 절연체 위에 제 4 도전체를 형성하고, 제 3 리소그래피법에 의하여 제 4 도전체의 일부를 에칭하고, 제 1 도전체는 텅스텐 및 실리콘을 포함하는 것을 특징으로 하는 트랜지스터의 제작 방법이다.
(12)
본 발명의 일 형태는 상기 플라스마 처리에 고밀도 플라스마를 사용한 처리가 포함되는 것을 특징으로 하는 (11)에 기재된 트랜지스터의 제작 방법이다.
(13)
본 발명의 일 형태는 반도체 장치의 제작 방법이고, 반도체 장치는 (11) 또는 (12)에 기재된 트랜지스터의 제작 방법을 사용하여 제작된 트랜지스터를 갖는 것을 특징으로 한 반도체 장치의 제작 방법이다.
(14)
본 발명의 일 형태는 모듈의 제작 방법이고, (11) 또는 (12)에 기재된 트랜지스터의 제작 방법을 사용하여 제작된 트랜지스터, (13)에 기재된 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치, 및 인쇄 회로 기판을 갖는 것을 특징으로 하는 모듈의 제작 방법이다.
(15)
본 발명의 일 형태는 전자 기기의 제작 방법이고, 전자 기기는 (11) 또는 (12)에 기재된 트랜지스터의 제작 방법을 사용하여 제작된 트랜지스터, (13)에 기재된 반도체 장치의 제작 방법을 사용하여 제작된 반도체 장치, (14)에 기재된 모듈의 제작 방법을 사용하여 제작된 모듈, 및 스피커 또는 조작 키를 갖는 것을 특징으로 하는 전자 기기의 제작 방법이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서 산화물 반도체를 다른 반도체로 치환하여도 좋다.
미세한 트랜지스터를 제공할 수 있다. 또는, 기생 용량이 작은 트랜지스터를 제공할 수 있다. 또는, 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 안정된 트랜지스터를 제공할 수 있다. 또는, 온 상태에서 전류가 높은 트랜지스터를 제공할 수 있다. 또는, 오프 상태에서 전류가 낮은 트랜지스터를 제공할 수 있다. 또는, 신규 트랜지스터를 제공할 수 있다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 상기 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 상기 반도체 장치 또는 상기 모듈을 갖는 전자 기기를 제공할 수 있다.
다만, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 모든 효과를 가질 필요는 없다. 또한, 상술한 것 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태에 따른 용량 소자의 단면도.
도 2의 (A) 및 (B)는 본 발명의 일 형태에 따른 용량 소자의 제작 방법을 도시한 단면도.
도 3의 (A) 및 (B)는 본 발명의 일 형태에 따른 용량 소자의 제작 방법을 도시한 단면도.
도 4의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 5의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 6의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도.
도 7의 (A)~(E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 8의 (A)~(E)는 CAAC-OS의 단면 TEM 이미지, 평면 TEM 이미지 및 그 화상 해석 이미지.
도 9의 (A)~(D)는 nc-OS의 전자 회절 패턴을 나타낸 도면 및 nc-OS의 단면 TEM 이미지.
도 10의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지.
도 11은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 도시한 도면.
도 12의 (A)~(C)는 본 발명에 따른 산화물의 원자수비의 범위를 설명하기 위한 도면.
도 13은 InMZnO4의 결정을 설명하기 위한 도면.
도 14의 (A) 및 (B)는 산화물의 적층 구조에서의 밴드도.
도 15의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 16의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 17의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 18의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 19의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 20의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 21의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 22의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 23의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 24의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 25의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 26의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 27의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 28의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 29의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 30의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 31의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 32의 (A)~(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 33의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 34는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 35는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 36의 (A)~(F)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도 및 단면도.
도 37은 본 발명의 일 형태에 따른 CPU를 도시한 블록도.
도 38은 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 39의 (A) 및 (B)는 촬상 장치를 도시한 평면도.
도 40의 (A) 및 (B)는 촬상 장치의 화소를 도시한 평면도.
도 41의 (A) 및 (B)는 촬상 장치를 도시한 단면도.
도 42의 (A) 및 (B)는 촬상 장치를 도시한 단면도.
도 43은 RF 태그의 구성예를 설명하기 위한 도면.
도 44의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도, 상면도, 및 단면도.
도 45의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도 및 단면도.
도 46의 (A)~(E)는 본 발명의 일 형태를 설명하기 위한 블록도, 회로도, 및 파형도.
도 47의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 48의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 49의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 50의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 51의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 52의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 53은 표시 모듈을 설명하기 위한 도면.
도 54의 (A) 및 (B)는 리드 프레임형 인터포저를 사용한 패키지의 단면 구조를 나타내는 사시도 및 휴대 전화 모듈의 구성을 도시한 평면도.
도 55의 (A)~(E)는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 56의 (A)~(D)는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 57의 (A)~(C)는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 58의 (A)~(F)는 본 발명의 일 형태에 따른 RF 태그의 사용예.
도 59는 실시예의 C-V 측정의 그래프.
도 60은 실시예의 단면 STEM 이미지.
도 61의 (A) 및 (B)는 실시예의 XPS 분석의 그래프.
도 62의 (A) 및 (B)는 실시예의 XPS 분석의 그래프.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서 공통적으로 사용된다. 또한, 같은 것을 가리킬 때 해치 패턴을 같게 하고 부호를 특별히 붙이지 않는 경우가 있다. 또한, 다른 부호의 구성 요소의 기재를 참조하는 경우, 참조된 구성 요소의 두께, 조성, 구조, 또는 형상 등에 관한 기재를 적절히 사용할 수 있다.
또한, 도면에서 크기, 막(층) 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한, 본 명세서에서 "막"이라는 표기와 "층"이라는 표기는 서로 바꿀 수 있다.
본 명세서에서 예를 들어 물체 형상을 '직경', '입경', '크기', '사이즈', '폭' 등으로 규정하는 경우, 물체가 들어가는 최소 입방체의 한 변의 길이, 또는 물체의 한 단면의 원 상당 직경(equivalent circle diameter)으로 바꿔 읽어도 좋다. 물체의 한 단면의 원 상당 직경이란 물체의 한 단면과 같은 면적을 갖는 정원(perfect circle)의 직경을 말한다.
또한, 전압은 임의의 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꿀 수 있다. 일반적으로 전위(전압)는 상대적인 것이며, 기준 전위에 대한 상대적인 크기에 따라 결정된다. 따라서, "접지 전위" 등이라고 기재된 경우에도 전위가 0V인 것에 한정되지 않는다. 예를 들어, 회로에서 가장 낮은 전위가 "접지 전위"가 되는 경우도 있다. 또는, 회로에서 중간 정도의 전위가 "접지 전위"가 되는 경우도 있다. 이 경우에는 이 전위를 기준으로 하여 양의 전위와 음의 전위가 규정된다.
또한 '제 1', '제 2' 등의 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 따라서, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재된 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치되지 않는 경우가 있다.
또한, 반도체의 불순물이란 예를 들어 반도체를 구성하는 주성분 이외의 것을 가리킨다. 예를 들어, 농도가 0.1at.% 미만인 원소는 불순물이다. 불순물이 함유됨으로써 예를 들어 반도체에서의 DOS(Density of States)의 형성, 캐리어 이동도의 저하, 또는 결정성의 저하 등이 일어나는 경우가 있다. 반도체로서 산화물 반도체가 사용되는 경우, 반도체 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 14족 원소, 15족 원소, 주성분 이외의 전이 금속(transition metal) 등을 들 수 있으며, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물이 혼입됨으로써 산소 빈자리가 형성되는 경우가 있다. 또한, 반도체로서 실리콘막이 사용되는 경우, 반도체 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등을 들 수 있다. 다만, 불순물 외에도 주성분 원소가 과잉으로 포함됨으로써 DOS의 원인이 되는 경우도 있다. 이 경우, 미량(예를 들어 0.001at.% 이상 3at.% 미만)의 첨가물에 의하여 DOS를 낮출 수 있는 경우가 있다. 또한, 상기 첨가물로서 상술한 불순물이 되는 원소를 사용할 수도 있다.
또한, 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 가리킨다. 또한, 하나의 트랜지스터에서 채널 길이는 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그래서, 본 명세서에서 채널 길이란 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 대향하는 부분의 길이를 가리킨다. 또한, 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그래서, 본 명세서에서 채널 폭이란 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(아래에서 실효적인 채널 폭이라고 기재함)과 트랜지스터의 상면도에 도시된 채널 폭(아래에서 외견상 채널 폭이라고 기재함)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 외견상 채널 폭보다 크게 되고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는, 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실측에 의하여 실효적인 채널 폭을 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 반도체의 형상을 미리 알아야 한다. 따라서, 반도체의 형상을 정확히 알 수 없는 경우, 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 대향하는 부분의 길이인 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 기재하는 경우가 있다. 또한, 본 명세서에 단순히 '채널 폭'이라고 기재된 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에 단순히 '채널 폭'이라고 기재된 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등의 값은 얻어진 단면 TEM 이미지 등을 해석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구할 때, SCW를 사용하여 계산하는 경우가 있다. 이 경우, 실효적인 채널 폭을 사용하여 계산한 경우와 값이 달라질 수 있다.
또한, 본 명세서에서 'A가 B보다 돌출된 형상을 갖는다'고 기재된 경우, 상면도 또는 단면도에서 A의 적어도 한쪽 단부가 B의 적어도 한쪽 단부보다 외측에 있는 형상을 갖는 것을 나타내는 경우가 있다. 따라서, 'A가 B보다 돌출된 형상을 갖는다'고 기재된 경우, 예를 들어 상면도에서 'A의 한쪽 단부가 B의 한쪽 단부보다 외측에 있는 형상을 갖는다'로 바꿔 읽을 수 있다.
본 명세서에서 '평행'이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 가리킨다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 가리킨다. 또한, '수직'이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 가리킨다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 가리킨다.
또한, 본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
또한, 명세서에 단순히 반도체라고 기재된 경우에는 다양한 반도체로 치환할 수 있는 경우가 있다. 예를 들어, 실리콘, 저마늄 등의 14족 반도체, 산화물 반도체, 탄소화실리콘, 저마늄실리사이드, 비소화갈륨, 인화인듐, 셀레늄화아연, 황화카드뮴 등의 화합물 반도체, 및 유기 반도체로 치환할 수 있다.
여기서, 본 발명의 일 형태에 따른 반도체 장치를 제작할 때 리소그래피법을 사용하여 구성 요소의 일부를 에칭하는 방법의 일례에 대하여 설명한다. 우선, 스핀 코팅법 등을 사용하여 구성 요소 위에 감광성을 갖는 유기물 또는 무기물의 층을 형성한다. 다음에, 포토마스크를 사용하여 감광성을 갖는 유기물 또는 무기물의 층에 빛을 조사한다. 이 빛으로서는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한, 감광성을 갖는 유기물 또는 무기물의 층에 조사하는 빛 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는 포토마스크는 불필요하다. 다음에, 감광성을 갖는 유기물 또는 무기물의 층이 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 등을 갖는 에칭 마스크를 형성한다.
또한, 에칭 마스크 아래에 반사 방지층(BARC: Bottom Anti Reflective Coating)을 형성하여도 좋다. BARC를 사용하는 경우, 우선 에칭 마스크에 의하여 BARC를 에칭한다. 다음에, 에칭 마스크 및 BARC를 사용하여 구성 요소를 에칭한다. 다만, BARC 대신에 반사 방지층의 기능을 갖지 않는 유기물 또는 무기물을 사용하여도 좋은 경우가 있다. 구성 요소의 에칭에는 플라스마 에칭 장치를 사용할 수 있다.
구성 요소를 에칭한 후에는 사용한 에칭 마스크 등을 제거한다. 에칭 마스크 등은 플라스마 처리 또는/및 웨트 에칭을 사용하여 제거한다. 또한, 플라스마 처리로서는 플라스마 애싱이 적합하다. 에칭 마스크 등의 제거가 불충분한 경우, 농도가 0.001volume% 이상 1volume% 이하인 플루오린화수소산 또는/및 오존수 등에 의하여 남은 에칭 마스크 등을 제거하여도 좋다.
플라스마 처리 및 플라스마 에칭에 사용하는 장치로서는 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극 중 하나에 고주파 전원을 인가하는 구성이라도 좋다. 또는, 평행 평판형 전극 중 하나에 복수의 다른 고주파 전원을 인가하는 구성이라도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 동일한 고주파 전원을 인가하는 구성이라도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이라도 좋다. 또는, 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치로서는 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치, 전자 사이클로트론 공명(ECR: Electron Cyclotron Resonance) 플라스마 에칭 장치, 헬리콘파 플라스마(HWP: Helicon Wave Plasma) 에칭 장치, 표면파 플라스마(SWP: Surface Wave Plasma) 에칭 장치, 또는 마그네트론 플라스마(Magnetron Plasma) 에칭 장치 등을 사용할 수 있다.
또한, 본 명세서에서 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 열 산화법, 또는 플라스마 산화법 등을 사용하여 도전체, 절연체, 및 반도체를 형성할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 빛을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법을 사용한 경우, 비교적 저온으로 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않으므로 피처리물이 받는 플라스마 대미지를 작게 할 수 있는 막 형성 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge buildup)하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않으므로, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법을 사용한 경우, 막을 형성할 때 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물이 받는 플라스마 대미지를 작게 할 수 있는 막 형성 방법이다. 또한, ALD법도 막을 형성할 때 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출된 입자가 퇴적되는 막 형성 방법과 달리, CVD법 및 ALD법은 피처리물 표면에서 일어나는 반응에 의하여 막이 형성되는 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 막 형성 방법이다. 특히, ALD법은 단차 피복성과 두께 균일성이 뛰어나기 때문에, 애스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 비교적 막 형성 속도가 느리기 때문에, 막 형성 속도가 빠른 CVD법 등 다른 막 형성 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법을 사용할 때, 얻어지는 막의 조성은 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 및 ALD법을 사용할 때, 원료 가스의 유량비를 조정하여 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어 CVD법 및 ALD법을 사용할 때, 원료 가스의 유량비를 변화시키면서 막을 형성함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 형성하는 경우, 복수의 막 형성실을 사용하여 형성하는 경우와 비교하여 막 형성 시간을 반송이나 압력 조정에 걸리는 시간만큼 줄일 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 용량 소자의 구성과 그 제작 방법에 대하여 설명한다.
도 1은 본 발명의 일 형태에 따른 용량 소자의 단면도다. 용량 소자는 도전체(105)와, 도전체(105) 위에 있고 도전체(105) 상면에 도달된 개구부를 갖는 절연체(110)와, 이 개구부에서 절연체(110) 측면 및 도전체(105)와 접촉되는 도전체(160)와, 도전체(160) 위의 절연체(120)와, 절연체(120)를 개재하여 도전체(160)와 서로 중첩되는 영역을 갖는 도전체(170)를 갖는다. 또한, 도전체(105)와 도전체(160)는 전기적으로 접속되어 있다.
도전체(105)는 용량 소자의 전극 중 하나로서의 기능을 갖고, 도전체(170)는 용량 소자의 전극 중 다른 하나로서의 기능을 갖는다. 또한, 절연체(120)는 용량 소자의 유전체로서의 기능을 갖는다.
도전체(105) 및 도전체(170)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 포함한 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 합금막이나 화합물막이라도 좋고, 알루미늄을 포함한 도전체, 구리 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 또는 타이타늄 및 질소를 포함한 도전체 등을 사용하여도 좋다.
도전체(160)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 포함한 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 합금막이나 화합물막이라도 좋고, 알루미늄을 포함한 도전체, 구리 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 또는 타이타늄 및 질소를 포함한 도전체, 텅스텐 및 실리콘을 포함한 도전체 등을 사용하여도 좋다.
절연체(120)로서는 도전체(160)를 산화시킴으로써 형성된 산화막을 사용하여도 좋다. 이 산화막은 열 산화법 또는 플라스마 산화법에 의하여 형성되고, 이 외의 산화법 또는 자연 산화에 의하여 형성된 산화막은 제외한다. 또한, 절연체(120)는 산화알루미늄, 산화마그네슘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼 등의 금속 산화물, 산화실리콘, 질화산화실리콘, 또는 질화실리콘 등 중에서 복수의 절연체를 적절히 선택하여 다층막으로 할 수도 있다.
절연체(110)로서는 산화알루미늄, 산화마그네슘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼 등의 금속 산화물, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 또는 질화실리콘 등을 사용할 수 있다.
본 발명의 일 형태에 따른 도 1의 용량 소자의 제작 방법에 대하여 도 2~도 3을 참조하여 아래에서 설명한다.
우선, 도전체(105)를 형성한다. 기판 위에 한정되지 않고, 절연층 위 또는 반도체 장치 위에 도전체(105)를 형성할 수 있다.
다음에, 도전체(105) 위에 절연체(110)가 되는 절연체를 형성한다. 다음에, 리소그래피법을 사용하여 절연체(110)가 되는 절연체를 가공하여 도전체(105) 상면에 도달된 개구부를 갖는 절연체(110)를 형성한다(도 2의 (A) 참조).
다음에, 절연체(110) 위 및 개구부에 도전체(115)를 형성한다. 도전체(115)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 포함한 도전체를 사용하면 좋다. 예를 들어, 합금막이나 화합물막이라도 좋고, 알루미늄을 포함한 도전체, 구리 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 또는 타이타늄 및 질소를 포함한 도전체, 텅스텐 및 실리콘을 포함한 도전체 등을 사용하여도 좋다(도 2의 (B) 참조).
다음에, 도전체(115)를 산화시켜 도전체(115) 표면에 절연체(125)를 형성한다. 산화 방법으로서는 열 산화법 또는 산소를 포함한 플라스마 처리에 의한 산화법을 사용하면 좋다. 또한, 산소를 포함한 고밀도 플라스마 처리에 의한 산화가 더 바람직하다. 예를 들어 도전체(115)를 텅스텐 및 실리콘을 포함한 도전체로 한 경우, 도전체(115)에 산소를 포함한 고밀도 플라스마 처리를 함으로써 산화실리콘막을 형성할 수 있다.
절연체(125)는 도전체(115) 표면을 산화시킴으로써 형성되기 때문에, 도전체(115) 위에 균일한 막 두께로 형성될 수 있으므로, 용량 소자의 용량 값의 편차를 작게 할 수 있어 바람직하다(도 3의 (A) 참조).
또한, 절연체(125) 위에 절연체를 형성함으로써 절연체(125)를 2층 이상의 다층막으로 할 수도 있다. 다층막으로 함으로써 용량 소자의 전극들 사이의 누설 전류를 저감할 수 있다. 또는, 용량 소자의 전극들 사이의 내전압성을 향상시킬 수 있어 바람직하다.
다음에, 도전체(165)를 형성한다. 도전체(165)는 절연체(110)에 형성된 개구부를 메우도록 형성된다. 따라서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, MCVD법에 의하여 형성된 도전체와 절연체의 밀착성을 높이기 위하여, ALD법 등에 의하여 형성된 도전체와 MCVD법에 의하여 형성된 도전체의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, 질화타이타늄 또는 질화탄탈럼과, 텅스텐이 순서대로 형성된 다층막 등을 사용하면 좋다(도 3의 (B) 참조).
다음에, 도전체(165), 절연체(125), 및 도전체(115)를 절연체(110) 상면에 도달될 때까지 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 처리를 한다. 이로써, 절연체(110)의 개구부에는 도전체(160), 절연체(120), 및 도전체(170)가 메워진다. 상술한 바와 같이 하여, 전극 중 하나가 도전체(105)이고, 전극 중 다른 하나가 도전체(170)이고, 유전체가 절연체(120)인 용량 소자를 제작할 수 있다(도 1 참조).
(실시형태 2)
<트랜지스터 구조 1>
본 발명의 일 형태에 따른 반도체 장치가 갖는 트랜지스터의 구조에 대하여 아래에서 설명한다.
도 4의 (A), (B) 및 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도다. 도 4의 (A)는 상면도다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 A1-A2에 대응하는 단면도다. 도 4의 (C)는 도 4의 (A)의 일점쇄선 A3-A4에 대응하는 단면도다. 또한, 명료화를 위하여 도 4의 (A)는 요소의 일부를 생략하여 도시되었다.
도 4의 (B) 및 (C)에서 본 트랜지스터는 기판(400) 위의 절연체(401)와, 절연체(401) 위의 절연체(301)를 갖는다. 절연체(301)는 개구부를 갖고, 개구부 내에 도전체(310a) 및 도전체(310b)가 배치된다. 또한, 본 트랜지스터는 절연체(301) 위 및 도전체(310a) 및 도전체(310b) 위의 절연체(302)와, 절연체(302) 위의 절연체(303)와, 절연체(303) 위의 절연체(402)와, 절연체(402) 위의 절연체(406a)와, 절연체(406a) 위의 반도체(406b)와, 반도체(406b) 상면과 접촉되는 영역을 갖는 도전체(416a1) 및 도전체(416a2)와, 도전체(416a1) 측면 및 상면을 덮는 절연체(424a1)와, 도전체(416a2) 측면 및 상면을 덮는 절연체(424a2)와, 절연체(402) 위, 절연체(406a) 측면, 반도체(406b) 측면, 반도체(406b) 상면, 절연체(424a1) 측면, 절연체(424a1) 상면, 절연체(424a2) 측면, 및 절연체(424a2) 상면과 접촉되는 영역을 갖는 절연체(406c)와, 절연체(406c) 위의 절연체(412)와, 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b)와 서로 중첩되는 영역을 갖는 도전체(404)와, 절연체(412) 위 및 도전체(404) 위의 절연체(410)와, 절연체(410) 위의 절연체(408)와, 절연체(408), 절연체(410), 절연체(412), 절연체(406c), 절연체(402), 절연체(303), 및 절연체(302)를 통과하여 도전체(310b)에 도달된 제 1 개구부와, 절연체(408), 절연체(410), 절연체(412), 절연체(406c), 절연체(424a1)를 통과하여 도전체(416a1)에 도달된 제 2 개구부와, 절연체(408), 절연체(410), 절연체(412), 절연체(406c), 절연체(424a2)를 통과하여 도전체(416a2)에 도달된 제 3 개구부와, 절연체(408) 및 절연체(410)를 통과하여 도전체(404)에 도달된 제 4 개구부를 갖는다. 제 1 개구부에는 도전체(433)가 메워지고, 제 2 개구부에는 도전체(431)가 메워지고, 제 3 개구부에는 도전체(429)가 메워지고, 제 4 개구부에는 도전체(437)가 메워진다. 또한, 절연체(408) 위에 있고 도전체(433)와 접촉되는 영역을 갖는 도전체(434)와, 절연체(408) 위에 있고 도전체(431)와 접촉되는 영역을 갖는 도전체(432)와, 절연체(408) 위에 있고 도전체(429)와 접촉되는 영역을 갖는 도전체(430)와, 절연체(408) 위에 있고 도전체(437)와 접촉되는 영역을 갖는 도전체(438)가 있다.
또한, 반도체(406b)는 반도체(406b) 상면과 도전체(416a1) 및 도전체(416a2)와 접촉되는 영역(407)을 갖는다.
본 트랜지스터에서, 도전체(404)는 제 1 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(404)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어, 아래층으로서 산소의 투과를 억제하는 기능을 갖는 도전체를 형성함으로써, 도전체(404)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는 게이트 절연체로서의 기능을 갖는다. 또한, 도전체의 전기 저항값은 2단자법(two-terminal method) 등을 사용하여 측정할 수 있다.
도전체(404)에 인가하는 전위에 의하여 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가하는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통 및 비도통을 제어할 수 있다.
도전체(416a1) 및 도전체(416a2)는 각각 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 도전체(416a1) 측면 및 상면은 절연체(424a1)로 덮여 있다. 또한, 도전체(416a2) 측면 및 상면은 절연체(424a2)로 덮여 있다. 도전체(416a1)와 도전체(404)는 절연체(412), 절연체(406c), 및 절연체(424a1)를 개재하여 중첩되는 영역을 갖는다. 또한, 도전체(416a2)와 도전체(404)는 절연체(412), 절연체(406c), 및 절연체(424a2)를 개재하여 중첩되는 영역을 갖는다. 그래서, 본 트랜지스터의 구조는 도전체(416a1)와 도전체(404) 사이의 기생 용량 및 도전체(416a2)와 도전체(404) 사이의 기생 용량을 저감할 수 있다. 따라서, 본 트랜지스터는 주파수 특성이 높은 트랜지스터, 바꿔 말하면, 고속 동작에 적합한 트랜지스터다.
도 4의 (B) 및 (C)에 도시된 바와 같이, 반도체(406b) 상면은 도전체(416a1) 및 도전체(416a2)와 접촉된다. 또한, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)의 전계에 의하여 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 한다. 그래서 반도체(406b) 전체에 채널이 형성되는 경우가 있다. s-channel 구조는 트랜지스터의 소스와 드레인 사이에 대전류를 흘릴 수 있어 도통시의 전류(온 전류)를 높일 수 있다. 또한, 반도체(406b)가 도전체(404)의 전계에 의하여 둘러싸여 있기 때문에 비도통시의 전류(오프 전류)를 낮출 수 있다.
또한, 도전체(310a)는 제 2 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(310a)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어 산소의 투과를 억제하는 기능을 갖는 도전체를 아래층에 형성함으로써 도전체(310a)의 산화로 인한 도전율의 저하를 방지할 수 있다. 절연체(302), 절연체(303), 및 절연체(402)는 게이트 절연막으로서의 기능을 갖는다. 도전체(310a)에 인가하는 전위에 의하여 본 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 도전체(310a)에 인가하는 전위에 의하여 절연체(303)에 전자가 주입됨으로써 본 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속시킴으로써 도통시의 전류(온 전류)를 높일 수 있다. 또한, 제 1 게이트 전극의 기능과 제 2 게이트 전극의 기능이 바뀌어도 좋다.
도 6의 (A)에 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속시킨 일례를 도시하였다. 절연체(408) 및 절연체(410)를 통과하여 도전체(404)에 도달된 개구부에는 도전체(440)가 메워져 있고, 도전체(440) 상면과 절연체(408) 위에 형성한 도전체(444)는 전기적으로 접속되어 있다. 한편, 절연체(410), 절연체(408), 절연체(412), 절연체(406c), 절연체(402), 절연체(303) 및 절연체(302)를 통과하여 도전체(310c)에 도달된 개구부에는 도전체(442)가 메워져 있고, 도전체(442) 상면과 도전체(444)는 전기적으로 접속되어 있다. 즉, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)는 도전체(440), 도전체(444), 및 도전체(442)를 통하여 제 2 게이트 전극으로서의 기능을 갖는 도전체(310c)와 전기적으로 접속된다.
또한, 수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체로 트랜지스터를 둘러쌈으로써 트랜지스터의 전기 특성을 안정화시킬 수 있다. 예를 들어 절연체(408)로서 수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다.
또한, 예를 들어 절연체(408)로서는 산화알루미늄, 산화마그네슘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼 등의 금속 산화물, 질화산화실리콘, 또는 질화실리콘 등을 사용하면 좋다. 또한, 절연체(408)는 산화알루미늄을 갖는 것이 바람직하다. 예를 들어, 산소를 갖는 플라스마를 사용하여 절연체(408)를 형성하면, 절연체(408)의 하지층이 되는 절연체(412)에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(412) 내에서 과잉 산소가 된다. 절연체(408)가 산화알루미늄을 가짐으로써 반도체(406b)에 수소 등의 불순물이 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(408)가 산화알루미늄을 가짐으로써 상술한 절연체(412)에 첨가한 과잉 산소가 외측으로 확산되는 것을 저감할 수 있다.
절연체(401)로서는 산화알루미늄, 산화마그네슘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼을 사용하면 좋다. 또한, 절연체(401)는 산화알루미늄 또는 질화 실리콘을 갖는 것이 바람직하다. 예를 들어, 절연체(401)가 산화알루미늄 또는 질화실리콘을 가짐으로써 반도체(406b)에 수소 등의 불순물이 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(401)가 산화알루미늄 또는 질화실리콘을 가짐으로써 산소가 외측으로 확산되는 것을 저감할 수 있다.
절연체(301)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 절연체(301)로서는 산화실리콘 또는 산화질화실리콘을 갖는 것이 바람직하다.
절연체(303)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체 또는 금속 산화막을 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 절연체(303)로서는 질화실리콘, 산화하프늄, 또는 산화알루미늄을 갖는 것이 바람직하다.
절연체(302) 및 절연체(402)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 절연체(402)로서는 산화실리콘 또는 산화질화실리콘을 갖는 것이 바람직하다.
또한, 절연체(410)는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(410)는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 불소를 첨가한 산화실리콘, 탄소를 첨가한 산화실리콘, 탄소 및 질소를 첨가한 산화실리콘, 구멍을 갖는 산화실리콘 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(410)는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 불소를 첨가한 산화실리콘, 탄소를 첨가한 산화실리콘, 탄소 및 질소를 첨가한 산화실리콘, 또는 구멍을 갖는 산화실리콘과 수지의 적층 구조를 갖는 것이 바람직하다. 산화실리콘 및 산화질화실리콘은 열적으로 안정되기 때문에 수지와 조합함으로써 열적으로 안정되면서 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연체(412)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 절연체(412)로서는 산화실리콘 또는 산화질화실리콘을 갖는 것이 바람직하다.
또한, 절연체(412)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(412)는 산화갈륨, 산화하프늄, 알루미늄, 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다. 또는, 절연체(412)는 산화실리콘 또는 산화질화실리콘과 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화실리콘 및 산화질화실리콘은 열적으로 안정되기 때문에 비유전율이 높은 절연체와 조합함으로써 열적으로 안정되면서 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화알루미늄, 산화갈륨, 또는 산화하프늄을 절연체(406c) 측에 가짐으로써, 산화실리콘 또는 산화질화실리콘에 포함되는 실리콘이 반도체(406b)에 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 산화실리콘 또는 산화질화실리콘을 절연체(406c) 측에 가짐으로써, 산화알루미늄, 산화갈륨, 또는 산화하프늄과, 산화실리콘 또는 산화질화실리콘 사이의 계면에 트랩 센터가 형성되는 경우가 있다. 이 트랩 센터는 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
도전체(424a1) 및 도전체(424a2)로서는 도전체(416a1) 또는 도전체(416a2)를 산화시켜 형성한 절연체를 사용하여도 좋다. 또한, 산화알루미늄, 산화마그네슘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼 등의 금속 산화물, 산화실리콘, 질화산화실리콘, 또는 질화실리콘 등과 상기 절연체의 다층막으로 할 수도 있다.
도전체(416a1) 및 도전체(416a2)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 포함한 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 합금막이나 화합물막이라도 좋고, 알루미늄을 포함한 도전체, 구리 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 또는 타이타늄 및 질소를 포함한 도전체, 텅스텐 및 실리콘을 포함한 도전체 등을 사용하여도 좋다.
도전체(310a), 도전체(310b), 도전체(310c), 도전체(404), 도전체(429), 도전체(430), 도전체(431), 도전체(432), 도전체(433), 도전체(434), 도전체(437), 도전체(438), 도전체(440), 도전체(442), 및 도전체(444)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 포함한 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 합금막이나 화합물막이라도 좋고, 알루미늄을 포함한 도전체, 구리 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 또는 타이타늄 및 질소를 포함한 도전체 등을 사용하여도 좋다.
반도체(406b)로서는 산화물 반도체를 사용하는 것이 바람직하다. 다만, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘저마늄, 탄소화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 또는 유기 반도체 등을 사용하여도 좋은 경우가 있다.
절연체(406a) 및 절연체(406c)로서는 반도체(406b)를 구성하는 원소 중에서 산소 이외의 하나 이상 또는 두 개 이상의 원소로 구성되는 산화물을 사용하는 것이 바람직하다. 다만, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘저마늄, 탄소화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 또는 유기 반도체 등을 사용하여도 좋은 경우가 있다.
<트랜지스터 구조 2>
여기서는, 도 4와 구성이 다른 트랜지스터에 대하여 도 5를 사용하여 설명한다. 도 5의 (A), (B) 및 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도다. 도 5의 (A)는 상면도다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 A1-A2에 대응하는 단면도다. 도 5의 (C)는 도 5의 (A)의 일점쇄선 A3-A4에 대응하는 단면도다. 또한, 명료화를 위하여 도 5의 (A)는 요소의 일부를 생략하여 도시되었다.
도 5의 (B) 및 (C)에서, 본 트랜지스터는 기판(400) 위의 절연체(401)와, 절연체(401) 위의 절연체(301)를 갖는다. 절연체(301)가 개구부를 갖고, 개구부 내에 도전체(310a) 및 도전체(310b)가 배치된다. 또한, 본 트랜지스터는 절연체(301) 위 및 도전체(310a) 및 도전체(310b) 위의 절연체(302)와, 절연체(302) 위의 절연체(303)와, 절연체(303) 위의 절연체(402)와, 절연체(402) 위의 절연체(406a)와, 절연체(406a) 위의 반도체(406b)와, 반도체(406b) 상면과 접촉되는 영역을 갖는 도전체(416a1) 및 도전체(416a2)와, 도전체(416a1) 측면이며 절연체(406c)와 접촉되는 영역에 배치되는 절연체(424a1)와, 도전체(416a2) 측면이며 절연체(406c)와 접촉되는 영역에 배치되는 절연체(424a2)와, 도전체(416a1) 상면 및 도전체(416a2) 상면과 접촉되는 절연체(410)와, 반도체(406b) 상면과 접촉되는 절연체(406c)와, 절연체(406c) 위의 절연체(412)와, 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b) 위에 배치되는 도전체(404)와, 절연체(410) 위, 도전체(404) 위, 절연체(412) 위, 및 절연체(406c) 위의 절연체(418)와, 절연체(418) 위의 절연체(408)와, 절연체(408) 위의 절연체(428)와, 절연체(428), 절연체(408) 절연체(418), 절연체(410), 절연체(402), 절연체(303), 및 절연체(302)를 통과하여 도전체(310b)에 도달된 제 1 개구부와, 절연체(428), 절연체(408), 절연체(418), 및 절연체(410)를 통과하여 도전체(416a1)에 도달된 제 2 개구부와, 절연체(428), 절연체(408), 절연체(418), 및 절연체(410)를 통과하여 도전체(416a2)에 도달된 제 3 개구부와, 절연체(428), 절연체(408), 및 절연체(418)를 통과하여 도전체(404)에 도달된 제 4 개구부를 갖는다. 제 1 개구부에는 도전체(433)가 메워지고, 제 2 개구부에는 도전체(431)가 메워지고, 제 3 개구부에는 도전체(429)가 메워지고, 제 4 개구부에는 도전체(437)가 메워진다. 또한, 절연체(428) 위에 있고 도전체(433)와 접촉되는 영역을 갖는 도전체(434)와, 절연체(428) 위에 있고 도전체(431)와 접촉되는 영역을 갖는 도전체(432)와, 절연체(428) 위에 있고 도전체(429)와 접촉되는 영역을 갖는 도전체(430)와, 절연체(428) 위에 있고 도전체(437)와 접촉되는 영역을 갖는 도전체(438)가 있다.
또한, 반도체(406b)는 반도체(406b) 상면과 도전체(416a1) 및 도전체(416a2)와 접촉되는 영역(407)을 갖는다.
본 트랜지스터에서, 도전체(404)는 제 1 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(404)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어 산소의 투과를 억제하는 기능을 갖는 도전체를 아래층에 형성함으로써, 도전체(404)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는 게이트 절연체로서의 기능을 갖는다.
또한, 도전체(416a1) 및 도전체(416a2)는 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 또한, 도전체(416a1) 및 도전체(416a2)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 위 층에 형성함으로써, 도전체(416a1) 및 도전체(416a2)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다.
도전체(404)에 인가하는 전위에 의하여 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가하는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통 및 비도통을 제어할 수 있다.
본 트랜지스터는 제 1 게이트 전극으로서 기능하는 영역이 절연체(410) 등에 형성되는 개구부를 메우도록 자기 정합(self-align)적으로 형성되므로, TGSA s-channel FET(Trench Gate Self Align s-channel FET)라고 할 수도 있다.
도 5의 (B)에서 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)의 바닥 면이 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b) 상면과 평행하게 면하는 영역의 길이를 게이트선 폭이라고 정의한다. 이 게이트선 폭을 절연체(410) 등의 반도체(406b)에 도달된 개구부보다 작게 할 수 있다. 즉, 게이트선 폭을 최소 가공 치수보다도 작게 할 수 있다. 구체적으로는, 게이트선 폭을 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
또한, 제 1 게이트 전극으로부터의 전계가 다른 도전체에 의하여 차단되면, 트랜지스터의 스위칭 특성이 악화되는 경우가 있다. 본 트랜지스터는 절연체(406c) 및 절연체(412)의 막 두께에 따라 도전체(404)와, 도전체(416a1) 및 도전체(416a2)의 위치 관계가 달라진다. 즉, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a1) 및 도전체(416a2)의 막 두께와 게이트 절연막으로서의 기능을 갖는 절연체(412)의 막 두께의 관계가 본 트랜지스터의 전기 특성에 영향을 미치는 것을 알 수 있다.
도 5의 (B)에서 도전체(416a1)와 도전체(416a2) 사이의 영역에서 절연체(412)의 두께를 도전체(416a1)의 두께 또는 도전체(416a2)의 두께 이하로 함으로써, 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 가해지므로 트랜지스터의 동작이 양호하게 되어 바람직하다. 도전체(416a1)와 도전체(416a2) 사이의 영역에서 절연체(412)의 두께는 30nm 이하, 바람직하게는 10nm 이하로 한다.
또한, 본 트랜지스터의 구성에서는 도전체(416a1)의 두께 또는 도전체(416a2)의 두께를 얇게 할 수 있다. 도전체(416a1)의 단부는 절연체(406c), 절연체(412), 및 절연체(424a1)를 개재하여 도전체(404)와 대향하는 영역을 갖는다. 또는, 도전체(416a2)의 단부는 절연체(406c), 절연체(412), 및 절연체(424a2)를 개재하여 도전체(404)와 대향하는 영역을 갖지만, 이들 영역의 면적은 더 작게 억제할 수 있다. 또한, 절연체(424a1) 및 절연체(424a2)가 배치됨으로써 이들 영역의 절연체의 막 두께가 두껍게 된다. 따라서, 본 트랜지스터는 이들 영역의 기생 용량이 작게 억제된 구성을 갖는다.
또한, 본 트랜지스터의 구성은 상술한 바와 같이 도전체(416a1) 측면이며 절연체(406c)와 접촉되는 영역에 절연체(424a1)가 배치되어 있다. 또한, 도전체(416a2) 측면이며 절연체(406c)와 접촉되는 영역에 절연체(424a2)가 배치되어 있다. 그래서, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)와, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a1) 또는 도전체(416a2) 사이에는 절연체(412) 및 절연체(406c)에 추가하여 절연체(424a1) 또는 절연체(424a2)를 갖는 구성이 된다. 따라서, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)와, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a1) 또는 도전체(416a2) 사이의 전계를 완화시킬 수 있으므로 트랜지스터의 쇼트 채널 효과의 영향을 받기 어렵게 할 수 있다.
또한, 도전체(310a)는 제 2 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(310a)는 산소의 투과를 억제하는 기능을 갖는 도전막을 포함한 다층막으로 할 수도 있다. 산소의 투과를 억제하는 기능을 갖는 도전막을 포함한 다층막으로 함으로써 도전체(310a)의 산화에 의한 도전율의 저하를 방지시킬 수 있다. 절연체(302), 절연체(303), 및 절연체(402)는 게이트 절연막으로서의 기능을 갖는다. 도전체(310a)에 인가하는 전위에 의하여 본 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 도전체(310c)에 인가하는 전위에 의하여 절연체(303)에 전자가 주입됨으로써 본 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속시킴으로써 도통시의 전류(온 전류)를 높일 수 있다. 또한, 제 1 게이트 전극의 기능과 제 2 게이트 전극의 기능이 바뀌어도 좋다.
도 6의 (B)에 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속시킨 일례를 도시하였다. 절연체(428), 절연체(408) 및 절연체(418)를 통과하여 도전체(404)에 도달된 개구부에는 도전체(440)가 메워져 있고, 도전체(440) 상면과 절연체(428) 위에 형성된 도전체(444)는 전기적으로 접속되어 있다. 한편, 절연체(428), 절연체(408), 절연체(418), 절연체(410), 절연체(402), 절연체(303), 및 절연체(302)를 통과하여 도전체(310c)에 도달된 개구부에는 도전체(442)가 메워져 있고, 도전체(442) 상면과 도전체(444)는 전기적으로 접속된다. 즉, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404)는 도전체(440), 도전체(444), 및 도전체(442)를 통하여 제 2 게이트 전극으로서의 기능을 갖는 도전체(310c)와 전기적으로 접속된다.
절연체(418) 및 절연체(428)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 절연체(418) 및 절연체(428)로서는 산화실리콘 또는 산화질화실리콘을 갖는 것이 바람직하다. 이 외의 구성은 상술한 내용을 참조한다.
(실시형태 3)
<산화물 반도체의 구조>
아래에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c－axis－aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보면, 산화물 반도체는 비정질 산화물 반도체와, 이 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 예를 들어 등방적이고 불균질 구조를 갖지 않고, 준안정 상태에 있고 원자의 배치가 고정화되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 갖지만 장거리 질서는 갖지 않는 것으로 일반적으로 생각된다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 할 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 할 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
＜CAAC-OS＞
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS의 구조를 out-of-plane법에 의하여 해석하면, 도 7의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 이 피크를 나타내지 않는 것이 바람직하다.
한편, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)하여도, 도 7의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 한 경우, 도 7의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에서 유래되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석에 의거하여, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의한 CAAC-OS의 해석에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 CAAC-OS의 피형성면에 평행한 방향으로부터 프로브 직경이 300nm인 전자 빔을 입사시키면, 도 7의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의거하여도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자 빔을 입사시켰을 때의 회절 패턴을 도 7의 (E)에 도시하였다. 도 7의 (E)를 보면, 링 형상의 회절 패턴을 확인할 수 있다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의거하여도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 7의 (E)의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에서 유래된다고 생각된다. 또한, 도 7의 (E)의 제 2 링은 (110)면 등에서 유래된다고 생각된다.
또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 펠릿들 사이의 경계 즉 결정립계(그레인 바운더리라고도 함)는 고분해능 TEM 이미지에서 명확히 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 8의 (A)는 시료면과 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F) 등에 의하여 관찰할 수 있다.
도 8의 (A)를 보면, 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하며, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 8의 (B) 및 (C)는 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지다. 도 8의 (D) 및 (E)는 각각 도 8의 (B) 및 (C)를 화상 처리한 이미지다. 아래에서는 화상 처리의 방법에 대하여 설명한다. 우선, 도 8의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써, FFT 이미지를 얻는다. 다음에, 얻어진 FFT 이미지에서 원점을 기준으로 하여 2.8nm-1 내지 5.0nm-1의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리된 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리된 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 8의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 8의 (E)에서는 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자 배열이 조밀(稠密)하지 않은 것이나, 금속 원소가 치환되어 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되고 변형을 갖는 결정 구조를 갖는다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 빈자리 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속(transition metal) 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 빛이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 내의 산소 빈자리는 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 빈자리가 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체다. 구체적으로는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
＜nc-OS＞
다음에, nc-OS에 대하여 설명한다.
XRD에 의하여 nc-OS를 해석한 경우에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 nc-OS의 구조를 해석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 9의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 9의 (B)에 나타내었다. 도 9의 (B)를 보면, 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 9의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서 nc-OS가 질서성이 높은 영역 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 9의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지다. nc-OS는 고분해능 TEM 이미지에서 보조선으로 나타낸 부분 등과 같이 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하이며, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는 결정립계를 명확히 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 아래에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성을 갖지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
＜a-like OS＞
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체다.
도 10은 a-like OS의 고분해능 단면 TEM 이미지다. 여기서, 도 10의 (A)는 전자 조사를 시작하였을 때의 a-like OS의 고분해능 단면 TEM 이미지다. 도 10의 (B)는 4.3×108e-/nm2의 전자(e-)를 조사한 후의 a-like OS의 고분해능 단면 TEM 이미지다. 도 10의 (A) 및 (B)를 보면, a-like OS는 전자 조사를 시작하였을 때부터 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역인 것으로 추측된다.
a-like OS는 공동을 갖기 때문에 불안정한 구조다. 아래에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조임을 나타내기 위하여 전자 조사로 인한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지에 의거하면, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3개와 Ga-Zn-O층 6개의 총 9개의 층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 0.29nm로 계산된다. 그러므로, 아래에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 11은 각 시료의 결정부(22개소~30개소)의 평균의 크기를 조사한 예다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 11을 보면, a-like OS는 TEM 이미지 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 11을 보면, TEM 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 누적 전자(e-) 조사량이 4.2×108e-/nm2가 될 때 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사가 시작될 때부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기는 변화되지 않은 것을 알 수 있다. 도 11을 보면, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM 관찰은 히타치 H-9000NAR 투과 전자 현미경을 사용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 단결정 산화물 반도체의 밀도의 78% 미만이 되는 산화물 반도체는 형성하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 능면체정(rhombohedral crystal) 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 동일한 조성을 갖는 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 다른 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합한 비율에 따라 가중 평균하여 어림잡으면 좋다. 다만, 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 밀도를 어림잡는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 갖고 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이라도 좋다.
절연체(406a), 반도체(406b), 절연체(406c) 등에 적용 가능한 산화물에 대하여 설명한다.
산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 추가하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 중에서 선택된 하나 또는 여러 종류가 포함되어도 좋다.
여기서, 산화물이 인듐, 원소 M, 및 아연을 갖는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용 가능한 상술한 것 외의 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 복수의 상술한 원소를 조합하여도 상관없는 경우가 있다.
우선, 도 12의 (A), 도 12의 (B), 및 도 12의 (C)를 사용하여 본 발명에 따른 산화물이 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 12에는 산소의 원자수비를 기재하지 않았다. 또한, 산화물이 갖는 인듐, 원소 M, 및 아연의 원자수지의 각각의 항을 [In], [M], 및 [Zn]로 한다.
도 12의 (A), 도 12의 (B), 및 도 12의 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=1:1:β(β≥0)가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=5:1:β가 되는 라인을 나타낸다.
또한, 도 12에 도시된, 원자수비가 [In]:[M]:[Zn]=0:2:1인 산화물 또는 이 근방의 값을 갖는 산화물은 스피넬형 결정 구조를 갖기 쉽다.
도 12의 (A) 및 도 12의 (B)는 본 발명의 일 형태의 산화물이 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서 도 13에 원자수비가 [In]:[M]:[Zn]=1:1:1인 InMZnO4의 결정 구조를 도시하였다. 또한, 도 13은 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조를 도시한 것이다. 또한, 도 13에 도시된 MZnO2층의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 서로 바꿀 수 있고, 배열은 불규칙하다.
InMZnO4는 층상 결정 구조(층상 구조라고도 함)를 갖고, 도 13에 도시된 바와 같이, 인듐을 갖는 InO2층 1개마다 원소 M 및 아연을 갖는 MZnO2층을 두 개 갖는다.
또한, 인듐과 원소 M은 서로 바꿀 수 있다. 그래서 (M, Zn)층의 원소 M이 인듐으로 바뀌어 (In, M, Zn)층이라고 나타낼 수도 있다. 이 경우, In층 1개마다 (In, M, Zn)층을 두 개 갖는 층상 구조가 된다.
원자수비가 [In]:[M]:[Zn]=1:1:2인 산화물은 In층 1개마다 (M, Zn)층을 세 개 갖는 층상 구조다. 즉, [In] 및 [M]에 대하여 [Zn]가 크게 되면, 산화물이 결정화된 경우, In층에 대한 (M, Zn)의 비율이 증가된다.
다만, 산화물에서 In층 1개에 대한 (M, Zn)층의 개수가 정수가 아닌 경우, In층 1개에 대한 (M, Zn)층의 개수가 정수인 층상 구조를 여러 종류 갖는 경우가 있다. 예를 들어 원자수비가 [In]:[M]:[Zn]=1:1:1.5인 경우, In층 1개마다 (M, Zn)층을 두 개 갖는 층상 구조와, (M, Zn)층을 세 개 갖는 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어 산화물을 스퍼터링 장치에 의하여 형성하는 경우, 타깃의 원자수비에서 어긋난 원자수비를 갖는 막이 형성된다. 특히, 형성시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작게 되는 경우가 있다.
또한, 산화물에서 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어 원자수비가 [In]:[M]:[Zn]=0:2:1인 원자수비의 근방의 값이면, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0인 원자수비의 근방의 값이면, 빅스비아이트(bixbyite)형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물에 복수의 상이 공존하는 경우, 다른 결정 구조들 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높임으로써 산화물의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소 M, 및 아연을 갖는 산화물에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하므로, 인듐의 함유율을 높임으로써 s궤도가 중첩되는 영역이 더 확대되어, 인듐의 함유율이 높은 산화물은 인듐의 함유율이 낮은 산화물과 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물의 인듐 및 아연의 함유율이 낮게 되면, 캐리어 이동도가 낮게 된다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0인 경우 및 이 원자수비의 근방의 값인 경우(예를 들어 도 12의 (C)에 도시된 영역 C), 절연성이 높게 된다.
따라서, 본 발명의 일 형태의 산화물은 캐리어 이동도가 높고 입계가 적은 층상 구조가 되기 쉽고, 도 12의 (A)의 영역 A로서 도시된 원자수비를 갖는 것이 바람직하다.
또한, 도 12의 (B)의 영역 B는 원자수비가 [In]:[M]:[Zn]=4:2:3~4.1인 것 및 이 근방의 값인 것을 나타낸다. 이 근방의 값에는 예를 들어 원자수비 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로서 도시된 원자수비를 갖는 산화물은 특히 결정성이 높고, 캐리어 이동도가 높은 뛰어난 산화물이다.
또한, 산화물이 층상 구조를 갖는 조건은 원자수비에 의하여 일의적으로 정해지지 않는다. 원자수비에 따라 층상 구조를 형성하는 난이도는 달라진다. 한편, 원자수비가 같아도 형성 조건에 따라 층상 구조가 되는 경우도 있고 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 산화물이 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역 A~영역 C의 경계는 엄밀하지 않는다.
다음에, 상기 산화물을 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물을 트랜지스터에 사용함으로써 입계에서 일어나는 캐리어 산란 등을 감소시킬 수 있으므로 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물을 사용하는 것이 바람직하다. 예를 들어, 산화물의 캐리어 밀도는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮은 경우가 있다.
또한, 산화물의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 그래서, 트랩 준위 밀도가 높은 산화물에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위하여 산화물의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물의 불순물 농도를 저감하기 위해서는 근접한 막의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물에서 각 불순물이 주는 영향에 대하여 설명한다.
산화물에서 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물에서 결함 준위가 형성된다. 그래서, 산화물의 실리콘이나 탄소의 농도와, 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 그래서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물에서 질소가 포함되면, 캐리어인 전자가 생겨 캐리어 밀도가 증가됨으로써 n형화하기 쉽다. 결과적으로 질소가 포함된 산화물을 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 이 산화물에서 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, SIMS에 의하여 얻어지는 산화물의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물에 포함된 수소는 금속 원자와 결합된 산소와 반응하여 물이 되기 때문에, 산소 빈자리가 형성되는 경우가 있다. 이 산소 빈자리에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로, SIMS에 의하여 얻어지는 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
그리고, 이 산화물을 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 절연체 S1과, 반도체 S2와, 절연체 S3의 적층 구조와 접촉된 절연체의 밴드도와, 반도체 S2와 절연체 S3의 적층 구조와 접촉된 절연체의 밴드도에 대하여 도 14를 사용하여 설명한다.
도 14의 (A)는 절연체 I1, 절연체 S1, 반도체 S2, 절연체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례다. 또한, 도 14의 (B)는 절연체 I1, 반도체 S2, 절연체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례다. 또한, 쉽게 이해하기 위하여 밴드도는 절연체 I1, 절연체 S1, 반도체 S2, 절연체 S3, 및 절연체 I2의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
절연체 S1 및 절연체 S3의 전도대 하단의 에너지 준위는 반도체 S2의 전도대 하단의 에너지 준위보다 진공 준위에 가깝고, 대표적으로는, 반도체 S2의 전도대 하단의 에너지 준위와 절연체 S1 및 절연체 S3의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상 또는 0.5eV 이상이며 또한 2eV 이하 또는 1eV 이하인 것이 바람직하다. 즉, 절연체 S1 및 절연체 S3의 전자 친화력보다 반도체 S2의 전자 친화력이 크고, 절연체 S1 및 절연체 S3의 전자 친화력과 반도체 S2의 전자 친화력의 차이가 0.15eV 이상 또는 0.5eV 이상이며 또한 2eV 이하 또는 1eV 이하인 것이 바람직하다.
도 14의 (A) 및 도 14의 (B)에 도시된 바와 같이, 절연체 S1, 반도체 S2, 및 절연체 S3에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속적으로 접합된다고 할 수도 있다. 이러한 밴드도를 갖기 위해서는 절연체 S1과 반도체 S2 사이의 계면 또는 반도체 S2와 절연체 S3 사이의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 절연체 S1과 반도체 S2, 반도체 S2와 절연체 S3이 산소 외에 같은 원소를 가짐(주성분으로 함)으로써 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 반도체 S2가 In-Ga-Zn 산화물인 경우, 절연체 S1 및 절연체 S3으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 경로는 주로 반도체 S2가 된다. 절연체 S1과 반도체 S2 사이의 계면 및 반도체 S2와 절연체 S3 사이의 계면에서의 결함 준위 밀도를 낮게 할 수 있으므로, 캐리어 전도에 가해지는 계면 산란의 영향이 작고, 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써 포획된 전자는 고정 전하처럼 작용하기 때문에 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. 절연체 S1 및 절연체 S3을 제공함으로써 트랩 준위를 반도체 S2에서 떨어지게 할 수 있다. 이러한 구성으로 함으로써 트랜지스터의 문턱 전압이 양의 방향으로 변동되는 것을 방지할 수 있다.
절연체 S1 및 절연체 S3에는 반도체 S2와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 주로 반도체 S2, 반도체 S2와 절연체 S1 사이의 계면, 반도체 S2와 절연체 S3 사이의 계면이 채널 영역으로서 기능한다. 예를 들어 절연체 S1 및 절연체 S3으로서 절연성이 높은 도 12의 (C)의 영역 C에 나타내어진 원자수비를 갖는 산화물을 사용하면 좋다. 또한, 도 12의 (C)의 영역 C는 원자수비가 [In]:[M]:[Zn]=0:1:0인 것 또는 이 근방의 값인 것을 나타낸다.
특히, 반도체 S2로서 영역 A에 나타내어진 원자수비를 갖는 산화물을 사용하는 경우, 절연체 S1 및 절연체 S3으로서 [M]/[In]이 1 이상인 산화물을 사용하는 것이 바람직하고, 더 바람직하게는 2 이상인 산화물이다. 또한, 절연체 S3으로서 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물을 사용하는 것이 적합하다.
기판(400)으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘저마늄, 비소화갈륨, 인화인듐, 산화아연, 산화갈륨으로 이루어진 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들의 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(400)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여 가요성 기판인 기판(400)에 전치하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한 기판(400)으로서 섬유를 짠 시트, 필름, 또는 포일 등을 사용하여도 좋다. 또한, 기판(400)이 신축성을 가져도 좋다. 또한, 기판(400)은 접거나 당기는 동작을 멈추었을 때, 원래의 형상으로 돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 돌아가지 않는 성질을 가져도 좋다. 기판(400)은 두께가 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하인 영역을 갖는다. 기판(400)을 얇게 하면 트랜지스터를 갖는 반도체 장치를 경량화시킬 수 있다. 또한, 기판(400)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나 접거나 당기는 동작을 멈추었을 때 원래의 형상으로 돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판(400) 위의 반도체 장치가 받는 충격 등을 완화시킬 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(400)은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판(400)으로서는 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선팽창률이 낮기 때문에 가요성 기판인 기판(400)으로서 적합하다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
<트랜지스터의 제작 방법 1>
아래에서는 본 발명에 따른 도 4의 트랜지스터의 제작 방법을 도 15~도 21을 사용하여 설명한다.
우선, 기판(400)을 준비한다.
다음에, 절연체(401)를 형성하고, 절연체(401) 위에 절연체(301)가 되는 절연체를 형성한다. 다음에, 절연체(301)가 되는 절연체에 절연체(401)에 도달된 홈(groove)을 형성한다. 홈에는 예를 들어 구멍이나 개구부 등도 포함된다. 홈의 형성에는 웨트 에칭을 사용하여도 좋지만, 미세 가공에는 드라이 에칭을 사용하는 것이 바람직하다. 또한, 절연체(401)로서는 절연체(301)가 되는 절연체를 에칭하여 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(301)가 되는 절연체에 산화실리콘막을 사용하는 경우에는 절연체(401)로서는 질화실리콘막, 산화알루미늄막, 또는 산화하프늄막을 사용하면 좋다.
홈을 형성한 후에 도전체(310a) 또는 도전체(310b)가 되는 도전체를 형성한다. 도전체(310a) 또는 도전체(310b)가 되는 도전체는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화탄탈럼, 질화텅스텐, 질화타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘텅스텐 합금과의 적층막으로 할 수 있다.
다음에, CMP에 의하여 절연체(301) 위의 도전체(310a) 또는 도전체(310b)가 되는 도전체를 제거한다. 이로써, 홈에만 도전체(310a) 및 도전체(310b)가 잔존함으로써 상면이 평탄한 배선층을 형성할 수 있다.
또는, 절연체(301) 위에 도전체(310a) 및 도전체(310b)가 되는 도전체를 형성하고, 리소그래피법 등을 사용하여 도전체(310a) 및 도전체(310b)를 형성하여도 좋다.
다음에, 절연체(301) 위 및 도전체(310a) 및 도전체(310b) 위에 절연체(302)를 형성한다. 절연체(302) 위에 절연체(303)를 형성한다. 절연체(303)는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 것이 바람직하다. 예를 들어, 질화실리콘막, 산화알루미늄막, 산화하프늄막을 사용하면 좋다. 절연체(303)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 절연체(303) 위에 절연체(402)를 형성한다. 다음에, 절연체(402)에 산소를 첨가하는 처리를 하여도 좋다. 산소를 첨가하는 처리로서는 예를 들어 이온 주입법, 플라스마 처리법 등이 있다. 또는, 산화성 가스에 의하여 가열 처리하여도 좋다. 또한, 절연체(402)에 첨가된 산소는 과잉 산소가 된다.
다음에, 절연체(402) 위에 절연체(306a)를 형성한다. 다음에, 절연체(306a)에 산소를 첨가하는 처리를 하여도 좋다. 산소를 첨가하는 처리로서는 예를 들어 이온 주입법, 플라스마 처리법 등이 있다. 또한, 절연체(306a)에 첨가된 산소는 과잉 산소가 된다. 다음에, 절연체(306a) 위에 반도체(306b)를 형성한다.
다음에, 제 1 가열 처리를 하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하로 하면 좋다. 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함한 분위기에서 제 1 가열 처리를 한다. 감압 상태에서 제 1 가열 처리를 하여도 좋다. 또는, 제 1 가열 처리로서 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함한 분위기에서 가열 처리하여도 좋다. 제 1 가열 처리에 의하여 반도체의 결정성 향상이나 수소나 물 등의 불순물의 제거 등이 가능하다. 또는, 제 1 가열 처리는 감압 상태에서 산소를 포함한 플라스마 처리를 하여도 좋다. 산소를 포함한 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 플라스마 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가하여 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 반도체(306b) 내에 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 한 후, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 하여도 좋다.
다음에, 반도체(306b) 위에 도전체(414)를 형성한다(도 15의 (A)~(C) 참조).
다음에, 도전체(414)를 리소그래피법 등으로 가공하여 도전체(415)를 형성한다(도 16의 (A)~(C) 참조).
다음에, 절연체(306a), 반도체(306b), 및 도전체(415)를 리소그래피법 등으로 가공함으로써, 절연체(406a), 반도체(406b), 도전체(416a1), 및 도전체(416a2)를 갖는 다층막을 형성한다. 도전체(414)를 형성할 때, 반도체(306b) 상면에 대미지를 줌으로써 영역(407)이 형성된다. 영역(407)은 반도체(306b)의 저항이 저감된 영역을 갖기 때문에, 도전체(415)와 반도체(306b) 사이의 콘택트 저항이 저감된다. 또한, 다층막을 형성할 때, 절연체(402)도 에칭되어 일부의 영역이 얇아지는 경우가 있다. 즉, 절연체(402)는 다층막과 접촉되는 영역에 볼록부를 갖는 형상이 되는 경우가 있다(도 17의 (A)~(C) 참조).
다음에 산소를 포함한 플라스마 처리를 한다. 산소를 포함한 플라스마 처리를 함으로써 도전체(416a1) 측면 및 도전체(416a1) 상면을 산화시켜 절연체(424a1)를 형성한다. 또한, 도전체(416a2) 측면 및 도전체(416a2) 상면을 산화시켜 절연체(424a2)를 형성한다. 예를 들어 도전체(416a1) 및 도전체(416a2)로서 텅스텐 및 실리콘을 포함한 도전체를 사용한 경우, 산소를 포함한 플라스마 처리를 함으로써 절연체(424a1) 및 절연체(424a2)는 산화실리콘이 된다.
산소를 포함한 플라스마 처리로서 고밀도 플라스마를 사용하여도 좋다. 산소를 포함한 고밀도 플라스마 처리를 함으로써 도전체(416a1) 측면, 도전체(416a1) 상면, 도전체(416a2) 측면, 및 도전체(416a2) 상면을 효율적으로 산화시킬 수 있다.
또한, 산소를 포함한 플라스마 처리를 함으로써, 산소 라디칼이 생성되어 반도체(406b) 상면, 반도체(406b) 측면, 및 절연체(406a) 측면이 노출된 영역, 즉 채널 형성 영역을 포함한 영역이 과잉 산소를 받아들일 수 있어, 채널 형성 영역의 산소 빈자리를 저감할 수 있다(도 18의 (A)~(C) 참조).
다음에, 절연체(406c)를 형성한다. 다음에, 절연체(406c) 위에 절연체(412)를 형성한다.
다음에, 도전체(404)가 되는 도전체를 형성한다. 다음에, 도전체(404)가 되는 도전체를 리소그래피법 등으로 가공하여 도전체(404)를 형성한다(도 19의 (A)~(C) 참조).
또한, 여기서는 절연체(412) 및 절연체(406c)를 가공하지 않은 예를 기재하였지만, 본 발명의 일 형태에 따른 트랜지스터는 이것에 한정되지 않는다. 예를 들어 도전체(404)를 가공할 때 절연체(412) 및 절연체(406c)를 에칭 가공하여도 좋다. 또는, 도전체(404)의 가공과 절연체(412) 및 절연체(406c)의 에칭을 서로 다른 리소그래피법을 사용한 공정으로 행하여도 좋다. 서로 다른 리소그래피법을 사용한 공정으로 가공함으로써 서로 독립된 형상으로 하는 것이 쉬워질 경우가 있다.
다음에, 절연체(412) 위 및 도전체(404) 위에 절연체(410)를 형성한다. 절연체(410)는 상면이 평탄성을 갖도록 형성되어도 좋다. 예를 들어, 절연체(410)는 형성된 직후에 그 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(410)는 형성된 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등이 상면으로부터 제거됨으로써 평탄성을 가져도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는 CMP 처리, 드라이 에칭 처리 등이 있다. 다만, 절연체(410) 상면이 평탄성을 갖지 않아도 된다. 또한, 절연체(410)는 다층 구조로 하여도 좋다. 예를 들어, 산소를 갖는 플라스마를 사용하여 산화알루미늄막 등을 형성하여 적층할 수 있다. 산소를 갖는 플라스마를 사용하여 산화알루미늄을 형성함으로써 이 플라스마 내의 산소를 과잉 산소로서 절연체(412) 측면, 절연체(406c) 측면, 반도체(406b) 측면, 및 절연체(406a) 측면 등에 첨가할 수 있다.
다음에, 절연체(410) 위에 절연체(408)를 형성한다. 절연체(408)로서 산소를 갖는 플라스마를 사용하여 산화알루미늄을 형성함으로써 이 플라스마 내의 산소를 과잉 산소로서 절연체(410) 등에 첨가할 수 있다(도 20의 (A)~(C) 참조).
또한, 절연체(408)는 다층 구조로 할 수 있다. 예를 들어, 첫 번째 층으로서 스퍼터링법에 의하여 산화알루미늄을 형성하고, 두 번째 층으로서 ALD법에 의하여 산화알루미늄을 형성하여도 좋다. 첫 번째 층으로서 스퍼터링법에 의하여 산화알루미늄을 형성함으로써 절연체(410)에 과잉 산소를 첨가하고, 두 번째 층으로서 ALD법에 의하여 산화알루미늄을 형성함으로써 절연체(410)에 첨가한 과잉 산소가 위쪽으로 확산되는 것을 방지할 수 있다.
절연체(408)가 형성된 후의 타이밍에 제 2 가열 처리를 하여도 좋다. 제 2 가열 처리를 함으로써, 절연체(410) 등에 포함되는 과잉 산소가 절연체(412), 절연체(406c), 및 절연체(406a)를 통과하여 반도체(406b)까지 이동하기 때문에, 반도체(406b)의 결함(산소 빈자리)을 저감할 수 있다.
또한, 절연체(410) 등에 포함되는 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도로 제 2 가열 처리를 하면 좋다. 예를 들어, 제 1 가열 처리의 기재를 참조하여도 좋다. 또는, 제 2 가열 처리의 온도는 제 1 가열 처리의 온도와 같거나 제 1 가열 처리의 온도보다 낮은 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도차는 0℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연체(402)로부터 과잉 산소(산소)가 불필요하게 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열이 제 2 가열 처리와 동등한 가열 처리를 겸할 수 있으면, 제 2 가열 처리를 하지 않아도 되는 경우가 있다.
다음에, 리소그래피법을 사용하여 절연체(408), 절연체(410), 절연체(412), 절연체(406c), 절연체(402), 절연체(303), 및 절연체(302)를 통과하여 도전체(310b)에 도달된 개구부와, 절연체(408), 절연체(410), 절연체(412), 절연체(406c), 및 절연체(424a1) 또는 절연체(424a2)를 통과하여 도전체(416a1) 및 도전체(416a2)에 도달된 개구부와, 절연체(408) 및 절연체(410)를 통과하여 도전체(404)에 도달된 개구부를 형성한다.
개구부의 다른 형성 방법으로서 절연체(408) 위에 도전체를 형성하고, 이 도전체 위에 절연체를 형성하고, 리소그래피법을 사용하여 이 도전체 및 이 절연체를 가공함으로써 이 도전체 및 이 절연체를 갖는 하드 마스크를 형성하고, 이 하드 마스크를 에칭 마스크로서 사용하여 개구부를 형성하여도 좋다. 이 하드 마스크를 에칭 마스크로서 사용함으로써 개구부가 가로 방향으로 확대되거나 변형되는 것 등을 방지할 수 있다. 또한, 이 하드 마스크는 절연체 또는 도전체의 단층으로 할 수도 있다.
또한, 한 번의 리소그래피법에 의하여 각 개구부를 한번에 형성할 수 있지만, 복수 번의 리소그래피법에 의하여 각 개구부를 형성하여도 좋다.
다음에, 각 개구부에 도전체(433), 도전체(431), 도전체(429), 및 도전체(437)를 메운다(도 21의 (A)~(C) 참조).
다음에, 절연체(408) 위, 도전체(433) 위, 도전체(431) 위, 도전체(429) 위, 및 도전체(437) 위에 도전체를 형성하고, 리소그래피법 등에 의하여 이 도전체를 가공함으로써, 도전체(434), 도전체(432), 도전체(430), 및 도전체(438)를 형성한다. 상술한 공정을 거쳐, 도 4에 도시된 트랜지스터를 제작할 수 있다(도 4의 (A)~(C) 참조).
<트랜지스터의 제작 방법 2>
아래에서는, 본 발명에 따른 도 5의 트랜지스터의 제작 방법을 도 22~도 32를 사용하여 설명한다. 또한, 도전체(414)를 형성할 때까지는 상술한 트랜지스터의 제작 방법 1과 마찬가지다(도 22의 (A)~(C) 참조).
다음에, 절연체(306a), 반도체(306b), 및 도전체(414)를 리소그래피법 등으로 가공하여, 절연체(406a), 반도체(406b), 및 도전체(415)를 갖는 다층막을 형성한다. 여기서, 도전체(414)를 형성할 때, 반도체(306b) 상면에 대미지를 줌으로써 영역(407)이 형성된다. 영역(407)은 반도체(406b)의 저항이 저감된 영역을 갖기 때문에, 도전체(415)와 반도체(406b) 사이의 콘택트 저항이 저감된다. 또한, 다층막을 형성할 때, 절연체(402)도 에칭되어 일부의 영역이 얇아지는 경우가 있다. 즉, 절연체(402)는 다층막과 접촉되는 영역에 볼록부를 갖는 형상이 되는 경우가 있다(도 23의 (A)~(C) 참조).
다음에, 절연체(446)를 형성하고, 절연체(446) 위에 도전체(426)를 형성한다. 도전체(426)는 절연체(446) 상면의 단차 부분을 메우도록 형성된다. 그래서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, MCVD법에 의하여 형성하는 도전체(426)와 절연체(446)의 밀착성을 높이기 위하여, 도전체(426)를 ALD법에 의하여 형성한 도전체와, MCVD법에 의하여 형성한 도전체의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, ALD법에 의하여 질화타이타늄을 형성하고 나서, MCVD법에 의하여 텅스텐을 형성하여도 좋다.
다음에, 도전체(426) 위에 절연체(427)를 형성한다(도 24의 (A)~(C) 참조).
다음에, 도전체(426)의 막 두께가 대략 절반이 될 때까지 절연체(427) 및 도전체(426)에 제 1 CMP 처리를 한다. 제 1 CMP 처리에 사용하는 슬러리(지립을 포함한 약액)는 상기 절연체에 적합한 슬러리를 사용하는 것이 바람직하다(도 25의 (A)~(C) 참조).
다음에, 절연체(446)가 노출되고 절연체(446) 표면이 평탄화될 때까지 잔존한 도전체(426) 및 절연체(446)에 제 2 CMP 처리를 함으로써 절연체(409)를 형성한다. 제 2 CMP 처리는 도전체(426)의 연마 레이트에 대하여 절연체(446)의 연마 레이트가 가능한 한 낮게 되도록 혼합된 슬러리를 사용하는 것이 바람직하다. 이 슬러리를 사용함으로써 절연체(446) 표면의 평탄성이 더 향상되는 경우가 있어 바람직하다. 또한, CMP 처리 장치는 제 2 CMP 처리에서 절연체(446)가 노출된 것을 알리는 종점 검출 기능을 가지면 더 바람직하다. 종점 검출 기능을 가짐으로써 제 2 CMP 처리 후의 절연체(446)의 막 두께 제어성이 향상되는 경우가 있어 바람직하다(도 26의 (A)~(C) 참조).
또는, 절연체(446) 위에 도전체, 도전체 위에 절연체를 형성하지 않고, 절연체(446)에 CMP 처리 등을 하여 상면이 평탄하게 되도록 절연체(409)를 형성하여도 좋다. 또는, 절연체(446)는 형성 직후에 상면이 평탄성을 가져도 좋다. 다만, 절연체(446) 상면이 평탄성을 갖지 않아도 된다.
다음에, 절연체(409) 위에 리소그래피법 등에 의하여 레지스트 마스크(423)를 형성한다. 여기서 절연체(409) 상면과 레지스트 마스크의 밀착성을 향상시키기 위하여, 예를 들어, 절연체(409) 위와 레지스트 마스크(423) 사이에 유기물막을 제공하여도 좋다. 또는, 절연체(409) 위에 도전체의 단층 또는 도전체 및 절연체의 적층막을 형성하고, 리소그래피법에 의하여 하드 마스크를 형성하여도 좋다(도 27의 (A)~(C) 참조).
다음에, 드라이 에칭법에 의하여 절연체(409)를 절연체(402)에 도달될 때까지 가공하여 절연체(410)를 형성한다. 이때, 절연체(402)가 절연체(303) 상면이 노출될 때까지 에칭되는 경우가 있다.
다음에, 드라이 에칭법에 의하여 도전체(415)를 가공함으로써, 도전체(416a1)와 도전체(416a2)로 분리한다.
이때, 반도체(406b)는 노출된 영역을 갖는다. 반도체(406b)가 노출된 영역의 영역(407)은 상술한 도전체(415)의 에칭에 의하여 제거되는 경우가 있다(도 28의 (A)~(C) 참조).
드라이 에칭법에 의하여 상술한 가공을 하면, 반도체(406b)가 노출된 영역에 에칭 가스의 잔류 성분 등의 불순물이 부착되는 경우가 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착될 수 있다. 또한, 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소나 수소 등이 부착될 수 있다. 드라이 에칭에 의한 가공 후에 기판을 대기에 노출시키면, 반도체(406b)가 노출된 영역 등이 부식될 수 있다. 그러므로 드라이 에칭에 의한 가공 후에 연속적으로 산소 가스를 사용한 플라스마 처리를 하면, 상기 불순물을 제거할 수 있고, 반도체(406b)가 노출된 영역 등의 부식을 방지할 수 있어 바람직하다.
또는, 불순물의 제거는 예를 들어 희석 플루오린화수소산 등을 사용한 세정 처리 또는 오존 등을 사용한 세정 처리를 하여도 좋다. 또한, 복수의 세정 처리를 조합하여도 좋다. 이로써, 반도체(406b)가 노출된 영역, 바꾸어 말하면, 채널 형성 영역은 저항이 높게 된다.
한편, 도전체(416a1) 및 도전체(416a2)와, 반도체(406b) 상면이 서로 중첩되는 영역(407)은 상술한 바와 같이 도전체(416a1) 및 도전체(416a2)와 반도체(406b) 사이의 콘택트 저항값이 낮게 되므로 양호한 트랜지스터 특성을 얻을 수 있어 바람직하다.
다음에, 산소를 포함한 플라스마 처리를 한다. 산소를 포함한 플라스마 처리를 함으로써 도전체(416a1) 측면을 산화시켜 절연체(424a1)를 형성한다. 또한, 도전체(416a2) 측면을 산화시켜 절연체(424a2)를 형성한다. 예를 들어 도전체(416a1) 및 도전체(416a2)로서 텅스텐 및 실리콘을 포함한 도전체를 사용한 경우, 산소를 포함한 플라스마 처리를 함으로써 절연체(424a1) 및 절연체(424a2)는 산화실리콘이 된다.
산소를 포함한 플라스마 처리로서 고밀도 플라스마를 사용하여도 좋다. 산소를 포함한 고밀도 플라스마 처리를 함으로써 도전체(416a1) 측면 및 도전체(416a2) 측면을 효율적으로 산화시킬 수 있다.
또한, 산소를 포함한 플라스마 처리를 함으로써, 산소 라디칼이 생성되어 반도체(406b) 상면, 반도체(406b) 측면, 및 절연체(406a) 측면이 노출된 영역, 즉 채널 형성 영역을 포함한 영역이 과잉 산소를 받아들일 수 있어, 채널 형성 영역의 산소 빈자리를 저감할 수 있다(도 29의 (A)~(C) 참조).
이어서, 절연체(406c)가 되는 절연체를 형성하고, 절연체(406c)가 되는 절연체 위에 절연체(412)가 되는 절연체를 형성한다. 절연체(406c)가 되는 절연체 및 절연체(412)가 되는 절연체는 절연체(410), 도전체(416a1), 및 도전체(416a2)에 형성되는 개구부 측면 및 바닥 면에 균일한 두께로 형성한다. 따라서, ALD법을 사용하는 것이 바람직하다.
다음에, 도전체(404)가 되는 도전체를 형성한다. 도전체(404)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 도전체(404)가 되는 도전체는 절연체(410) 등에 형성된 개구부를 메우도록 형성한다. 따라서, CVD법(특히 MCVD법)을 사용하는 것이 바람직하다. 또한, 도전체(404)가 되는 도전체와 절연체(410) 등의 밀착성을 높이기 위하여, ALD법 등에 의하여 형성한 도전체와 MCVD법에 의하여 형성한 도전체의 다층막으로 하면 바람직한 경우가 있다. 예를 들어, ALD법에 의하여 질화타이타늄 또는 질화탄탈럼을 형성하고 나서, MCVD법에 의하여 텅스텐을 형성하면 좋다.
다음에, 도전체(404)가 되는 도전체 상면으로부터 CMP 등을 사용하여 도전체(404)가 되는 도전체, 절연체(412)가 되는 절연체, 및 절연체(406c)가 되는 절연체를 절연체(410) 상면에 도달될 때까지 연마 및 평탄화시킴으로써 도전체(404), 절연체(412), 및 절연체(406c)를 형성한다. 이로써, 게이트 전극으로서의 기능을 갖는 도전체(404)는 리소그래피법을 사용하지 않고 자기 정합적으로 형성할 수 있다. 또한, 게이트 전극으로서의 기능을 갖는 도전체(404)와 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a1) 및 도전체(416a2)의 맞춤 정밀도를 고려하지 않고 게이트 전극으로서의 기능을 갖는 도전체(404)를 형성할 수 있으므로, 반도체 장치의 면적을 작게 할 수 있다. 또한, 리소그래피 공정이 불필요하므로 공정 간략화에 의한 생산성 향상이 기대된다(도 30의 (A)~(C) 참조).
다음에, 절연체(410) 위, 절연체(412) 위, 및 절연체(406c) 위에 절연체(418)를 형성하고, 절연체(418) 위에 절연체(408)를 형성한다. 절연체(408)로서 예를 들어 산소를 갖는 플라스마를 사용하여 산화알루미늄을 형성함으로써 이 플라스마 내의 산소를 과잉 산소로서 절연체(418) 상면에 첨가할 수 있다.
절연체(408)가 되는 절연체가 형성된 후의 타이밍에 제 2 가열 처리를 하여도 좋다. 제 2 가열 처리를 함으로써, 절연체(418)에 포함되는 과잉 산소가 절연체(410), 절연체(402), 및 절연체(406a)를 통과하여 반도체(406b)까지 이동한다. 또한, 절연체(418)에 포함되는 과잉 산소가 절연체(412)를 통과하여 반도체(406b)까지 이동한다. 또한, 절연체(418)에 포함되는 과잉 산소가 절연체(406c)를 통과하여 반도체(406b)까지 이동한다. 이와 같이 3가지 경로를 통과하여 과잉 산소가 반도체(406b)까지 이동하기 때문에, 반도체(406b)의 결함(산소 빈자리)을 저감할 수 있다.
또한, 절연체(418)에 포함되는 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도로 제 2 가열 처리를 하면 좋다. 예를 들어, 제 1 가열 처리의 기재를 참조하여도 좋다. 또는, 제 2 가열 처리의 온도는 제 1 가열 처리의 온도보다 낮은 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도차는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연체(402)로부터 과잉 산소(산소)가 불필요하게 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열이 제 2 가열 처리와 동등한 가열 처리를 겸할 수 있으면, 제 2 가열 처리를 하지 않아도 되는 경우가 있다.
다음에, 절연체(408) 위에 절연체(428)를 형성한다. 절연체(428)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다(도 31의 (A)~(C) 참조).
다음에, 리소그래피법을 사용하여 절연체(428), 절연체(408), 절연체(418), 절연체(410), 절연체(402), 절연체(303), 및 절연체(302)를 통과하여 도전체(310b)에 도달된 개구부와, 절연체(428), 절연체(408), 절연체(418), 및 절연체(410)를 통과하여 도전체(416a1) 및 도전체(416a2)에 도달된 개구부와, 절연체(428), 절연체(408), 및 절연체(418)를 통과하여 도전체(404)에 도달된 개구부를 형성한다.
개구부의 다른 형성 방법으로서 절연체(428) 위에 도전체를 형성하고, 이 도전체 위에 절연체를 형성하고, 리소그래피법을 사용하여 이 도전체 및 이 절연체를 가공함으로써 이 도전체 및 이 절연체를 갖는 하드 마스크를 형성하고, 이 하드 마스크를 에칭 마스크로서 사용하여 개구부를 형성하여도 좋다. 이 하드 마스크를 에칭 마스크로서 사용함으로써 개구부가 가로 방향으로 확대되거나 변형되는 것 등을 방지할 수 있다. 또한, 이 하드 마스크는 절연체 또는 도전체의 단층으로 할 수도 있다.
또한, 한 번의 리소그래피법에 의하여 각 개구부를 한번에 형성할 수 있지만, 복수 번의 리소그래피법에 의하여 각 개구부를 형성하여도 좋다.
다음에, 각 개구부에 도전체(433), 도전체(431), 도전체(429), 및 도전체(437)를 메운다(도 32의 (A)~(C) 참조).
다음에, 절연체(428) 위, 도전체(433) 위, 도전체(431) 위, 도전체(429) 위, 및 도전체(437) 위에 도전체를 형성하고, 리소그래피법 등에 의하여 이 도전체를 가공함으로써, 도전체(434), 도전체(432), 도전체(430), 및 도전체(438)를 형성한다. 상술한 공정을 거쳐, 도 5에 도시된 트랜지스터를 제작할 수 있다(도 5의 (A)~(C) 참조).
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
<기억 장치 1>
본 발명의 일 형태에 따른 트랜지스터를 사용한, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 33에 도시하였다.
도 33의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 오프 전류가 낮은 트랜지스터인 것이 바람직하다. 트랜지스터(3300)로서 예를 들어 산화물 반도체를 사용한 트랜지스터를 사용할 수 있다. 트랜지스터(3300)는 오프 전류가 낮기 때문에 반도체 장치의 특정 노드에 기억 내용을 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 33의 (A)에서 제 1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 하나와 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 하나는 용량 소자(3400)의 전극 중 하나와 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극 중 다른 하나와 전기적으로 접속된다.
도 33의 (A)에 도시된 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 갖기 때문에 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 하여 트랜지스터(3300)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 전극 중 하나에 전기적으로 접속되는 노드 FG에 공급된다. 즉, 트랜지스터(3200)의 게이트에 소정의 전하가 공급된다(기록). 여기서는, 다른 전위 레벨을 주는 2가지 전하(아래에서, Low 레벨 전하 및 High 레벨 전하라고 함) 중 어느 하나가 공급된다. 이 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 하여 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 낮기 때문에, 노드(FG)의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)의 전위는 노드(FG)에 유지된 전하량에 따른 전위가 된다. 이 이유는, 트랜지스터(3200)를 n채널형 트랜지스터로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth_H가 트랜지스터(3200)의 게이트에 Low 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth_L보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란 트랜지스터(3200)를 "도통 상태"로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써 노드 FG에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에서 노드 FG에 High 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면 트랜지스터(3200)는 "도통 상태"가 된다. 한편, 노드 FG에 Low 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(<Vth_L)이 되더라도 트랜지스터(3200)는 "비도통 상태"가 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 노드 FG에 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치한 경우, 판독 시에 원하는 메모리 셀의 정보를 판독할 필요가 있다. 예를 들어, 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전위에 상관없이 트랜지스터(3200)가 "비도통 상태"가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선(3005)에 공급함으로써, 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 좋다. 또는, 예를 들어 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전위에 상관없이 트랜지스터(3200)가 "도통 상태"가 되는 전위, 즉 Vth_L보다 높은 전위를 제 5 배선(3005)에 공급함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 좋다.
<반도체 장치의 구조 1>
도 34는 도 33의 (A)에 대응하는 반도체 장치의 단면도다. 도 34에 도시된 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200) 위쪽에 배치된다. 또한, 트랜지스터(3300)로서 도 4의 트랜지스터를 사용하고, 용량 소자(3400)로서 도 1의 용량 소자를 사용한 예를 기재하였지만, 본 발명의 일 형태에 따른 반도체 장치는 이것에 한정되지 않는다. 따라서, 상술한 트랜지스터 및 용량 소자의 기재를 적절히 참작한다.
또한, 도 34에 도시된 반도체 장치는 트랜지스터(3200)가 Fin형인 경우를 도시한 것이다. 트랜지스터(3200)를 Fin형으로 함으로써, 실효상의 채널 폭이 증대되어 트랜지스터(3200)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(3200)의 오프 특성을 향상시킬 수 있다. 트랜지스터(3200)는 반도체 기판(450)을 사용한 트랜지스터다. 트랜지스터(3200)는 반도체 기판(450)의 영역(474a), 반도체 기판(450)의 영역(474b), 절연체(462), 및 도전체(454)를 갖는다.
트랜지스터(3200)에서 영역(474a) 및 영역(474b)은 소스 영역 및 드레인 영역으로서의 기능을 갖는다. 또한, 절연체(462)는 게이트 절연체로서의 기능을 갖는다. 또한, 도전체(454)는 게이트 전극으로서의 기능을 갖는다. 따라서, 도전체(454)에 인가하는 전위에 의하여 채널 형성 영역의 저항을 제어할 수 있다. 즉, 도전체(454)에 인가하는 전위에 의하여 영역(474a)과 영역(474b) 사이의 도통 또는 비도통을 제어할 수 있다.
반도체 기판(450)으로서는 예를 들어 실리콘, 저마늄 등을 사용한 단체 반도체 기판, 또는 탄소화실리콘, 실리콘저마늄, 비소화갈륨, 인화인듐, 산화아연, 산화갈륨 등을 사용한 화합물 반도체 기판 등을 사용하면 좋다. 바람직하게는 반도체 기판(450)으로서 단결정 실리콘 기판을 사용한다.
반도체 기판(450)으로서 n형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용한다. 다만, 반도체 기판(450)으로서 p형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용하여도 좋다. 이 경우, 트랜지스터(3200)가 되는 영역에는 n형 도전형을 부여하는 불순물을 갖는 웰을 배치하면 좋다. 또는, 반도체 기판(450)이 i형이라도 좋다.
반도체 기판(450) 상면은 (110)면을 갖는 것이 바람직하다. 이로써, 트랜지스터(3200)의 온 특성을 향상시킬 수 있다.
영역(474a) 및 영역(474b)은 p형 도전형을 부여하는 불순물을 갖는 영역이다. 이와 같이 하여 트랜지스터(3200)는 p채널형 트랜지스터를 구성한다.
트랜지스터(3200)가 p채널형 트랜지스터인 경우에 대하여 설명하였지만, 트랜지스터(3200)가 n채널형 트랜지스터라도 상관없다.
또한, 영역(460) 등에 의하여 트랜지스터(3200)는 인접한 트랜지스터와 분리된다. 영역(460)은 절연성을 갖는 영역이다.
도 34에 도시된 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469), 절연체(498), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(476c), 도전체(479a), 도전체(479b), 도전체(479c), 도전체(477a), 도전체(477b), 도전체(477c), 도전체(484a), 도전체(484b), 도전체(484c), 도전체(484d), 도전체(483a), 도전체(483b), 도전체(483c), 도전체(483d), 도전체(483e), 도전체(483f), 도전체(485a), 도전체(485b), 도전체(485c), 도전체(485d), 도전체(487a), 도전체(487b), 도전체(487c), 도전체(488a), 도전체(488b), 도전체(488c), 도전체(490a), 도전체(490b), 도전체(489a), 도전체(489b), 도전체(491a), 도전체(491b), 도전체(491c), 도전체(492a), 도전체(492b), 도전체(492c), 도전체(494), 도전체(496), 절연체(406a), 반도체(406b), 및 절연체(406c)를 갖는다.
절연체(464)는 트랜지스터(3200) 위에 배치된다. 또한, 절연체(466)는 절연체(464) 위에 배치된다. 또한, 절연체(468)는 절연체(466) 위에 배치된다. 또한, 절연체(470)는 절연체(468) 위에 배치된다. 또한, 절연체(472)는 절연체(470) 위에 배치된다. 또한, 절연체(475)는 절연체(472) 위에 배치된다. 또한, 트랜지스터(3300)는 절연체(475) 위에 배치된다. 또한, 절연체(408)는 트랜지스터(3300) 위에 배치된다. 또한, 절연체(428)는 절연체(408) 위에 배치된다. 또한, 절연체(465)는 절연체(428) 위에 배치된다. 또한, 용량 소자(3400)는 절연체(465) 위에 배치된다. 또한, 절연체(469)는 용량 소자(3400) 위에 배치된다.
절연체(464)는 영역(474a)에 도달된 개구부, 영역(474b)에 도달된 개구부, 및 도전체(454)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(480a), 도전체(480b), 또는 도전체(480c)가 메워진다.
또한, 절연체(466)는 도전체(480a)에 도달된 개구부, 도전체(480b)에 도달된 개구부, 및 도전체(480c)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(478a), 도전체(478b), 또는 도전체(478c)가 메워진다.
또한, 절연체(468)는 도전체(478a)에 도달된 개구부, 도전체(478b)에 도달된 개구부, 및 도전체(478c)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(476a), 도전체(476b), 또는 도전체(476c)가 메워진다.
또한, 절연체(468) 위에, 도전체(476a)와 접촉되는 도전체(479a), 도전체(476b)와 접촉되는 도전체(479b), 및 도전체(476c)와 접촉되는 도전체(479c)를 갖는다. 또한, 절연체(472)는 절연체(470)를 통과하여 도전체(479a)에 도달된 개구부, 절연체(470)를 통과하여 도전체(479b)에 도달된 개구부, 및 절연체(470)를 통과하여 도전체(479c)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(477a), 도전체(477b), 또는 도전체(477c)가 메워진다.
또한, 절연체(475)는 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구부, 도전체(477a)에 도달된 개구부, 도전체(477b)에 도달된 개구부, 및 도전체(477c)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(484d), 도전체(484a), 도전체(484b), 또는 도전체(484c)가 메워진다.
또한, 도전체(484d)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 좋다. 또는, 예를 들어, 도전체(484d)에 일정한 전위를 인가함으로써, 트랜지스터(3300)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 또는, 예를 들어, 도전체(484d)와 트랜지스터(3300)의 톱 게이트 전극을 전기적으로 접속시켜도 좋다. 이로써, 트랜지스터(3300)의 온 전류를 높일 수 있다. 또한, 펀치 스루 현상을 억제할 수 있으므로, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정화시킬 수 있다.
또한, 절연체(402)는 도전체(484a)에 도달된 개구부, 도전체(484c)에 도달된 개구부, 및 도전체(484b)에 도달된 개구부를 갖는다.
또한, 절연체(428)는 절연체(408), 절연체(410), 및 절연체(402)를 통과하여 도전체(484a), 도전체(484b), 및 도전체(484c)에 도달된 개구부와, 절연체(408), 절연체(410), 및 절연체(402)를 통과하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 하나인 도전체에 도달된 2개의 개구부와, 절연체(408) 및 절연체(410)를 통과하여 트랜지스터(3300)의 게이트 전극의 도전체에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(483a), 도전체(483b), 도전체(483c), 도전체(483e), 도전체(483f), 또는 도전체(483d)가 메워진다.
또한, 절연체(428) 위에 도전체(483a, 483e)와 접촉되는 도전체(485a)와, 도전체(483b)와 접촉되는 도전체(485b)와, 도전체(483c, 483f)와 접촉되는 도전체(485c)와, 도전체(483d)와 접촉되는 도전체(485d)를 갖는다. 또한, 절연체(465)는 도전체(485a)에 도달된 개구부와, 도전체(485b)에 도달된 개구부와, 도전체(485c)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(487a), 도전체(487b) 또는 도전체(487c)가 메워진다.
또한, 절연체(465) 위에 도전체(487a)와 접촉되는 도전체(488a)와, 도전체(487b)와 접촉되는 도전체(488b)와, 도전체(487c)와 접촉되는 도전체(488c)를 갖는다. 또한, 절연체(467)는 도전체(488a)에 도달된 개구부와, 도전체(488b)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(490a) 또는 도전체(490b)가 메워진다. 또한, 도전체(488c)는 용량 소자(3400)의 전극 중 하나인 도전체(494)와 접촉된다.
또한, 절연체(467) 위에 도전체(490a)와 접촉되는 도전체(489a)와, 도전체(490b)와 접촉되는 도전체(489b)를 갖는다. 또한, 절연체(469)는 도전체(489a)에 도달된 개구부와, 도전체(489b)에 도달된 개구부와, 용량 소자(3400)의 전극 중 다른 하나인 도전체(496)에 도달된 개구부를 갖는다. 또한, 개구부에는 각각 도전체(491a), 도전체(491b), 또는 도전체(491c)가 메워진다.
또한, 절연체(469) 위에는 도전체(491a)와 접촉되는 도전체(492a)와, 도전체(491b)와 접촉되는 도전체(492b)와, 도전체(491c)와 접촉되는 도전체(492c)를 갖는다.
절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469), 및 절연체(498)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다. 특히, 절연체(498)로서는 예를 들어 도전체(494)를 산화시켜 형성한 절연체를 사용하여도 좋다. 또한, 예를 들어, 이 절연체와, 산화알루미늄, 산화마그네슘, 산화갈륨, 산화저마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄, 또는 산화탄탈럼 등의 금속 산화물, 산화실리콘, 질화산화실리콘, 또는 질화실리콘 등의 다층막으로 할 수도 있다.
절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469), 또는 절연체(498) 중 하나 이상은 수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(3300)의 근방에 수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체를 배치함으로써, 트랜지스터(3300)의 전기 특성을 안정화시킬 수 있다.
수소 등의 불순물 및 산소를 블로킹하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층하여 사용하면 좋다.
도전체(480a), 도전체(480b)와, 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(476c), 도전체(479a), 도전체(479b), 도전체(479c), 도전체(477a), 도전체(477b), 도전체(477c), 도전체(484a), 도전체(484b), 도전체(484c), 도전체(484d), 도전체(483a), 도전체(483b)와, 도전체(483c), 도전체(483d), 도전체(483e), 도전체(483f), 도전체(485a), 도전체(485b), 도전체(485c), 도전체(485d), 도전체(487a), 도전체(487b), 도전체(487c), 도전체(488a), 도전체(488b), 도전체(488c), 도전체(490a), 도전체(490b)와, 도전체(489a), 도전체(489b)와, 도전체(491a), 도전체(491b), 도전체(491c), 도전체(492a), 도전체(492b), 도전체(492c), 도전체(494), 및 도전체(496)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중에서 선택된 하나 이상을 포함한 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어, 합금이나 화합물이라도 좋고, 알루미늄을 포함한 도전체, 구리, 및 타이타늄을 포함한 도전체, 구리 및 망가니즈를 포함한 도전체, 인듐, 주석, 및 산소를 포함한 도전체, 타이타늄 및 질소를 포함한 도전체, 텅스텐 및 실리콘을 포함한 도전체 등을 사용하여도 좋다.
반도체(406b)로서는 산화물 반도체를 사용하는 것이 바람직하다. 다만, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘저마늄, 탄소화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 또는 유기 반도체 등을 사용하여도 상관없는 경우가 있다.
절연체(406a) 및 절연체(406c)로서는 반도체(406b)를 구성하는 원소 중에서 산소 이외의 하나 이상 또는 두 개 이상의 원소로 구성되는 산화물을 사용하는 것이 바람직하다. 다만, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘저마늄, 탄소화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 또는 유기 반도체 등을 사용하여도 상관없는 경우가 있다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480a), 도전체(478a), 도전체(476a), 도전체(479a), 도전체(477a), 도전체(484a), 도전체(483a), 도전체(485a), 및 도전체(483e)를 통하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 하나인 도전체와 전기적으로 접속된다. 또한, 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c), 도전체(478c), 도전체(476c), 도전체(479c), 도전체(477c), 도전체(484c), 도전체(483c), 도전체(485c), 및 도전체(483f)를 통하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 다른 하나인 도전체와 전기적으로 접속된다.
용량 소자(3400)는 도전체(483f), 도전체(485c), 도전체(487c), 및 도전체(488c)를 통하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 하나와 전기적으로 접속되는 용량 소자(3400)의 전극 중 하나인 도전체(494)와, 절연체(498)와, 용량 소자(3400)의 전극 중 다른 하나인 도전체(496)를 갖는다. 또한, 용량 소자(3400)는 트랜지스터(3300)의 위쪽 또는 아래쪽에 형성함으로써, 반도체 장치의 크기를 축소할 수 있어 적합하다.
본 실시형태에서는 트랜지스터(3200) 위에 트랜지스터(3300)를 갖고, 트랜지스터(3300) 위에 용량 소자(3400)를 갖는 반도체 장치의 일례를 기재하였지만, 트랜지스터(3200) 위에 트랜지스터(3300)와 같은 반도체를 갖는 트랜지스터를 하나 이상 갖는 구성으로 하여도 상관없다. 또는, 트랜지스터(3200) 위에 용량 소자(3400)를 갖고, 용량 소자(3400) 위에 트랜지스터(3300)를 가져도 좋다. 이러한 구성으로 함으로써 반도체 장치의 집적도를 더 높일 수 있다(도 35 참조).
이 외의 구조는 도 4 등의 기재를 적절히 참작할 수 있다.
<기억 장치 2>
도 33의 (B)의 반도체 장치는 트랜지스터(3200)를 갖지 않는 점에서 도 33의 (A)의 반도체 장치와 다르다. 이 경우에도, 도 33의 (A)의 반도체 장치와 같은 동작에 의하여 정보의 기록 및 유지 동작이 가능하다.
도 33의 (B)의 반도체 장치에서의 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되고, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 이 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 전극 중 하나의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 다른 값을 갖는다.
예를 들어, 용량 소자(3400)의 전극 중 하나의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서 용량 소자(3400)의 전극 중 하나의 전위가 V1과 V0(V1>V0)의 2가지 상태를 갖는다고 가정하면, 전위 V1을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로로서 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
산화물 반도체를 사용하고 오프 전류가 낮은 트랜지스터를 적용함으로써, 상술한 바와 같은 반도체 장치는 기억 내용을 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)라도 기억 내용을 오랫동안 유지할 수 있다.
또한, 상기 반도체 장치는 정보의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 같이 플로팅 게이트에 전자를 주입하거나 플로팅 게이트로부터 전자를 뽑아내지 않기 때문에, 절연체의 열화와 같은 문제가 발생하지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없고 신뢰성이 비약적으로 향상된 반도체 장치다. 또한, 트랜지스터의 도통 상태 및 비도통 상태에 따라 정보가 기록되기 때문에 고속 동작이 가능하다. 본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
<반도체 장치의 구조 2>
본 실시형태에서는 본 발명의 일 형태의 트랜지스터를 이용한 회로의 일례에 대하여 도면을 참조하여 설명한다.
<단면 구조>
도 36의 (A) 및 (B)에 본 발명의 일 형태의 반도체 장치의 단면도를 도시하였다. 도 36의 (A)에서 X1-X2 방향은 채널 길이 방향, 도 36의 (B)에서 Y1-Y2 방향은 채널 폭 방향을 나타낸다. 도 36의 (A) 및 (B)의 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(2200)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(2100)를 갖는다. 도 36의 (A) 및 (B)는 제 2 반도체 재료를 사용한 트랜지스터(2100)로서 도 4에 예시한 트랜지스터를 적용한 예를 나타낸 것이다.
제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 금제대폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘(변형 실리콘을 포함함), 저마늄, 실리콘저마늄, 탄소화실리콘, 비소화갈륨, 비소화알루미늄갈륨, 인화인듐, 질화갈륨, 유기 반도체 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터로서 상술한 실시형태에서 예시한 트랜지스터를 적용함으로써, 우수한 서브문턱(subthreshold) 특성을 얻을 수 있고, 미세한 트랜지스터로 할 수 있다. 또한, 스위칭 속도가 빠르기 때문에 고속 동작이 가능하고, 오프 전류가 낮기 때문에 누설 전류가 낮다.
트랜지스터(2200)는 n채널형 트랜지스터 또는 p채널형 트랜지스터 중 어느 쪽이라도 좋고, 회로에 따라 적절한 트랜지스터를 사용하면 좋다. 또한, 산화물 반도체를 사용한 본 발명의 일 형태의 트랜지스터를 사용하는 점 외는 사용하는 재료나 구조 등 반도체 장치의 구체적인 구성을 여기에 기재된 것에 한정할 필요는 없다.
도 36의 (A) 및 (B)에 기재된 구성에서는 절연체(2201), 절연체(2207), 및 절연체(2208)를 개재하여 트랜지스터(2200) 상부에 트랜지스터(2100)가 제공되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(2100) 사이에는 복수의 배선(2202)이 제공되어 있다. 또한, 각종 절연체를 메우는 복수의 플러그(2203)에 의하여, 위 층과 아래층에 각각 제공된 배선이나 전극이 전기적으로 접속되어 있다. 또한, 트랜지스터(2100)를 덮는 절연체(2204)와, 절연체(2204) 위의 배선(2205)이 제공되어 있다.
이와 같이 2종류의 트랜지스터를 적층함으로써 회로의 점유 면적이 저감되어 더 높은 밀도로 복수의 회로를 배치할 수 있다.
여기서, 아래층에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)의 반도체막 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단하여 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 위 층에 제공되는 트랜지스터(2100)에 산화물 반도체를 사용한 경우, 트랜지스터(2100)의 반도체막 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 되기 때문에 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200) 위 층에 산화물 반도체를 사용한 트랜지스터(2100)를 적층하여 제공하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연체(2207)를 제공하는 것은 특히 효과적이다. 이로써, 트랜지스터(2200)의 신뢰성이 향상될 뿐 아니라, 절연체(2207)에 의하여 아래층에 수소를 가둠으로써 수소가 아래층으로부터 위 층으로 확산되는 것이 억제되어 트랜지스터(2100)의 신뢰성도 향상시킬 수 있다.
절연체(2207)로서는 예를 들어 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
또한, 산화물 반도체막을 포함하는 트랜지스터(2100)를 덮도록 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 갖는 블로킹막을 형성하는 것이 바람직하다. 이 블로킹막으로서는 절연체(2207)와 같은 재료를 사용할 수 있고, 특히 산화알루미늄을 적용하는 것이 바람직하다. 산화알루미늄막은 성막되는 도중에 아래층의 절연체에 과잉 산소를 첨가할 수 있고, 열 공정에 의하여 과잉 산소가 트랜지스터(2100)의 산화물 반도체층으로 이동하여 산화물 반도체층의 결함을 수복(修復)하는 효과가 있다. 또한, 산화알루미늄막은 수소, 수분 등의 불순물 및 산소의 양쪽 모두의 투과를 차단(블로킹)하는 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 상기 블로킹막으로서 산화알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체막으로부터 산소가 이탈되는 것을 방지함과 함께 산화물 반도체막에 물 및 수소가 혼입되는 것을 방지할 수 있다. 또한, 상기 블로킹막으로서 적층을 갖는 절연체(2204)를 사용하여도 좋고, 상기 블로킹막은 절연체(2204) 아래 측에 제공하여도 좋다.
또한, 트랜지스터(2200)로서 플레이너형 트랜지스터뿐만 아니라 다양한 타입의 트랜지스터를 사용할 수 있다. 예를 들어, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터 등을 사용할 수 있다. 이 경우의 단면도의 예를 도 36의 (E) 및 (F)에 도시하였다. 반도체 기판(2211) 위에 절연체(2212)가 제공되어 있다. 반도체 기판(2211)은 선단이 가는 볼록부(핀이라고도 함)를 갖는다. 또한, 볼록부 위에는 절연체가 제공되어 있어도 좋다. 이 절연체는 볼록부를 형성할 때 반도체 기판(2211)이 에칭되지 않도록 하기 위한 마스크로서 기능한다. 또한, 볼록부는 선단이 가늘지 않아도 되고, 예를 들어 대략 직방체의 볼록부라도 좋고, 선단이 굵은 볼록부라도 좋다. 반도체 기판(2211)의 볼록부 위에는 게이트 절연체(2214)가 제공되고, 그 위에는 게이트 전극(2213)이 제공되어 있다. 반도체 기판(2211)에는 소스 영역 및 드레인 영역(2215)이 형성되어 있다. 또한, 여기서는, 반도체 기판(2211)이 볼록부를 갖는 예를 기재하였지만, 본 발명의 일 형태에 따른 반도체 장치는 이것에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여 볼록부를 갖는 반도체 영역을 형성하여도 상관없다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
<CMOS 회로>
도 36의 (C)에 도시된 회로도는 p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속시키고 각각의 게이트를 접속시키는, 소위 CMOS 회로의 구성을 나타낸 것이다.
<아날로그 스위치>
또한, 도 36의 (D)에 도시된 회로도는 트랜지스터(2100)와 트랜지스터(2200) 각각의 소스와 드레인을 접속시킨 구성을 나타낸 것이다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다. 본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
<CPU>
아래에서는 상술한 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함한 CPU에 대하여 설명한다.
도 37은 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 나타내는 블록도다.
도 37에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 37에 도시된 CPU는 그 구성을 간략화시켜 도시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 37에 도시된 CPU 또는 연산 회로를 포함한 구성을 하나의 코어로 하고, 이 코어를 복수 포함하고, 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 처리할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 한다. 구체적으로는, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 도중에 외부 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 판독 또는 레지스터(1196)에 기록을 한다.
도 37에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 37에 도시된 CPU의 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 유지 동작을 선택한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의하여 데이터를 유지할지 또는 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택된 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택된 경우, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지할 수 있다.
도 38은 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례다. 기억 소자(1200)는 전원이 차단됨으로써 기억 데이터가 휘발되는 회로(1201), 전원이 차단됨으로써 기억 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 인덕터 등의 기타 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)로의 전원 전압의 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)는 하나의 도전형을 갖는(예를 들어, n채널형) 트랜지스터(1213)를 사용하여 구성되고, 스위치(1204)는 하나의 도전형의 반대의 도전형을 갖는(예를 들어, p채널형) 트랜지스터(1214)를 사용하여 구성된 예를 기재하였다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)이 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량 소자(1208)의 전극 중 하나 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드 N2로 한다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)와 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위 VDD를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 전극 중 하나는 전기적으로 접속된다. 여기서, 접속 부분을 노드 N1로 한다. 용량 소자(1207)의 전극 중 다른 하나는 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 전극 중 다른 하나는 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 사용함으로써 생략할 수도 있다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204)는 제어 신호 WE와 다른 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때, 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 하나에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 38은 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호는 논리 소자(1206)에 의하여 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 38에는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 38에서 기억 소자(1200)에 사용되는 트랜지스터 중에서 트랜지스터(1209) 외의 트랜지스터는 산화물 반도체 외의 반도체로 이루어지는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를 채널이 산화물 반도체에 형성되는 트랜지스터로 할 수 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 외에 채널이 산화물 반도체에 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 외의 반도체로 이루어진 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 38에 도시된 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은 회로(1201)에 기억된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 낮다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류와 비교하여 매우 낮다. 그러므로, 트랜지스터(1209)로서 상기 트랜지스터를 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 오랫동안 유지된다. 이와 같이, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써 프리차지 동작을 하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압의 공급이 재개된 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 유지된 신호에 따라 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)가 결정되고, 회로(1202)로부터 신호를 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되더라도 원래의 신호를 정확히 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 이러한 기억 소자(1200)를 사용함으로써, 전원 전압의 공급이 정지됨으로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 전원 공급이 정지되기 전의 상태로 단시간에 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-Tag(Radio Frequency Tag)에도 응용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
<촬상 장치>
도 39의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 상면도다. 촬상 장치(200)는 화소부(210), 화소부(210)를 구동하기 위한 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)를 갖는다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형태로 배치된 복수의 화소(211)를 갖는다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에서 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 등 모두를 가리켜 "주변 회로" 또는 "구동 회로"라고 하는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출광(P1)을 방사할 수 있다.
또한, 주변 회로는 적어도 논리 회로, 스위치, 버퍼, 증폭 회로, 또는 변환 회로 중 하나를 갖는다. 또한, 주변 회로는 화소부(210)를 형성하는 기판 위에 형성되어도 좋다. 또한, 주변 회로의 일부 또는 모두에 IC 칩 등의 반도체 장치를 사용하여도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 중 어느 하나 이상을 생략하여도 좋다.
또한, 도 39의 (B)에 도시된 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에서 화소(211)를 기울여 배치하여도 좋다. 화소(211)를 기울여 배치함으로써, 행방향 및 열방향의 화소 간격(피치)을 짧게 할 수 있다. 이로써, 촬상 장치(200)에서 촬상 품질을 더 높일 수 있다.
<화소의 구성예 1>
촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하고, 각 부화소(212)에 특정한 파장 대역의 빛을 투과하는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 정보를 얻을 수 있다.
도 40의 (A)는 컬러 화상을 얻기 위한 화소(211)의 일례를 도시한 상면도다. 도 40의 (A)의 화소(211)는 적색(R)의 파장 대역의 빛을 투과하는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212R)"라고도 함), 녹색(G)의 파장 대역의 빛을 투과하는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212G)"라고도 함), 및 청색(B)의 파장 대역의 빛을 투과하는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212B)"라고도 함)를 갖는다. 부화소(212)는 포토 센서로서 기능시킬 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B) 각각은 독립된 배선(253)에 접속된다. 또한, 본 명세서 등에서 예를 들어 n행째의 화소(211)에 접속된 배선(248), 배선(249), 및 배선(250)을 각각 배선(248[n]), 배선(249[n]), 및 배선(250[n])이라고 기재한다. 또한, 예를 들어 m열째의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재한다. 또한, 도 40의 (A)에서 m열째의 화소(211)가 갖는 부화소(212R)에 접속된 배선(253)을 배선(253[m]R), 부화소(212G)에 접속된 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속된 배선(253)을 배선(253[m]B)이라고 기재하였다. 부화소(212)는 상기 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는 인접한 화소(211)가 갖는, 동일한 파장 대역의 빛을 투과하는 컬러 필터가 제공된 부화소(212)들이 스위치를 통하여 전기적으로 접속된 구성을 갖는다. 도 40의 (B)에 n행(n은 1 이상 p 이하의 정수) m열(m은 1 이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와, 상기 화소(211)에 인접한 n+1행 m열에 배치된 화소(211)가 갖는 부화소(212)의 접속 예를 도시하였다. 도 40의 (B)에서 n행 m열에 배치된 부화소(212R)와, n+1행 m열에 배치된 부화소(212R)가 스위치(201)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212G)와, n+1행 m열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212B)와, n+1행 m열에 배치된 부화소(212B)가 스위치(203)를 통하여 접속되어 있다.
또한, 부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 청색(B)에 한정되지 않고, 각각 시안색(C), 황색(Y), 및 마젠타색(M)의 빛을 투과하는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3종류의 다른 파장 대역의 빛을 검출하는 부화소(212)를 제공함으로써 풀컬러 화상을 얻을 수 있다.
또는, 각각 적색(R), 녹색(G), 및 청색(B)의 빛을 투과하는 컬러 필터가 제공된 부화소(212)에 추가하여 황색(Y)의 빛을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 또는, 각각 시안색(C), 황색(Y), 및 마젠타색(M)의 빛을 투과하는 컬러 필터가 제공된 부화소(212)에 추가하여 청색(B)의 빛을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 하나의 화소(211)에 4종류의 다른 파장 대역의 빛을 검출하는 부화소(212)를 제공함으로써 얻어진 화상의 색 재현성을 더 높일 수 있다.
또한, 예를 들어 도 40의 (A)에서 적색의 파장 대역의 빛을 검출하는 부화소(212), 녹색의 파장 대역의 빛을 검출하는 부화소(212), 및 청색의 파장 대역의 빛을 검출하는 부화소(212)의 화소수비(또는 수광 면적비)는 1:1:1이 아니라도 상관없다. 예를 들어, 화소수비(수광 면적비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열로 하여도 좋다. 또는, 화소수비(수광 면적비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
또한, 화소(211)에 제공하는 부화소(212)는 하나라도 좋지만, 두 개 이상이 바람직하다. 예를 들어, 동일한 파장 대역의 빛을 검출하는 부화소(212)를 두 개 이상 제공함으로써 용장성이 높아지고 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하고 적외광을 투과시키는 IR(IR: Infrared) 필터를 사용함으로써 적외광을 검출하는 촬상 장치(200)를 실현할 수 있다.
또한, ND(ND: Neutral Density) 필터(감광 필터)를 사용함으로써, 광전 변환 소자(수광 소자)에 대량의 빛이 입사되었을 때 출력이 포화하는 것을 방지할 수 있다. 감광(減光)량이 서로 다른 ND 필터를 조합하여 사용함으로써 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 외에 화소(211)에 렌즈를 제공하여도 좋다. 여기서, 도 41의 단면도를 사용하여 화소(211), 필터(254), 및 렌즈(255)의 배치 예를 설명한다. 렌즈(255)를 제공함으로써 부화소(212)에 제공된 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 41의 (A)에 도시된 바와 같이, 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통과하여 빛(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
다만, 일점쇄선으로 둘러싸인 영역에 도시된 바와 같이, 화살표로 나타내어진 빛(256)의 일부가 배선(257)의 일부에 의하여 차단되는 경우가 있다. 따라서, 도 41의 (B)에 도시된 바와 같이, 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 배치함으로써, 광전 변환 소자(220)가 빛(256)을 효율적으로 수광할 수 있는 구조인 것이 바람직하다. 빛(256)을 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 입사시킴으로써 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 41에 도시된 광전 변환 소자(220)로서 pn형 접합 또는 pin형 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
또한, 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질로서는 셀레늄, 요오드화납, 요오드화수은, 비소화갈륨, 텔루륨화카드뮴, 카드뮴아연 합금 등이 있다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 가시광, 자외광, 적외광 외에, X선, 감마선 등 폭넓은 파장 대역에 걸쳐 광 흡수 계수를 갖는 광전 변환 소자(220)를 실현할 수 있다.
여기서, 촬상 장치(200)가 갖는 하나의 화소(211)는 도 41에 도시된 부화소(212)에 추가하여 제 1 필터를 갖는 부화소(212)를 가져도 좋다.
<화소의 구성예 2>
아래에서는 실리콘을 사용한 트랜지스터와, 본 발명에 따른 산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 구성하는 일례에 대하여 설명한다.
도 42의 (A) 및 (B)는 촬상 장치를 구성하는 소자의 단면도다.
도 42의 (A)에 도시된 촬상 장치는 실리콘 기판(300)에 제공되며 실리콘을 채널 형성 영역으로서 사용한 트랜지스터(351), 트랜지스터(351) 위에 적층하여 배치되며 산화물 반도체를 채널 형성 영역으로서 사용한 트랜지스터(353) 및 트랜지스터(354), 및 실리콘 기판(300)에 제공되며 애노드(361)와 캐소드(362)를 포함한 포토다이오드(360)를 포함한다. 각 트랜지스터 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371)과 전기적으로 접속된다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)와 전기적으로 접속된다.
또한, 촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(305)과, 층(305)과 접촉하여 제공되며 배선(371)을 갖는 층(320)과, 층(320)과 접촉하여 제공되며 트랜지스터(353) 및 트랜지스터(354)를 갖는 층(331)과, 층(331)과 접촉하여 제공되며 배선(372) 및 배선(373)을 갖는 층(340)을 갖는다.
또한, 도 42의 (A)의 단면도의 일례는 실리콘 기판(300)에서 트랜지스터(351)가 형성된 면과 반대 면에 포토다이오드(360)의 수광면을 갖는 구성이다. 이러한 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 그래서, 고개구율의 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 같은 면으로 할 수도 있다.
또한, 실리콘을 채널 형성 영역으로서 사용한 트랜지스터를 사용하여 화소를 구성하는 경우에는 층(305)을 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(305)을 생략하여 산화물 반도체를 채널 형성 영역으로서 사용한 트랜지스터만으로 화소를 구성하여도 좋다.
또한, 도 42의 (A)의 단면도에서, 층(305)에 제공되는 포토다이오드(360)와, 층(331)에 제공되는 트랜지스터가 중첩되도록 형성할 수 있다. 이렇게 하면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 42의 (B)의 촬상 장치는 층(340) 측에서 트랜지스터 위에 포토다이오드(365)를 배치한 구조로 할 수 있다. 도 42의 (B)에서, 예를 들어 층(305)은 실리콘을 채널 형성 영역으로서 사용한 트랜지스터(351) 및 트랜지스터(352)를 갖고, 층(320)은 배선(371)을 갖고, 층(331)은 산화물 반도체층을 채널 형성 영역으로서 사용한 트랜지스터(353) 및 트랜지스터(354)를 갖고, 층(340)은 포토다이오드(365)를 갖고, 포토다이오드(365)는 반도체층(366), 반도체층(367), 및 반도체층(368)으로 구성되며, 배선(373)과 전기적으로 접속되고, 플러그(370)를 통하여 배선(374)과 전기적으로 접속된다.
도 42의 (B)에 도시된 소자 구성으로 함으로써, 개구율을 높일 수 있다.
또한, 포토다이오드(365)에는 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다. 포토다이오드(365)는 n형 반도체층(368), i형 반도체층(367), 및 p형 반도체층(366)이 순차적으로 적층된 구성을 갖는다. i형 반도체층(367)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형 반도체층(366) 및 n형 반도체층(368)에는 각각의 도전형을 부여하는 도펀트를 포함한 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층에 사용한 포토다이오드(365)는 가시광 파장 대역에서의 감도가 높으므로 미약한 가시광을 검지하기 쉽다.
여기서, 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(305)과, 트랜지스터(353) 및 트랜지스터(354)를 갖는 층(331) 사이에는 절연체(380)가 제공된다. 다만, 절연체(380)의 위치는 한정되지 않는다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(351)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(353) 및 트랜지스터(354) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성이 저하되는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터 위 층에 산화물 반도체를 사용한 트랜지스터를 적층하여 제공하는 경우, 이들 사이에 수소를 블로킹하는 기능을 갖는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380) 아래층에 수소를 가둠으로써 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380) 아래층으로부터 절연체(380) 위 층으로 수소가 확산되는 것을 억제할 수 있기 때문에 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성을 향상시킬 수 있다. 또한, 트랜지스터(353) 및 트랜지스터(354) 위에 절연체(381)를 제공함으로써, 산화물 반도체 내의 산소가 확산되는 것을 방지할 수 있으므로 바람직하다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
<RF 태그>
본 실시형태에서는 상술한 실시형태에서 설명한 트랜지스터 또는 기억 장치를 포함한 RF 태그의 구성예에 대하여 도 43을 참조하여 설명한다.
본 실시형태에서의 RF 태그는 내부에 기억 회로를 갖고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단 예를 들어 무선 통신을 이용하여 외부와 정보를 주고 받는 것이다. 이러한 특징으로부터, RF 태그는 물품 등의 개체 정보를 판독함으로써 물품을 식별하는 개체 인증 시스템 등에 사용할 수 있다. 또한 이러한 용도에 사용하기 위하여는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대하여 도 43을 참조하여 설명한다. 도 43은 RF 태그의 구성예를 도시한 블록도다.
도 43에 도시된 바와 같이, RF 태그(800)는 통신기(801)(질문기, 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신된 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), 및 ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제할 수 있는 재료, 예를 들어, 산화물 반도체가 사용된 구성으로 하여도 좋다. 이로써, 역방향 전류에 기인한 정류 작용의 저하를 억제하고, 복조 회로의 출력이 포화되는 것을 방지할 수 있다. 즉, 복조 회로의 입력과 복조 회로의 출력의 관계를 선형 관계에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자기 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3가지로 대별된다. 본 실시형태의 RF 태그(800)는 상술한 방식 중 어느 것에나 사용할 수 있다.
다음에, 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)와 무선 신호(803)를 주고 받기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2배압 정류하고, 정류된 신호를 후단에 제공된 용량 소자에 의하여 평활화함으로써 입력 전위를 생성하기 위한 회로다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로는 입력 교류 신호의 진폭이 크고 내부 생성 전압이 큰 경우에 어떤 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고 각 회로에 공급하기 위한 회로다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하여 복조 신호를 생성하기 위한 회로다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조하기 위한 회로다.
논리 회로(809)는 복조 신호를 해석하고 처리하기 위한 회로다. 기억 회로(810)는 입력된 정보를 유지하는 회로이며, 로 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고, 처리에 따라 출력하기 위한 회로다.
또한, 상술한 각 회로는 필요에 따라 제공할지 여부를 적절히 선택할 수 있다.
여기서, 상술한 실시형태에서 설명한 기억 회로를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 회로는 전원이 차단된 상태라도 정보를 유지할 수 있기 때문에, RF 태그에 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태의 기억 회로는 데이터 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리와 비교하여 현저히 작기 때문에, 데이터 판독 시와 기록 시의 최대 통신 거리의 차이가 생기지 않도록 할 수도 있다. 또한, 데이터 기록 시에 전력이 부족하여 오동작되는 것 또는 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 회로는 비휘발성 메모리로서 사용할 수 있기 때문에 ROM(811)에 적용할 수도 있다. 이 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하여 사용자가 자유롭게 재기록하지 못하게 해 두는 것이 바람직하다. 출하 전에 생산자가 고유 번호를 기록하고 나서 제품을 출하함으로써, 제작된 모든 RF 태그에 고유 번호를 부여하는 것이 아니라 출하하는 우량품에만 고유 번호를 할당할 수 있기 때문에, 출하된 제품의 고유 번호가 불연속되는 일이 없어 출하된 제품에 대응한 고객 관리가 용이해진다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 11)
<표시 장치>
아래에서는 본 발명의 일 형태에 따른 표시 장치에 대하여 도 44 및 도 45를 참조하여 설명한다.
표시 장치의 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등이 사용될 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electroluminescence) 소자, 유기 EL 소자 등을 포함한다. 아래에서는, 표시 장치의 일례로서 EL 소자를 사용한 표시 장치(EL 표시 장치) 및 액정 소자를 사용한 표시 장치(액정 표시 장치)에 대하여 설명한다.
또한, 아래에 기재되는 표시 장치는 표시 소자가 밀봉된 패널과, 이 패널에 컨트롤러 등의 IC가 실장(實裝)된 모듈을 그 범주에 포함한다.
또한, 아래에 기재되는 표시 장치는 화상 표시 디바이스 또는 광원(조명 장치를 포함함)을 말한다. 또한, 커넥터, 예를 들어 FPC(Flexible Printed Circuits), TCP(Tape Carrier Package)가 부착된 모듈, TCP의 끝에 인쇄 배선 기판을 갖는 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함된다.
도 44는 본 발명의 일 형태에 따른 EL 표시 장치의 일례를 도시한 것이다. 도 44의 (A)는 EL 표시 장치의 화소의 회로도다. 도 44의 (B)는 EL 표시 장치 전체의 상면도다. 또한, 도 44의 (C)는 도 44의 (B)의 일점쇄선 M-N 부분의 일부를 따르는 M-N 단면을 도시한 것이다.
도 44의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 일례다.
또한, 본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자의 접속처를 특정하지 않아도 당업자라면 발명의 일 형태를 구성할 수 있는 경우가 있다. 즉, 접속처를 특정하지 않아도 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 본 명세서 등에 접속처가 특정된 내용이 기재되어 있을 때, 접속처가 특정되지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속처로서 복수 개소가 상정되는 경우에는, 그 단자의 접속처를 특정 개소에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써 발명의 일 형태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에서는 어떤 회로에 대하여 적어도 접속처가 특정되기만 하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 또는, 어떤 회로에 대하여 적어도 기능이 특정되기만 하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 즉, 기능이 특정되면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어떤 회로에 대하여 기능이 특정되지 않더라도 접속처가 특정되면 발명의 일 형태로서 개시되어 있다고 할 수 있어 발명의 일 형태를 구성할 수 있다. 또는, 어떤 회로에 대하여 접속처가 특정되지 않더라도 기능이 특정되면 발명의 일 형태로서 개시되어 있다고 할 수 있어 발명의 일 형태를 구성할 수 있다.
도 44의 (A)에 도시된 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 용량 소자(742), 및 발광 소자(719)를 갖는다.
또한, 도 44의 (A) 등은 회로 구성의 일례에 불과하며, 트랜지스터를 추가할 수 있다. 한편, 도 44의 (A)의 각 노드에 트랜지스터, 스위치, 수동 소자 등을 추가하지 않도록 할 수도 있다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 단자 중 하나 및 용량 소자(742)의 전극 중 하나와 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 전극 중 다른 하나와 전기적으로 접속되고, 발광 소자(719)의 전극 중 하나와 전기적으로 접속된다. 트랜지스터(741)의 드레인에는 전원 전위 VDD가 공급된다. 스위칭 소자(743)의 단자 중 다른 하나는 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 전극 중 다른 하나에는 정전위가 공급된다. 또한, 정전위는 접지 전위 GND 또는 GND보다 작은 전위로 한다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 사용함으로써, 화소의 면적을 작게 할 수 있어 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위칭 소자(743)로서 트랜지스터(741)와 동일 공정을 거쳐 제작된 트랜지스터를 사용하면, EL 표시 장치의 생산성을 높일 수 있다. 또한, 트랜지스터(741) 또는/및 스위칭 소자(743)로서는 예를 들어 도 4에 도시된 트랜지스터를 적용할 수 있다.
도 44의 (B)는 EL 표시 장치의 상면도다. EL 표시 장치는 기판(700), 기판(750), 실재(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 갖는다. 실재(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 실재(734) 외측에 배치하여도 좋다.
도 44의 (C)는 도 44의 (B)의 일점쇄선 M-N 부분의 일부를 따르는 EL 표시 장치의 단면도다.
도 44의 (C)는 트랜지스터(741)로서 기판(700) 위의 절연체(712a) 및 도전체(704a)를 갖고, 절연체(712a) 및 도전체(704a) 위에 있으며 도전체(704a)와 일부가 중첩되는 영역을 갖는 절연체(706a)와, 절연체(706a) 위의 반도체(706b)와, 반도체(706b) 상면과 접촉되는 도전체(716a1) 및 도전체(716a2)와, 도전체(716a1) 상면 및 측면을 덮는 절연체(724a1)와, 도전체(716a2) 상면 및 측면을 덮는 절연체(724a2)와, 절연체(712a) 위, 절연체(724a1) 상면, 및 절연체(724a2) 상면과 접촉되는 영역을 갖는 절연체(706c)와, 절연체(706c) 위의 절연체(718b)와, 절연체(718b) 위의 절연체(710)와, 절연체(718b) 및 절연체(706c)를 개재하여 반도체(706b) 위에 배치되는 도전체(714a)를 갖는 구조를 도시한 것이다. 또한, 트랜지스터(741)의 구조는 일례에 불과하며, 도 44의 (C)에 도시된 구조와 다른 구조라도 좋다.
도 44의 (C)에 도시된 트랜지스터(741)에서 도전체(704a)는 게이트 전극으로서의 기능을 갖고, 절연체(712a)는 게이트 절연체로서의 기능을 갖고, 도전체(716a1)는 드레인 전극으로서의 기능을 갖고, 도전체(716a2)는 소스 전극으로서의 기능을 갖고, 절연체(718b)는 게이트 절연체로서의 기능을 갖고, 도전체(714a)는 게이트 전극으로서의 기능을 갖는다. 또한, 절연체(706a), 반도체(706b), 및 절연체(706c)는 빛 조사에 의하여 전기 특성이 변동되는 경우가 있다. 따라서, 도전체(704a), 도전체(716a1), 도전체(716a2), 및 도전체(714a) 중 어느 하나 이상이 차광성을 갖는 것이 바람직하다.
도 44의 (C)는 용량 소자(742)로서 기판(700) 위의 절연체(712a)와, 절연체(712a) 위의 절연체(706c)와, 절연체(706c) 위의 절연체(718)와, 절연체(718) 위의 도전체(722)와, 도전체(722) 표면을 덮도록 배치된 절연체(723)를 갖고, 절연체(723)를 개재하여 도전체(722)와 중첩되는 영역을 갖는 도전체(714b)를 갖는 구조를 도시한 것이다.
용량 소자(742)에서 도전체(722)는 전극 중 하나로서 기능하고, 도전체(714b)는 전극 중 다른 하나로서 기능한다.
용량 소자(742)는 트랜지스터(741)와 공통되는 막을 사용하여 제작될 수 있다. 도전체(714a)와 도전체(714b)를 같은 종류의 도전체로 하는 것이 바람직하다. 이 경우, 도전체(714a)와 도전체(714b)는 동일 공정을 거쳐 형성할 수 있다.
도 44의 (C)에 도시된 용량 소자(742)는 점유 면적당 용량이 큰 용량 소자다. 따라서, 도 44의 (C)는 표시 품위가 높은 EL 표시 장치다. 또한, 용량 소자(742)의 구조는 일례에 불과하며, 도 44의 (C)에 도시된 구조와 다른 구조라도 좋다. 예를 들어 실시형태 1의 구조를 사용할 수 있다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(728)가 배치되고, 절연체(728) 위에는 절연체(720)가 배치된다. 여기서, 절연체(728) 및 절연체(720)는 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716a2)에 도달된 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 배치된다. 도전체(781)는 절연체(728) 및 절연체(720)의 개구부를 통하여 트랜지스터(741)와 전기적으로 접속되어도 좋다. 또한, 도전체(781)는 절연체(728) 및 절연체(720)의 개구부를 통하여 용량 소자(742)의 전극 중 하나와 전기적으로 접속되어도 좋다.
도전체(781) 위에는 도전체(781)에 도달된 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는 격벽(784)의 개구부에서 도전체(781)와 접촉되는 발광층(782)이 배치된다. 발광층(782) 위에는 도전체(783)가 배치된다. 도전체(781), 발광층(782), 및 도전체(783)가 중첩되는 영역이 발광 소자(719)가 된다. 도 44의 (C)에서 FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)으로서 트랜지스터(741)를 구성하는 도전체 또는 반도체 중 어느 것과 같은 종류의 도전체 또는 반도체를 사용하여도 좋다.
여기까지 EL 표시 장치의 예에 대하여 설명하였다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 45의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도다. 도 45의 (A)에 도시된 화소는 트랜지스터(751), 용량 소자(752), 및 한 쌍의 전극 사이에 액정이 충전된 소자(액정 소자)(753)를 갖는다.
트랜지스터(751)는 소스 및 드레인 중 하나가 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속된다.
용량 소자(752)는 전극 중 하나가 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 전극 중 다른 하나가 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(753)는 전극 중 하나가 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 전극 중 다른 하나가 공통 전위를 공급하는 배선에 전기적으로 접속된다. 또한, 상술한 용량 소자(752)의 전극 중 다른 하나가 전기적으로 접속되는 배선에 공급되는 공통 전위와, 액정 소자(753)의 전극 중 다른 하나에 공급되는 공통 전위는 달라도 좋다.
또한, 액정 표시 장치의 상면도는 EL 표시 장치와 같은 것으로 하여 설명한다. 도 45의 (B)는 도 44의 (B)의 일점쇄선 M-N에 따르는 액정 표시 장치의 단면도다. 도 45의 (B)에서 FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)은 트랜지스터(751)를 구성하는 도전체 또는 반도체 중 어느 것과 같은 종류의 도전체 또는 반도체를 사용하여도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)의 기재를 참조한다. 또한, 용량 소자(752)에 대해서는 용량 소자(742)의 기재를 참조한다. 또한, 도 45의 (B)에는 도 44의 (C)의 용량 소자(742)에 대응한 용량 소자(752)의 구조를 도시하였지만, 이에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체로서 산화물 반도체를 사용한 경우, 오프 전류가 매우 낮은 트랜지스터로 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어렵고, 액정 소자(753)에 인가되는 전압을 오랫동안 유지할 수 있다. 그러므로, 움직임이 적은 동영상이나 정지 화상을 표시할 때, 트랜지스터(751)를 오프 상태로 함으로써 트랜지스터(751)를 동작시키기 위한 전력이 불필요하게 되어 소비 전력이 작은 액정 표시 장치로 할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있기 때문에 고개구율의 액정 표시 장치 또는 고정세(高精細) 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721) 및 절연체(728)가 배치된다. 여기서, 절연체(721) 및 절연체(728)는 트랜지스터(751)에 도달된 개구부를 갖는다. 절연체(721) 위에는 도전체(791)가 배치된다. 도전체(791)는 절연체(721) 및 절연체(728)의 개구부를 통하여 트랜지스터(751)와 전기적으로 접속된다. 도전체(791)는 절연체(721) 및 절연체(728)의 개구부를 통하여 용량 소자(752)의 전극 중 하나와 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 배치된다. 절연체(792) 위에는 액정층(793)이 배치된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 배치된다. 절연체(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 배치된다. 도전체(796) 위에는 기판(797)이 배치된다.
상술한 구조를 가짐으로써 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공할 수 있거나 또는 표시 품위가 높은 표시 장치를 제공할 수 있다. 또는, 고정세 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 채용할 수 있거나 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어 EL 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 의하여 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라스마 디스플레이 패널(PDP), 미세 전자 기계 시스템(MEMS)을 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), 디지털 마이크로 셔터(DMS), 간섭 변조(IMOD) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 하나를 갖는다. 이들 외에도, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다.
EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 FED(Field Emission Display) 또는 SED 방식의 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하기 위해서는 화소 전극의 일부 또는 모두가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 모두가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체 등을 쉽게 형성할 수 있다. 그리고, 그 위에 결정을 갖는 p형 GaN 반도체 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체는 MOCVD로 형성하여도 좋다. 다만, 그래핀을 제공하는 경우, LED가 갖는 GaN 반도체를 스퍼터링법에 의하여 형성할 수도 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 12)
<단일 전원 회로>
본 실시형태에서는 상술한 실시형태에서 설명한 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)를 갖는 복수의 회로를 갖는 반도체 장치의 일례에 대하여 도 46~도 54를 참조하여 설명한다.
도 46의 (A)는 반도체 장치(900)의 블록도다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 갖는다.
전원 회로(901)는 기준이 되는 전압 VORG를 생성하는 회로다. 전압 VORG는 단일의 전압이 아니라 복수의 전압이라도 좋다. 전압 VORG는 반도체 장치(900)의 외부로부터 공급되는 전압 V0을 바탕으로 생성될 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압 VORG를 생성할 수 있다. 그러므로, 반도체 장치(900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(902), 회로(904), 및 회로(906)는 서로 상이한 전원 전압으로 동작하는 회로다. 예를 들어 회로(902)의 전원 전압은 전압 VORG와 전압 VSS(VORG>VSS)를 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(904)의 전원 전압은 전압 VPOG와 전압 VSS(VPOG>VORG)를 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(906)의 전원 전압은 전압 VORG, 전압 VSS, 및 전압 VNEG(VORG>VSS>VNEG)를 바탕으로 인가되는 전압이다. 또한, 전압 VSS를 그라운드 전위(GND)와 등전위로 하면, 전원 회로(901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압 VPOG를 생성하는 회로다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압 VORG를 바탕으로 전압 VPOG를 생성할 수 있다. 그러므로, 회로(904)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(905)는 전압 VNEG를 생성하는 회로다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압 VORG를 바탕으로 전압 VNEG를 생성할 수 있다. 그러므로, 회로(906)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 46의 (B)는 전압 VPOG로 동작하는 회로(904)의 일례, 도 46의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 일례다.
도 46의 (B)는 트랜지스터(911)를 도시한 것이다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어 전압 VPOG 또는 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에 전압 VPOG, 비도통 상태로 하는 동작 시에 전압 VSS를 바탕으로 생성된다. 전압 VPOG는 도 46의 (C)에 도시된 바와 같이 전압 VORG보다 크다. 그러므로, 트랜지스터(911)의 소스(S)와 드레인(D) 사이를 더 확실하게 도통 상태로 할 수 있다. 결과적으로, 회로(904)를 오동작이 저감된 회로로 할 수 있다.
도 46의 (D)는 전압 VNEG로 동작하는 회로(906)의 일례, 도 46의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 일례다.
도 46의 (D)는 백 게이트를 갖는 트랜지스터(912)를 도시한 것이다. 트랜지스터(912)의 게이트에 공급되는 신호는 예를 들어 전압 VORG와 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(912)를 도통 상태로 하는 동작 시에 전압 VORG, 비도통 상태로 하는 동작 시에 전압 VSS를 바탕으로 생성된다. 또한, 트랜지스터(912)의 백 게이트에 공급되는 신호는 전압 VNEG를 바탕으로 생성된다. 전압 VNEG는 도 46의 (E)에 도시된 바와 같이 전압 VSS(GND)보다 작다. 그러므로, 트랜지스터(912)의 문턱 전압이 양으로 변동되도록 제어할 수 있다. 따라서, 트랜지스터(912)를 더 확실하게 비도통 상태로 할 수 있으며, 소스(S)와 드레인(D) 사이를 흐르는 전류를 작게 할 수 있다. 결과적으로, 회로(906)를 오동작이 저감되고, 또한 저소비 전력화가 도모된 회로로 할 수 있다.
또한, 전압 VNEG는 트랜지스터(912)의 백 게이트에 직접 공급되는 구성으로 하여도 좋다. 또는, 전압 VORG와 전압 VNEG를 바탕으로 트랜지스터(912)의 게이트에 공급되는 신호를 생성하고, 이 신호를 트랜지스터(912)의 백 게이트에 공급하는 구성으로 하여도 좋다.
또한, 도 47의 (A) 및 (B)는 도 46의 (D) 및 (E)의 변형예다.
도 47의 (A)의 회로도에는 전압 생성 회로(905)와 회로(906) 사이에 있고 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)를 도시하였다. 트랜지스터(922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(921)가 출력하는 제어 신호 SBG는 트랜지스터(922)의 도통 상태를 제어하는 신호다. 또한, 회로(906)가 갖는 트랜지스터(912A, 912B)는 트랜지스터(922)와 같은 OS 트랜지스터다.
도 47의 (B)의 타이밍 차트는 제어 신호 SBG의 전위의 변화를 나타내고, 트랜지스터(912A, 912B)의 백 게이트의 전위의 상태를 노드 NBG의 전위의 변화로 나타내었다. 제어 신호 SBG가 High 레벨일 때 트랜지스터(922)가 도통 상태가 되고, 노드 NBG가 전압 VNEG가 된다. 이 후, 제어 신호 SBG가 Low 레벨일 때 노드 NBG가 전기적으로 플로팅 상태가 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 전류가 낮다. 그러므로, 노드 NBG가 전기적으로 플로팅 상태가 되어도 공급된 전압 VNEG를 유지할 수 있다.
또한, 상술한 전압 생성 회로(903)에 적용 가능한 회로 구성의 일례를 도 48의 (A)에 도시하였다. 도 48의 (A)의 전압 생성 회로(903)는 다이오드 D1~D5, 용량 소자 C1~C5, 및 인버터 INV를 갖는 5단의 차지 펌프다. 클록 신호 CLK는 용량 소자 C1~C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압을 전압 VORG와 전압 VSS를 바탕으로 인가되는 전압으로 하면, 클록 신호 CLK를 공급함으로써 전압 VORG과 전압 VSS의 전위 차이의 5배로 승압된 전압 VPOG를 얻을 수 있다. 또한, 다이오드 D1~D5의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압 VPOG를 얻을 수 있다.
또한, 상술한 전압 생성 회로(905)에 적용 가능한 회로 구성의 일례를 도 48의 (B)에 도시하였다. 도 48의 (B)의 전압 생성 회로(905)는 다이오드 D1~D5, 용량 소자 C1~C5, 및 인버터 INV를 갖는 4단의 차지 펌프다. 클록 신호 CLK는 용량 소자 C1~C5에 직접, 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압을 전압 VORG와 전압 VSS를 바탕으로 인가되는 전압으로 하면, 클록 신호 CLK를 공급함으로써 그라운드 즉 전압 VSS에서 전압 VORG와 전압 VSS의 차이의 4배로 강압된 전압 VNEG를 얻을 수 있다. 또한, 다이오드 D1~D5의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압 VNEG를 얻을 수 있다.
또한, 상술한 전압 생성 회로(903)의 회로 구성은 도 48의 (A)의 회로도의 구성에 한정되지 않는다. 전압 생성 회로(903)의 변형예를 도 49의 (A)~(C) 및 도 50의 (A) 및 (B)에 도시하였다.
도 49의 (A)의 전압 생성 회로(903A)는 트랜지스터 M1~M10, 용량 소자 C11~C14, 및 인버터 INV1을 갖는다. 클록 신호 CLK는 트랜지스터 M1~M10의 게이트에 직접, 또는 인버터 INV1을 통하여 공급된다. 클록 신호 CLK를 공급함으로써 전압 VORG와 전압 VSS의 차이의 4배로 승압된 전압 VPOG를 얻을 수 있다. 또한, 단수를 변경함으로써 원하는 전압 VPOG를 얻을 수 있다. 도 49의 (A)의 전압 생성 회로(903A)는 트랜지스터 M1~M10을 OS 트랜지스터로 함으로써 오프 전류를 낮게 할 수 있어 용량 소자 C11~C14에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
도 49의 (B)의 전압 생성 회로(903B)는 트랜지스터 M11~M14, 용량 소자 C15 및 C16, 및 인버터 INV2를 갖는다. 클록 신호 CLK는 트랜지스터 M11~M14의 게이트에 직접, 또는 인버터 INV2를 통하여 공급된다. 클록 신호 CLK를 공급함으로써 전압 VORG와 전압 VSS의 차이의 2배로 승압된 전압 VPOG를 얻을 수 있다. 도 49의 (B)의 전압 생성 회로(903B)는 트랜지스터 M11~M14를 OS 트랜지스터로 함으로써 오프 전류를 낮게 할 수 있어 용량 소자 C15 및 C16에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한, 도 49의 (C)의 전압 생성 회로(903C)는 인덕터 In1, 트랜지스터 M15, 다이오드 D6, 및 용량 소자 C17을 갖는다. 트랜지스터 M15는 제어 신호 EN에 의하여 도통 상태가 제어된다. 제어 신호 EN에 의하여 전압 VORG가 승압된 전압 VPOG를 얻을 수 있다. 도 49의 (C)의 전압 생성 회로(903C)는 인덕터 In1을 사용하여 전압을 승압하기 때문에 변환 효율 높게 전압을 승압할 수 있다.
또한, 도 50의 (A)의 전압 생성 회로(903D)는 도 48의 (A)의 전압 생성 회로(903)의 다이오드 D1~D5를 다이오드 접속된 트랜지스터 M16~M20으로 치환한 구성에 상당한다. 도 50의 (A)의 전압 생성 회로(903D)는 트랜지스터 M16~M20을 OS 트랜지스터로 함으로써 오프 전류를 낮게 할 수 있어 용량 소자 C1~C5에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한, 도 50의 (B)의 전압 생성 회로(903E)는 도 50의 (A)의 전압 생성 회로(903D)의 트랜지스터 M16~M20을 백 게이트를 갖는 트랜지스터 M21~M25로 치환한 구성에 상당한다. 도 50의 (B)에 도시된 전압 생성 회로(903E)에서 게이트와 같은 전압을 백 게이트에 공급할 수 있기 때문에, 트랜지스터를 흐르는 전류량을 증가시킬 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
또한, 전압 생성 회로(903)의 변형예는 도 48의 (B)에 도시된 전압 생성 회로(905)에 적용할 수도 있다. 이 경우의 회로도의 구성을 도 51의 (A)~(C), 도 52의 (A) 및 (B)에 도시하였다. 도 51의 (A)의 전압 생성 회로(905A)는 클록 신호 CLK를 공급함으로써, 전압 VSS에서 전압 VORG와 전압 VSS의 차이의 3배로 강압된 전압 VNEG를 얻을 수 있다. 또한 도 51의 (B)의 전압 생성 회로(905B)는 클록 신호 CLK를 공급함으로써, 전압 VSS에서 전압 VORG와 전압 VSS의 차이의 2배로 강압된 전압 VNEG를 얻을 수 있다.
도 51의 (A)~(C), 도 52의 (A) 및 (B)의 전압 생성 회로(905A~905E)는 도 49의 (A)~(C), 도 50의 (A), (B)의 전압 생성 회로(903A~903E)에서 각 배선에 공급되는 전압 또는 소자의 배치를 변경한 구성에 상당한다. 도 51의 (A)~(C), 도 52의 (A) 및 (B)에 도시된 전압 생성 회로(905A~905E)는 전압 생성 회로(903A~903E)와 마찬가지로 전압 VSS에서 전압 VNEG로 효율적으로 강압할 수 있다.
여기까지 설명한 바와 같이, 본 실시형태의 구성에서는 반도체 장치가 갖는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치는 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 13)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈에 대하여 도 53을 참조하여 설명한다.
<표시 모듈>
도 53에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6003)에 접속된 터치 패널(6004), FPC(6005)에 접속된 표시 패널(6006), 백 라이트 유닛(6007), 프레임(6009), 인쇄 회로 기판(6010), 배터리(6011)를 갖는다. 또한, 백 라이트 유닛(6007), 배터리(6011), 터치 패널(6004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어 표시 패널(6006)이나 인쇄 회로 기판에 실장된 집적 회로에 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 터치 패널(6004) 및 표시 패널(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(6004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(6006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(6006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가할 수도 있다. 또는, 표시 패널(6006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널 기능을 부가할 수도 있다. 또는, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 제공함으로써 정전 용량 방식의 터치 패널 기능을 부가할 수도 있다.
백 라이트 유닛(6007)은 광원(6008)을 갖는다. 백 라이트 유닛(6007)의 단부에 광원(6008)을 제공하고 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 인쇄 회로 기판(6010)으로부터 발생되는 전자기파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한, 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
인쇄 회로 기판(6010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원은 외부의 상용 전원이라도 좋고, 별도로 제공한 배터리(6011)라도 좋다. 또한, 상용 전원을 사용하는 경우에는 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 14)
<리드 프레임형 인터포저를 사용한 패키지>
도 54의 (A)는 리드 프레임형 인터포저를 사용한 패키지의 단면 구조를 도시한 사시도다. 도 54의 (A)에 도시된 패키지에서 본 발명의 일 형태에 따른 반도체 장치에 상당하는 칩(551)이 와이어 본딩법에 의하여 인터포저(550) 위의 단자(552)와 접속된다. 단자(552)는 인터포저(550)의 칩(551)이 실장되어 있는 면 위에 배치된다. 또한, 칩(551)은 몰드 수지(553)에 의하여 밀봉되어도 좋지만, 각 단자(552)의 일부가 노출된 상태로 밀봉되도록 한다.
패키지가 회로 기판에 실장되어 있는 전자 기기(휴대 전화)의 모듈의 구성을 도 54의 (B)에 도시하였다. 도 54의 (B)에 도시된 휴대 전화의 모듈은 인쇄 배선 기판(601)에 패키지(602)와 배터리(604)가 실장되어 있다. 또한, 표시 소자가 제공된 패널(600)에 인쇄 배선 기판(601)이 FPC(603)에 의하여 실장되어 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 15)
본 실시형태에서는 본 발명의 일 형태의 전자 기기 및 조명 장치에 대하여 도면을 참조하여 설명한다.
<전자 기기>
본 발명의 일 형태의 반도체 장치를 사용하여 전자 기기나 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용하여 신뢰성이 높은 전자 기기나 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용하여 터치 센서의 검출 감도가 향상된 전자 기기나 조명 장치를 제작할 수 있다.
전자 기기로서는 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
또한, 본 발명의 일 형태의 전자 기기 또는 조명 장치가 가요성을 갖는 경우, 집이나 빌딩의 내벽 또는 외벽이나, 자동차의 내장 또는 외장의 곡면을 따라 제공될 수도 있다.
또한, 본 발명의 일 형태의 전자 기기는 이차 전지를 가져도 좋고, 비접촉 전력 전송을 사용하여 이차 전지를 충전할 수 있는 것이 바람직하다.
이차 전지로서는 예를 들어, 겔상 전해질을 사용한 리튬 폴리머 전지(리튬 이온 폴리머 전지) 등의 리튬 이온 이차 전지, 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 은 아연 전지 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에 영상이나 정보 등을 표시할 수 있다. 또한, 전자 기기가 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
도 55의 (A)의 휴대용 게임기는 하우징(7101), 하우징(7102), 표시부(7103), 표시부(7104), 마이크로폰(7105), 스피커(7106), 조작 키(7107), 스타일러스(7108) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7101)에 내장되어 있는 집적 회로, CPU 등에 사용할 수 있다. 표시부(7103) 또는 표시부(7104)에 본 발명의 일 형태에 따른 발광 장치를 사용함으로써, 사용자의 사용감이 뛰어나고, 품질이 저하되기 어려운 휴대용 게임기를 제공할 수 있다. 또한, 도 55의 (A)에 도시된 휴대용 게임기는 2개의 표시부(표시부(7103) 및 표시부(7104))를 갖지만, 휴대용 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 55의 (B)의 스마트워치는 하우징(7302), 표시부(7304, 7305, 7306), 조작 버튼(7311, 7312), 접속 단자(7313, 7321), 버클(7322) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7302)에 내장되어 있는 메모리, CPU 등에 사용할 수 있다.
도 55의 (C)의 휴대 정보 단말기는 하우징(7501)에 제공된 표시부(7502) 외, 조작 버튼(7503), 외부 접속 포트(7504), 스피커(7505), 마이크로폰(7506) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7501)에 내장되어 있는 모바일용 메모리, CPU 등에 사용할 수 있다. 또한, 표시부(7502)를 매우 고정세한 것으로 할 수 있기 때문에, 중소형이면서 풀하이비전, 4k, 또는 8k 등 다양한 표시가 가능하며 매우 선명한 화상을 얻을 수 있다.
도 55의 (D)의 비디오 카메라는 제 1 하우징(7701), 제 2 하우징(7702), 표시부(7703), 조작 키(7704), 렌즈(7705), 접속부(7706) 등을 갖는다. 조작 키(7704) 및 렌즈(7705)는 제 1 하우징(7701)에 제공되어 있고, 표시부(7703)는 제 2 하우징(7702)에 제공되어 있다. 그리고, 제 1 하우징(7701)과 제 2 하우징(7702)은 접속부(7706)에 의하여 연결되어 있고, 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 각도는 접속부(7706)에 의하여 조절될 수 있다. 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 접속부(7706)의 각도에 따라 표시부(7703)의 영상을 전환하는 구성으로 하여도 좋다. 렌즈(7705)의 초점이 되는 위치에 본 발명의 일 형태의 촬상 장치를 가질 수 있다. 본 발명의 일 형태에 따른 반도체 장치는 제 1 하우징(7701)에 내장되어 있는 집적 회로, CPU 등에 사용할 수 있다.
도 55의 (E)의 디지털 사이니지는 전신주(7921)에 표시부(7922)가 제공되어 있다. 본 발명의 일 형태에 따른 표시 장치는 표시부(7922)의 제어 회로에 사용할 수 있다.
도 56의 (A)의 노트북 퍼스널 컴퓨터는 하우징(8121), 표시부(8122), 키보드(8123), 포인팅 디바이스(8124) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(8121) 내에 내장되어 있는 CPU나, 메모리에 적용할 수 있다. 또한, 표시부(8122)를 매우 고정세한 것으로 할 수 있기 때문에, 중소형이면서 8k 표시가 가능하며 매우 선명한 화상을 얻을 수 있다.
도 56의 (B)는 자동차(9700)의 외관을 도시한 것이다. 도 56의 (C)는 자동차(9700)의 운전석을 도시한 것이다. 자동차(9700)는 차체(9701), 차륜(9702), 대시보드(9703), 라이트(9704) 등을 갖는다. 본 발명의 일 형태의 반도체 장치는 자동차(9700)의 표시부 및 제어용 집적 회로에 사용할 수 있다. 예를 들어, 도 56의 (C)에 도시된 표시부(9710)~표시부(9715)에 본 발명의 일 형태에 따른 반도체 장치를 제공할 수 있다.
표시부(9710) 및 표시부(9711)는 자동차의 앞 유리에 제공된 표시 장치 또는 입출력 장치다. 본 발명의 일 형태의 표시 장치 또는 입출력 장치는 표시 장치 또는 입출력 장치가 갖는 전극을 투광성을 갖는 도전성 재료로 제작함으로써, 반대 측이 비쳐 보이는 소위 시스루 상태의 표시 장치 또는 입출력 장치로 할 수 있다. 시스루 상태의 표시 장치 또는 입출력 장치로 하면, 자동차(9700)의 운전 시에도 시야를 가리지 않는다. 따라서, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 자동차(9700)의 앞 유리에 제공할 수 있다. 또한, 표시 장치 또는 입출력 장치에 표시 장치 또는 입출력 장치를 구동시키기 위한 트랜지스터 등을 제공하는 경우에는, 유기 반도체 재료를 사용한 유기 트랜지스터나 산화물 반도체를 사용한 트랜지스터 등 투광성을 갖는 트랜지스터를 사용하면 좋다.
표시부(9712)는 필러 부분에 제공된 표시 장치다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9712)에 표시함으로써, 필러에 가려지는 시야를 보완할 수 있다. 표시부(9713)는 대시보드 부분에 제공된 표시 장치다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9713)에 표시함으로써, 대시보드에 가려지는 시야를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 수단으로부터의 영상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 표시함으로써, 위화감 없이 더 자연스럽게 안전을 확인할 수 있다.
또한, 도 56의 (D)는 운전석과 조수석에 벤치 시트를 채용한 자동차의 차내를 도시한 것이다. 표시부(9721)는 도어 부분에 제공된 표시 장치 또는 입출력 장치다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9721)에 표시함으로써, 도어에 가려지는 시야를 보완할 수 있다. 또한, 표시부(9722)는 핸들에 제공된 표시 장치다. 표시부(9723)는 벤치 시트의 시트면 중앙부에 제공된 표시 장치다. 또한, 표시 장치를 시트면이나 등받이 부분 등에 제공하고, 이 표시 장치를 그 발열을 열원으로 사용하는 시트 히터로서 이용할 수도 있다.
표시부(9714), 표시부(9715), 또는 표시부(9722)에 의하여 내비게이션 정보, 스피드미터, 태코미터(tachometer), 주행 거리, 급유량, 기어 상태, 에어컨디셔너의 설정 등, 기타 다양한 정보를 제공할 수 있다. 또한, 표시부에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있다. 또한, 상기 정보는 표시부(9710)~표시부(9713), 표시부(9721), 및 표시부(9723)에도 표시할 수 있다. 또한, 표시부(9710)~표시부(9715) 및 표시부(9721)~표시부(9723)는 조명 장치로서 사용할 수도 있다. 또한, 표시부(9710)~표시부(9715) 및 표시부(9721)~표시부(9723)는 가열 장치로서 사용할 수도 있다.
또한, 도 57의 (A)는 카메라(8000)의 외관을 도시한 것이다. 카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004), 결합부(8005) 등을 갖는다. 또한, 카메라(8000)에는 렌즈(8006)를 제공할 수 있다.
결합부(8005)는 전극을 갖고, 후술하는 파인더(8100) 외 스트로보 장치 등을 접속할 수 있다.
여기서는 카메라(8000)의 렌즈(8006)를 하우징(8001)에서 떼어내 교환할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체가 되어 있어도 좋다.
셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 갖고 표시부(8002)를 터치함으로써 촬상할 수도 있다.
표시부(8002)에 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 적용할 수 있다.
도 57의 (B)에는 카메라(8000)에 파인더(8100)를 장착한 경우의 예를 도시하였다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 갖는다.
하우징(8101)은 카메라(8000)의 결합부(8005)와 결합하는 결합부를 갖기 때문에, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한, 상기 결합부는 전극을 갖기 때문에, 이 전극을 통하여 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖는다. 버튼(8103)에 의하여 표시부(8102)의 표시의 ON/OFF를 전환할 수 있다.
하우징(8101) 내의 집적 회로 및 이미지 센서에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다.
또한, 도 57의 (A) 및 (B)에서는 카메라(8000)와 파인더(8100)를 별도의 전자 기기로 하고, 이들을 탈착 가능한 구성으로 하였지만, 본 발명의 일 형태에 따른 표시 장치 또는 입출력 장치를 갖는 파인더가 카메라(8000)의 하우징(8001)에 내장되어 있어도 좋다.
또한, 도 57의 (C)는 헤드 마운트 디스플레이(8200)의 외관을 도시한 것이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 갖는다. 또한, 장착부(8201)에는 배터리(8206)가 내장되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 갖고, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 제공된 카메라로 사용자의 눈알이나 눈꺼풀의 움직임을 파악하고, 그 정보를 바탕으로 사용자의 시점(視点)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한, 장착부(8201)에는 사용자에 접촉되는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한, 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한, 장착부(8201)는 온도 센서, 압력 센서, 및 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한, 사용자의 머리의 움직임 등을 검출하고 그 움직임에 맞추어 표시부(8204)에 표시하는 영상을 변화시켜도 좋다.
본체(8203) 내부의 집적 회로에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 16)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 RF 태그의 사용예에 대하여 도 58을 참조하면서 설명한다.
<RF 태그의 사용예>
RF 태그의 용도는 광범위에 걸치고, 예를 들어, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등(도 58의 (A) 참조)), 탈것류(자전거 등(도 58의 (B) 참조)), 포장용 용기류(포장지나 병 등(도 58의 (C) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 58의 (D) 참조)), 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함한 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 붙이는 꼬리표(도 58의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 붙이거나 내장시킴으로써 물품에 고정한다. 예를 들어, 책이면 종이에 내장시키고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지 내부에 내장시킴으로써 각 물품에 고정한다. 본 발명의 일 형태에 따른 RF 태그(4000)는 작고 얇고 가볍기 때문에, 물품에 고정되어도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써, 인증 기능을 부가할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 제공함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류에 본 발명의 일 형태에 따른 RF 태그를 제공함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이와 같이 하여, 본 발명의 일 형태에 따른 반도체 장치를 사용한 RF 태그를 본 실시형태에 기재된 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함한 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 확대할 수 있다. 또한, 전력이 차단된 상태라도 정보를 매우 오랫동안 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시예 1)
본 실시예에서는 본 발명에 따른 용량 소자를 갖는 시료를 제작하고, 이 용량 소자의 용량을 측정하였다.
아래와 같이 시료를 제작하였다; 우선, 열 산화법을 사용하여 단결정 실리콘 웨이퍼 위에 제 1 산화실리콘막을 막 두께가 400nm가 되도록 형성하였다. 다음에, 스퍼터링법을 사용하여 제 1 산화실리콘막 위에 텅스텐실리콘 합금막을 막 두께가 50nm가 되도록 형성하였다. 다음에, 텅스텐실리콘 합금막 위에 리소그래피법을 사용하여 레지스트 마스크를 형성하였다.
다음에, 레지스트 마스크를 에칭 마스크로서 사용하여 드라이 에칭법에 의하여 텅스텐실리콘 합금막을 가공하여 텅스텐실리콘 합금막을 갖는 제 1 전극을 형성하였다.
다음에, 산소 가스를 포함한 플라스마 처리를 함으로써 텅스텐실리콘 합금막을 갖는 제 1 전극 표면을 산화시켜, 텅스텐실리콘 합금막을 갖는 제 1 전극 표면에 텅스텐실리콘 합금막의 산화막을 형성하였다. 텅스텐실리콘 합금막의 산화는 고밀도 플라스마원을 갖는 장치(High Density Plasma 장치)를 사용하고, Ar 가스(유량 900sccm)와 산소 가스(유량 40sccm)의 혼합 가스를 사용하고, 압력을 666.65Pa로 하고, 4000W의 마이크로파 전력을 인가하고, 온도를 400°C로 하고, 처리 시간을 3600sec로 하여 행하였다.
다음에, 스퍼터링법을 사용하여 텅스텐실리콘 합금막의 산화막 위에 질화탄탈럼막을 막 두께가 30nm가 되도록 형성하고, 연속적으로 텅스텐막을 막 두께가 170nm가 되도록 형성하였다. 다음에, 리소그래피법을 사용하여 이 텅스텐막 위에 레지스트 마스크를 형성하였다.
다음에, 레지스트 마스크를 에칭 마스크로서 사용하여 드라이 에칭법에 의하여 텅스텐막 및 질화탄탈럼막을 가공하여 텅스텐막 및 질화탄탈럼막을 갖는 제 2 전극을 형성하였다.
다음에, CVD법을 사용하여 제 2 산화실리콘막을 막 두께가 300nm가 되도록 형성하였다. 다음에, 리소그래피법을 사용하여 제 2 실리콘 산화막 및 텅스텐실리콘 합금막의 산화막을 통과하여 제 1 전극 상면에 도달된 콘택트 홀 및 제 2 실리콘 산화막을 통과하여 제 2 전극 상면에 도달된 콘택트 홀을 형성하였다.
다음에, 스퍼터링법을 사용하여 연속적으로 타이타늄막을 막 두께가 50nm가 되도록 형성하고, 알루미늄막을 막 두께가 200nm가 되도록 형성하고, 타이타늄막을 막 두께가 50nm가 되도록 형성하였다.
다음에, 리소그래피법을 사용하여 타이타늄막, 알루미늄막, 및 타이타늄막을 가공하여, 타이타늄막, 알루미늄막, 및 타이타늄막을 갖는 리드 배선 및 측정 전극을 형성하였다. 상술한 공정을 거쳐 용량 소자를 제작하였다.
다음에, 제작한 용량 소자의 용량-전압 측정(C-V 측정)을 하였다. 측정 전압의 범위는 -3V~+3V, 측정 주파수는 1kHz, 10kHz, 및 100kHz로 하였다. 380μm×110μm 크기의 용량 소자를 측정하였다. C-V 측정의 결과를 도 59에 도시하였다. C-V 측정한 결과, 용량 소자의 용량의 측정값은 1.01×10-10[F]이었다.
또한, 텅스텐실리콘 합금막의 산화막의 막 두께를 측정하기 위하여 상기 시료와 같은 산화 조건으로 제작한 시료의 단면을 STEM(Scanning Transmission Electron Microscopy)을 사용하여 관찰하였다. 도 60은 STEM 단면 이미지다. 도 60에 의거하여, 텅스텐실리콘 합금막의 막 두께는 약 14nm인 것을 알았다.
다음에, 텅스텐실리콘 합금막의 산화막이 산화실리콘막인 것으로 추정하여 용량 값을 산출하였다. 산화막의 용량을 Cox, 진공의 유전율을 ε0, 산화막의 비유전율을 ε, 산화막의 막 두께를 tox로 하면, Cox=(ε×ε0)/tox가 된다. ε=3.8, ε0=8.854×10-12, tox=14×10-9로 하여 산출하면, Cox=2.4×10-3[F/m2]가 된다.
따라서, 380μm×110μm 크기의 용량 소자의 용량 C는 C=2.4×10-3×380×10-6×110×10-6=1.00×10-10[F]가 되고, 상기 C-V 측정값인 1.01×10-10[F]와 거의 동등한 결과가 나왔다. 그래서, 텅스텐실리콘 합금막의 산화막은 산화실리콘막과 거의 같은 비유전율을 갖는 것으로 추정되는 결과가 나왔다.
(실시예 2)
본 실시예에서는 XPS(X-ray Photoelectron Spectroscopy)에 의하여 텅스텐실리콘 합금막의 산화막을 분석하였다. 아래와 같이 시료를 제작하였다; 우선, 열 산화법을 사용하여 단결정 실리콘 웨이퍼 위에 산화실리콘막을 막 두께가 50nm가 되도록 형성하였다. 다음에, 스퍼터링법을 사용하여 산화실리콘막 위에 텅스텐실리콘 합금막을 막 두께가 50nm가 되도록 형성하였다. 다음에, 대기 분위기하 400°C에서 1시간 동안 가열 처리하여 텅스텐실리콘 합금막 위에 텅스텐실리콘 합금막의 산화막을 형성함으로써 시료가 제작되었다. 또한, 비교용으로서 가열 처리되지 않은 시료도 제작되었다.
상술한 바와 같이 제작한 시료를 XPS에 의하여 분석하였다. XPS 분석의 깊이 방향 프로파일의 결과를 도 61의 (A) 및 (B)에 도시하였다. 도 61의 (A)는 가열 처리되지 않은 시료의 깊이 방향 프로파일이며, 도 61의 (B)는 가열 처리된 시료의 깊이 방향 프로파일이다. 가열 처리의 유무에 상관없이 텅스텐실리콘 합금막 위에 텅스텐실리콘 합금막의 산화막이 형성되어 있고, 텅스텐 농도와 비교하여 실리콘 농도가 높은 것을 알았다.
또한, 가열 처리된 시료에 대해서는 도 62의 (A)에 Si2p 스펙트럼의 몽타주 플롯을 나타내고, 도 62의 (B)에 O1s 스펙트럼의 몽타주 플롯을 나타내었다. 몽타주 플롯은 각 깊이(각 영역)의 결과를 결합 에너지(binding energy)에 중첩시켜 플롯한 그래프다. 몽타주 플롯의 그래프에서 가로 축은 결합 에너지를 나타낸다. 세로 축은 시료의 스퍼터링 시간 및 깊이를 나타낸다. 세로 축의 맨 아래가 시료 표면을 나타내고, 세로 축 위 방향으로 향하여 깊이 방향을 나타낸다. 분석 결과로부터 텅스텐실리콘 합금막의 산화막 영역에서 SiO2의 피크가 관측되었기 때문에 텅스텐실리콘 합금막의 산화막은 SiO2가 주성분인 것을 확인하였다. 텅스텐실리콘 합금막은 가열 처리 전에 표면에 실리콘이 석출되어 있고, 이것이 가열 처리됨으로써 산화되어 산화실리콘막이 형성되는 것을 알았다. 그래서 텅스텐의 산화가 억제되는 것으로 생각된다. 따라서, XPS 분석에서도 텅스텐실리콘 합금막의 산화막은 산화실리콘막이 주성분인 것으로 추정되는 결과가 나왔다. 또한, 실리콘이 선택적으로 산화되는 것을 알았다.
105: 도전체
110: 절연체
115: 도전체
120: 절연체
125: 절연체
160: 도전체
165: 도전체
170: 도전체
200: 촬상 장치
201: 스위치
202: 스위치
203: 스위치
210: 화소부
211: 화소
212: 부화소
212B: 부화소
212G: 부화소
212R: 부화소
220: 광전 변환 소자
230: 화소 회로
231: 배선
247: 배선
248: 배선
249: 배선
250: 배선
253: 배선
254: 필터
254B: 필터
254G: 필터
254R: 필터
255: 렌즈
256: 빛
257: 배선
260: 주변 회로
270: 주변 회로
280: 주변 회로
290: 주변 회로
291: 광원
300: 실리콘 기판
301: 절연체
302: 절연체
303: 절연체
305: 층
306a: 절연체
306b: 반도체
310a: 도전체
310b: 도전체
310c: 도전체
320: 층
330: 트랜지스터
331: 층
340: 층
351: 트랜지스터
352: 트랜지스터
353: 트랜지스터
354: 트랜지스터
360: 포토다이오드
361: 애노드
362: 캐소드
363: 저저항 영역
365: 포토다이오드
366: 반도체층
367: 반도체층
368: 반도체층
370: 플러그
371: 배선
372: 배선
373: 배선
374: 배선
380: 절연체
381: 절연체
400: 기판
401: 절연체
402: 절연체
404: 도전체
406: 절연체
406a: 절연체
406b: 반도체
406c: 절연체
407: 영역
408: 절연체
409: 절연체
410: 절연체
412: 절연체
414: 도전체
415: 도전체
416a1: 도전체
416a2: 도전체
418: 절연체
423: 레지스트 마스크
424a1: 절연체
424a2: 절연체
426: 도전체
427: 절연체
428: 절연체
429: 도전체
430: 도전체
431: 도전체
432: 도전체
433: 도전체
434: 도전체
437: 도전체
438: 도전체
440: 도전체
442: 도전체
444: 도전체
446: 절연체
450: 반도체 기판
454: 도전체
460: 영역
462: 절연체
464: 절연체
465: 절연체
466: 절연체
467: 절연체
468: 절연체
469: 절연체
470: 절연체
472: 절연체
474a: 영역
474b: 영역
475: 절연체
476a: 도전체
476b: 도전체
476c: 도전체
477a: 도전체
477b: 도전체
477c: 도전체
478a: 도전체
478b: 도전체
478c: 도전체
479a: 도전체
479b: 도전체
479c: 도전체
480a: 도전체
480b: 도전체
480c: 도전체
483a: 도전체
483b: 도전체
483c: 도전체
483d: 도전체
483e: 도전체
483f: 도전체
484a: 도전체
484b: 도전체
484c: 도전체
484d: 도전체
485a: 도전체
485b: 도전체
485c: 도전체
485d: 도전체
487a: 도전체
487b: 도전체
487c: 도전체
488a: 도전체
488b: 도전체
488c: 도전체
489a: 도전체
489b: 도전체
490a: 도전체
490b: 도전체
491a: 도전체
491b: 도전체
491c: 도전체
492a: 도전체
492b: 도전체
492c: 도전체
494: 도전체
496: 도전체
498: 절연체
550: 인터포저
551: 칩
552: 단자
553: 몰드 수지
600: 패널
601: 인쇄 배선 기판
602: 패키지
603: FPC
604: 배터리
700: 기판
704a: 도전체
706a: 절연체
706b: 반도체
706c: 절연체
710: 절연체
712: 절연체
712a: 절연체
714a: 도전체
714b: 도전체
716a1: 도전체
716a2: 도전체
718: 절연체
718b: 절연체
719: 발광 소자
720: 절연체
721: 절연체
722: 도전체
723: 절연체
724a1: 절연체
724a2: 절연체
728: 절연체
731: 단자
732: FPC
733a: 배선
734: 실재
735: 구동 회로
736: 구동 회로
737: 화소
741: 트랜지스터
742: 용량 소자
743: 스위칭 소자
744: 신호선
750: 기판
751: 트랜지스터
752: 용량 소자
753: 액정 소자
754: 주사선
755: 신호선
781: 도전체
782: 발광층
783: 도전체
784: 격벽
791: 도전체
792: 절연체
793: 액정층
794: 절연체
795: 스페이서
796: 도전체
797: 기판
800: RF 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
900: 반도체 장치
901: 전원 회로
902: 회로
903: 전압 생성 회로
903A: 전압 생성 회로
903B: 전압 생성 회로
903C: 전압 생성 회로
903D: 전압 생성 회로
903E: 전압 생성 회로
904: 회로
905: 전압 생성 회로
905A: 전압 생성 회로
905B: 전압 생성 회로
905C: 전압 생성 회로
905D: 전압 생성 회로
905E: 전압 생성 회로
906: 회로
911: 트랜지스터
912: 트랜지스터
912A: 트랜지스터
912B: 트랜지스터
921: 제어 회로
922: 트랜지스터
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
2201: 절연체
2202: 배선
2203: 플러그
2204: 절연체
2205: 배선
2207: 절연체
2208: 절연체
2211: 반도체 기판
2212: 절연체
2213: 게이트 전극
2214: 게이트 절연체
2215: 소스 영역 및 드레인 영역
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RF 태그
6000: 표시 모듈
6001: 상부 커버
6002: 하부 커버
6003: FPC
6004: 터치 패널
6005: FPC
6006: 표시 패널
6007: 백 라이트 유닛
6008: 광원
6009: 프레임
6010: 인쇄 회로 기판
6011: 배터리
7101: 하우징
7102: 하우징
7103: 표시부
7104: 표시부
7105: 마이크로폰
7106: 스피커
7107: 조작 키
7108: 스타일러스
7302: 하우징
7304: 표시부
7305: 표시부
7311: 조작 버튼
7312: 조작 버튼
7313: 접속 단자
7321: 밴드
7322: 버클
7501: 하우징
7502: 표시부
7503: 조작 버튼
7504: 외부 접속 포트
7505: 스피커
7506: 마이크로폰
7701: 하우징
7702: 하우징
7703: 표시부
7704: 조작 키
7705: 렌즈
7706: 접속부
7902: 표시부
7921: 전주
7922: 표시부
8000: 카메라
8001: 하우징
8002: 표시부
8003: 조작 버튼
8004: 셔터 버튼
8005: 결합부
8006: 렌즈
8100: 파인더
8101: 하우징
8102: 표시부
8103: 버튼
8121: 하우징
8122: 표시부
8123: 키보드
8124: 포인팅 디바이스
8200: 헤드 마운트 디스플레이
8201: 장착부
8202: 렌즈
8203: 본체
8204: 표시부
8205: 케이블
8206: 배터리
9700: 자동차
9701: 차체
9702: 차륜
9703: 대시보드
9704: 라이트
9710: 표시부
9711: 표시부
9712: 표시부
9713: 표시부
9714: 표시부
9715: 표시부
9721: 표시부
9722: 표시부
9723: 표시부

Claims (3)

  1. 채널 형성 영역에 실리콘을 가지는 제 1 트랜지스터, 채널 형성 영역에 산화물 반도체를 가지는 제 2 트랜지스터, 및 용량 소자를 가지고,
    상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 용량 소자의 한쪽의 전극이 전기적으로 접속된 반도체 장치로서,
    상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 위치하는 제 1 절연층;
    상기 제 1 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 제 1 게이트로서 기능하는 영역을 가지는 제 1 도전층;
    상기 제 1 절연층의 상면과 접하는 영역을 가지고, 상기 제 1 도전층과 같은 재료를 가지는 제 2 도전층;
    상기 제 1 도전층의 위쪽에 위치하고, 상기 제 2 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 위쪽에 위치하고, 상기 제 2 트랜지스터의 제 2 게이트로서 기능하는 영역을 가지는 제 3 도전층;
    상기 제 3 도전층의 위쪽에 위치하는 제 2 절연층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 1 트랜지스터의 게이트와 전기적으로 접속된 제 4 도전층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽, 및 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된 제 5 도전층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 도전층과 전기적으로 접속된 제 6 도전층;
    상기 제 4 도전층의 상면과 접하는 영역, 상기 제 5 도전층의 상면과 접하는 영역, 및 상기 제 6 도전층의 상면과 접하는 영역을 가지는 제 3 절연층; 및
    상기 제 3 절연층의 위쪽에 위치하는 제 7 도전층을 가지고,
    상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층은 같은 재료를 가지고,
    상기 제 7 도전층은 상기 제 6 도전층을 개재하여 상기 제 2 도전층과 전기적으로 접속되는, 반도체 장치.
  2. 채널 형성 영역에 실리콘을 가지는 제 1 트랜지스터, 채널 형성 영역에 산화물 반도체를 가지는 제 2 트랜지스터, 및 용량 소자를 가지고,
    상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 용량 소자의 한쪽의 전극이 전기적으로 접속된 반도체 장치로서,
    상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 위치하는 제 1 절연층;
    상기 제 1 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 제 1 게이트로서 기능하는 영역을 가지는 제 1 도전층;
    상기 제 1 절연층의 상면과 접하는 영역을 가지고, 상기 제 1 도전층과 같은 재료를 가지는 제 2 도전층;
    상기 제 1 도전층의 위쪽에 위치하고, 상기 제 2 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 위쪽에 위치하고, 상기 제 2 트랜지스터의 제 2 게이트로서 기능하는 영역을 가지는 제 3 도전층;
    상기 제 3 도전층의 위쪽에 위치하는 제 2 절연층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 1 트랜지스터의 게이트와 전기적으로 접속된 제 4 도전층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽, 및 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된 제 5 도전층;
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 상기 제 2 도전층과 전기적으로 접속된 제 6 도전층;
    상기 제 4 도전층의 상면과 접하는 영역, 상기 제 5 도전층의 상면과 접하는 영역, 및 상기 제 6 도전층의 상면과 접하는 영역을 가지는 제 3 절연층; 및
    상기 제 3 절연층의 위쪽에 위치하는 제 7 도전층을 가지고,
    상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층은 같은 재료를 가지고,
    상기 제 7 도전층은 상기 제 6 도전층을 개재하여 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 1 도전층과 상기 제 3 도전층은 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연층의 상면과 접하는 영역을 가지고, 또한 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층과 같은 재료를 가지는 제 8 도전층을 가지고,
    상기 제 8 도전층은 상기 제 2 트랜지스터의 채널 형성 영역과 중첩되는, 반도체 장치.
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