JP6374698B2 - 信号処理装置 - Google Patents

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Description

この開示物は信号処理装置に関する。
例えば、特許文献１乃至３では、パストランジスタのソース及びドレインを介した一対のノード間の電気的な接続を制御する信号処理装置（プログラマブルロジックデバイス、ＰＬＤ）が開示されている。当該信号処理装置においては、パストランジスタのゲートの電位が酸化物半導体等を用いたトランジスタをオフ状態にすることによって保持される。ここで、当該トランジスタでは、酸化物半導体等を用いることによって、きわめて高いオフ抵抗を実現しうる。そのため、当該信号処理装置においては、パストランジスタのオン状態あるいはオフ状態を長期間維持することができる。
米国特許第８５４７７５３号明細書 米国特許出願公開第２０１２／０２１２９９５号明細書 米国特許出願公開第２０１２／０２９３２００号明細書
新しい回路構成の信号処理装置を提供する。
複数の書き込みトランジスタを直列に接続し、それぞれの接続部分にパストランジスタのゲートあるいはインバータの入力等を直接あるいは間接に接続する。
一例として、第１乃至第３のパストランジスタと１つの半導体層と、半導体層と重なる第１乃至第３の配線を有し、第１乃至第３の配線のそれぞれは、その電位によって、半導体層のうち、少なくともそれぞれの配線が重なる部分の導電性を変化させることができ、第１乃至第３のパストランジスタのゲートは半導体層以外とは電気的な接続がなく、半導体層の導電性によって、浮遊状態とすることができ、浮遊状態の際の、第１乃至第３のパストランジスタのそれぞれのゲートの電位によって、第１乃至第３のパストランジスタのそれぞれのソースとドレインの間の導電性を制御するプログラマブルな信号処理装置である。
または、上記において、第１のパストランジスタのソースまたはドレインの一方、第２のパストランジスタのソースまたはドレインの一方、第３のパストランジスタのソースまたはドレインの一方がマルチプレクサの第１の入力端子、第２の入力端子、第３の入力端子と、それぞれ、直接あるいは間接に接続し、第１のパストランジスタのソースまたはドレインの他方の電位は、第２のパストランジスタのソースまたはドレインの他方、第３のパストランジスタのソースまたはドレインの他方の電位と常に同じである信号処理装置である。
または、上記において、半導体層の一端の電位が、第１のパストランジスタのソースまたはドレインの他方、第２のパストランジスタのソースまたはドレインの他方、第３のパストランジスタのソースまたはドレインの他方の電位と常に同じである信号処理装置である。
回路構成が簡略化され、歩留まりの向上や集積化が図れる。なお、効果はこれらに限定されず、以下に詳述される。
信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の回路例を示す。 信号処理装置の動作例を示す。 プログラマブルロジックデバイスの構成例を示す図とプログラマブルロジックエレメントの構成例を示す。 プログラマブルロジックエレメントの構成例を示す。 プログラマブルロジックデバイス（Ａ）とスイッチ回路（Ｂ）の構成例を示す。 プログラマブルロジックデバイス全体の構成例を示す。 プログラマブルロジックデバイスの作製工程例を示す。 プログラマブルロジックデバイスの主要な構造物のレイアウト例を示す。 プログラマブルロジックデバイスの主要な構造物のレイアウト例を示す。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、この開示物が開示する内容は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、あるいは上記半導体膜に電気的に接続されたソース電極も意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、あるいは上記半導体膜に電気的に接続されたドレイン電極も意味する。また、ゲートはゲート電極も意味する。
（実施の形態１）
図１には、信号処理装置に用いられる回路例を示す。図１（Ａ）に示されるプログラマブルスイッチ１０１では、パストランジスタ１２１のソースとドレインの導通をゲートの電位で制御される。プログラマブルスイッチ１０１において、パストランジスタ１２１のゲートは、書き込みトランジスタ１１１のソースまたはドレインの一方に直接あるいは間接に接続する。書き込み制御端子Ｇ１の電位によって、書き込みトランジスタ１１１のオンオフを制御する。
書き込みトランジスタ１１１としては、各種のトランジスタを使用できるが、パストランジスタ１２１のゲート（ノードＮ１）の電位を必要とする時間保持するには、相応のオフ抵抗を必要とする。特許文献１乃至３に記載されているトランジスタを用いることができる。
パストランジスタ１２１としては、各種のトランジスタを使用できるが、オン抵抗の低いものが好ましい。また、パストランジスタ１２１はＮチャネル型でもＰチャネル型でもよい。以下では、パストランジスタ１２１はＮチャネル型であるとして例示する。
例えば、パストランジスタ１２１のソースとドレインの電位をいずれもローレベル電位とした状態で、書き込みトランジスタ１１１をオンとした後、ノードＮ１の電位とローレベル電位の差をパストランジスタ１２１のしきい値より高い電位とすると、パストランジスタ１２１はオン状態となる。その後、書き込みトランジスタ１１１をオフとしても、ゲートとチャネルとの間に形成される容量でノードＮ１の電位が保持されるので、パストランジスタ１２１のオン状態は維持される。
ノードＮ１の電位をローレベル電位とする場合にはノードＮ１の電位を必要とする時間にわたって十分に保持できない可能性がある。例えば、パストランジスタ１２１のソースとドレインの電位をいずれもローレベル電位とした状態で、書き込みトランジスタ１１１をオンとする。その後、ノードＮ１の電位をローレベル電位とする。この場合、書き込みトランジスタ１１１をオフとすると、パストランジスタ１２１はオフ状態なので、ゲートとチャネルとの間に形成される容量は非常に小さくなる。この場合は、データ入力端子Ｄの電位をローレベルに保持することで、ノードＮ１の電位はローレベルを維持できる。
このように、ノードＮ１の電位を必要とする値にし、パストランジスタ１２１の導通を設定する操作はコンフィギュレーションと呼ばれ、そのような操作が可能な状態にあることをコンフィギュレーションモードにある、という。また、ノードＮ１の電位を設定するためのデータをコンフィギュレーションデータという。
プログラマブルスイッチ１０１を有する信号処理装置においては、通常、演算処理は書き込みトランジスタ１１１がオフ状態の時になされる。これはユーザーモードと呼ばれる。このとき、ノードＮ１は浮遊状態であり、パストランジスタ１２１のゲート容量等を介してパストランジスタ１２１のソースやドレイン、チャネルと容量結合しているため、パストランジスタ１２１のソースやドレインの電位が変動すると、その影響を受けて変動する。
すなわち、ノードＮ１の電位とパストランジスタ１２１のソースの電位の差がパストランジスタ１２１のしきい値より高い場合には、パストランジスタ１２１はオン状態であり、ゲート容量による容量結合で、ソースあるいはドレインの電位の上昇がゲート（ノードＮ１）にも及び、ノードＮ１の電位は上昇する。このような効果をブースティング効果という。一般に、パストランジスタ１２１のゲートとチャネル（やソース、ドレイン）との間の容量が大きく、ノードＮ１に接続する他の容量（寄生容量を含む）が小さいほどこの効果が大きい。
例えば、ブースティング効果が全くない場合には、パストランジスタ１２１のドレインにゲートと同じ電位が与えられると、ソースの電位は、ドレインの電位よりパストランジスタ１２１のしきい値分だけ低い電位となる（ただし、ドレインの電位＞ソースの電位、とする）が、ノードＮ１の電位が、パストランジスタ１２１のドレインの電位とパストランジスタ１２１のしきい値の和より高くなれば、ソースの電位はドレインの電位と同等となることができる。
このような効果は、パストランジスタのゲートにＳＲＡＭセルを接続して、定電圧を供給するタイプの信号処理装置では生じない。パストランジスタのゲートの電位が十分でない場合には、上記のように、ソースの電位がドレインよりも低い電位となる。これを避けるには、パストランジスタのゲートの電位は、あらかじめ十分に高く設定しておく必要がある。
プログラマブルロジックデバイスでは、図１（Ａ）に示すプログラマブルスイッチ１０１を複数設ける。図１（Ｂ）にその例を示す。図１（Ｂ）はプログラマブルロジックデバイスの一部を示す。プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４の書き込みトランジスタ１１１乃至書き込みトランジスタ１１４のソースまたはドレインのうち、パストランジスタ１２１乃至パストランジスタ１２４のゲートに接続しないほうを、それぞれ、データ入力端子Ｄに直接あるいは間接に接続する。
そして、コンフィギュレーションモードでは、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４の電位によって、書き込みトランジスタ１１１乃至書き込みトランジスタ１１４のオンオフを制御しつつ、それぞれ、データ入力端子Ｄにプログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４に入力するデータを与えることで、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のノードＮ１乃至ノードＮ４の電位を必要とするものとすることができる。
この方式では、任意のプログラマブルスイッチのデータを書き換えられるが、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のそれぞれにデータ入力端子Ｄと接続するためのコンタクトが設けられる必要がある。
図２には、プログラマブルスイッチを複数有する回路の別の例を示す。図２はプログラマブルロジックデバイスの一部を示す。この例でも、４つのプログラマブルスイッチ（プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４）を有するが、各プログラマブルスイッチの書き込みトランジスタ１１１乃至書き込みトランジスタ１１４が直列に接続した構成となる。なお、書き込みトランジスタ１１１乃至書き込みトランジスタ１１４の間に何らかの素子を有してもよい。そのため、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のそれぞれにデータ入力端子Ｄと接続するためのコンタクトが設けられる必要がない。
そのため、回路構成を単純化できる。また、コンタクトの数が減らせるため、コンタクト不良が低減し、歩留まりが向上する。さらに、コンタクト数が減るため、集積化が図れる。
書き込みトランジスタ１１１のソースとドレインの一方は、データ入力端子Ｄに直接あるいは間接に接続する。また、書き込みトランジスタ１１４のソースとドレインの一方はノードＮ４であり、パストランジスタ１２４のゲートに直接あるいは間接に接続する。
書き込みトランジスタ１１１と書き込みトランジスタ１１２が接続するノードＮ１はパストランジスタ１２１のゲートに、書き込みトランジスタ１１２と書き込みトランジスタ１１３が接続するノードＮ２はパストランジスタ１２２のゲートに、書き込みトランジスタ１１３と書き込みトランジスタ１１４が接続するノードＮ３はパストランジスタ１２３のゲートに、それぞれ接続する。
このような接続構成を有する回路へのデータの書き込み方法について説明する。データの書き込みは、順に行われる必要がある。すなわち、いずれかのプログラマブルスイッチにおいて、データの書き込みや書き換えが必要な場合は、そのプログラマブルスイッチにデータの書き込みあるいは書き換えをおこなうのみならず、データ入力端子Ｄとそのプログラマブルスイッチの間にあるプログラマブルスイッチのデータを再度、書き換える必要があることがある。
例えば、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のうち、プログラマブルスイッチ１０３のデータのみを変更する場合には、プログラマブルスイッチ１０３にデータを書き込んだ後、さらに、プログラマブルスイッチ１０２に、以前に書かれていたものと同じデータを書き込み、その後、プログラマブルスイッチ１０１に、以前に書かれていたものと同じデータを書き込むという方法を採用する。
具体的には、書き込みトランジスタ１１１乃至書き込みトランジスタ１１３をオン、書き込みトランジスタ１１４をオフとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０３に書き込むデータを入力する。次に、書き込みトランジスタ１１３と書き込みトランジスタ１１４をオフ、書き込みトランジスタ１１１と書き込みトランジスタ１１２をオンとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０２に書き込むデータ（以前に書き込まれていたデータ）を入力する。最後に、書き込みトランジスタ１１２乃至書き込みトランジスタ１１４をオフ、書き込みトランジスタ１１１をオンとした状態で、データ入力端子Ｄに、プログラマブルスイッチ１０１に書き込むデータ（以前に書き込まれていたデータ）を入力する。
このように特定のプログラマブルスイッチのデータのみを書き換えるには、本来書き換えなくてもよいプログラマブルスイッチのデータも書き換える必要があるので、処理時間がかかる。一方、例えば、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のすべてのデータを書き換える場合は、図１（Ｂ）に示す回路と同程度の速度で実行できる。
プログラマブルロジックデバイスでは、ランダムにプログラマブルスイッチのデータを修正することは少なく、大きなブロックごと、あるいはデバイス全体を書き直す場合が多いので、そのような場合には、図２のような回路構成および上記で説明した方法でのデータの書き込みでも問題は少ない。
図２に示す回路で、プログラマブルスイッチ１０１乃至プログラマブルスイッチ１０４のすべてのデータを書き換える場合について図１０を用いて説明する。ここでは、ノードＮ１乃至ノードＮ４の電位を、それぞれ、ローレベル、ハイレベル、ローレベル、ハイレベルとする場合（実線）、ハイレベル、ローレベル、ハイレベル、ローレベルとする場合（点線）の２通りを示す。
いずれの場合でも、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルス幅は、それぞれ、Ｔ１、Ｔ２、Ｔ３、Ｔ４である。この例では、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルスはほぼ同時に始まり、終了する時期が異なる。制御端子Ｇ４に与えられるパルスが最も短く、制御端子Ｇ１に与えられるパルスが最も長い。
ここで、書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ４に与えられるパルスが重なっている時期では、相当する書き込みトランジスタが同時にオンとなっている。
期間Ｔ１と期間Ｔ２の差（ΔＴ１）、期間Ｔ２と期間Ｔ３の差（ΔＴ２）、期間Ｔ３と期間Ｔ４の差（ΔＴ３）はすべて同じでもよいが、異なっていてもよい。例えば、ΔＴ１＜ΔＴ２＜ΔＴ３＜Ｔ４でもよい。ΔＴ１、ΔＴ２、ΔＴ３、Ｔ４は、それぞれ、プログラマブルスイッチ１０１、プログラマブルスイッチ１０２、プログラマブルスイッチ１０３、プログラマブルスイッチ１０４にデータを書き込むのに許容されている期間を意味する。
データ入力端子Ｄから遠いプログラマブルスイッチほど、信号の遅延が大きいので、データの書き込みには時間がかかるので、Ｔ４は十分に大きくする必要がある。一方で、データ入力端子Ｄに近いプログラマブルスイッチでは、信号の遅延が小さいので、データの書き込みは短時間で済み、ΔＴ１は小さくてもよい。したがって、信号の遅延に合わせてΔＴ１、ΔＴ２、ΔＴ３、Ｔ４を設定することで、より少ない時間ですべてのプログラマブルスイッチにデータを書き込むことができる。
図３は、図２で示した回路の応用例の１つであり、ルックアップテーブル１００ａを示す。図２では、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインの接続先を示していなかったが、ルックアップテーブル１００ａでは、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインの一方は、それぞれ、マルチプレクサ１１０の入力端子に直接あるいは間接に接続し、ソースとドレインの他方は信号入力端子Ｆに直接あるいは間接に接続される。
選択制御端子Ａと選択制御端子Ｂのそれぞれに入力される信号によって、４つの入力端子のいずれか１つと出力端子Ｃが電気的に接続し、信号入力端子Ｆに信号を入力することで、入力端子のいずれか１つに電気的に接続するパストランジスタの導通状態によって、出力端子の電位が決定される。
コンフィギュレーションモードでルックアップテーブル１００ａにデータを入力する方法は図２において示したものと同様である。ただし、その際、信号入力端子ＦとノードＮ５乃至Ｎ８の電位はいずれもローレベルとしておくとよい。
次に、ユーザーモードでは、選択制御端子Ａと選択制御端子Ｂに信号を入力し、その組み合わせによって出力端子Ｃからハイレベルあるいはローレベルの電位が出力される。その際にも、当初、出力端子Ｃの電位と信号入力端子Ｆの電位をともにローレベルとし、その後、出力端子Ｃは浮遊状態、信号入力端子Ｆの電位はハイレベルとする。
選択制御端子Ａと選択制御端子Ｂの組み合わせによって選択されたパストランジスタのゲートの電位がハイレベルであれば、出力端子Ｃの電位は上昇し、ローレベルであれば電位はほとんど変動しない。
なお、パストランジスタのゲートの電位がハイレベルで固定されており、その状態で、信号入力端子Ｆがハイレベルであると、パストランジスタからは、そのしきい値だけ低い電位が出力される。
しかしながら、図３のルックアップテーブル１００ａでは、パストランジスタ１２１乃至パストランジスタ１２４のゲートは浮遊状態であるため、ソースやドレインの電位によって、ゲートの電位が変動する。
例えば、コンフィギュレーションモードのとき、パストランジスタ１２１乃至パストランジスタ１２４のソースとドレインをともにローレベル、ゲートの電位をハイレベルとなるように設定し、その後、ゲートを浮遊状態とすると、その後のユーザーモードの際に、信号入力端子Ｆの電位をハイレベルとした段階で、ブースティング効果により、パストランジスタのゲートの電位はハイレベルよりも高くなる。その結果、パストランジスタより出力される電位は、パストランジスタのゲートの電位がハイレベルで固定されている場合の電位より高くなり、場合によってはハイレベルとなる。また、パストランジスタのゲートの電位がハイレベルよりも高くなることにより、パストランジスタのオン抵抗が低下する。
図４に示すルックアップテーブルは図３の変形例であり、図３の信号入力端子Ｆをデータ入力端子Ｄに接続し、回路構成を単純化したものである。データ入力端子Ｄはコンフィギュレーションモードのときのみ、信号入力端子Ｆはユーザーモードのときのみ使用されるので、これらを接続しても問題は生じない。
図５に示すルックアップテーブルは図３の変形例であり、図３のノードＮ１乃至Ｎ４に、それぞれ、容量素子１３１乃至容量素子１３４を接続したものである。容量素子１３１乃至容量素子１３４により、ノードＮ１乃至Ｎ４の電位をより長時間保持できる。ただし、この場合には、上述のブースティング効果は小さくなる。
そこで、コンフィギュレーションモードにおいて、以下のような方法でデータを書き込むとブースティング効果の低減を補うことができる。例えば、パストランジスタ１２４をユーザーモードの際にオンとする場合には、パストランジスタ１２４のデータ入力時に、データ入力端子Ｄにはハイレベルを、容量電位供給端子Ｅにはローレベルを入力する。逆にオフとする場合には、データ入力端子Ｄにはローレベルを、容量電位供給端子Ｅにはハイレベルを入力する。そして、ユーザーモードの際には、容量電位供給端子Ｅの電位をハイレベルとすると、ノードＮ４の電位は、前者の場合にはハイレベルより高くなり、後者の場合にはローレベルのままである。
図６に示すルックアップテーブルは図３の変形例であり、図３のノードＮ１乃至Ｎ４に、それぞれ、容量素子１３１乃至容量素子１３４の一方の電極を接続し、かつ、それぞれの他方の電極の電位を容量電位制御端子Ｅ１乃至容量電位制御端子Ｅ４に印加する電位で制御できるようにしたものである。
以上の例では、ノードＮ１乃至ノードＮ４には、パストランジスタのゲートを接続したが、図７に示すようにインバータ１４１乃至インバータ１４４の入力端子を直接あるいは間接に接続してもよい。
また、図２に示す回路の応用例は、ルックアップテーブルに限られず、図８に示すように、交点に設けられるスイッチ回路１００ｂに用いてもよい。図８では、４方向の端子Ｐ、端子Ｑ、端子Ｒ、端子Ｓ間の電気的な接続をパストランジスタ１２１乃至パストランジスタ１２６で制御するものであり、パストランジスタ１２１乃至パストランジスタ１２６のゲートは、直列に接続された書き込みトランジスタ１１１乃至書き込みトランジスタ１１６のノードＮ１乃至Ｎ６に接続される。書き込みトランジスタ１１１乃至書き込みトランジスタ１１６は書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ６で制御される。
さらに、プログラマブルロジックデバイスの一部１００ｃにおいて、書き込みトランジスタが直列に接続する回路が、２つ以上のマルチプレクサ、２つ以上のスイッチ回路、マルチプレクサとスイッチ回路、あるいはその他の複数の回路に直接あるいは間接に接続してもよい（例えば、図９参照）。ここでは、書き込みトランジスタ１１１乃至書き込みトランジスタ１１８が直列に接続され、ノードＮ１乃至ノードＮ８が、パストランジスタ１２１乃至パストランジスタ１２８のゲートに直接あるいは間接に接続する。パストランジスタ１２１乃至パストランジスタ１２４はマルチプレクサ１１０ａに、パストランジスタ１２５乃至パストランジスタ１２８はマルチプレクサ１１０ｂに直接あるいは間接に接続する。書き込みトランジスタ１１１乃至書き込みトランジスタ１１８は書き込み制御端子Ｇ１乃至書き込み制御端子Ｇ８で制御される。
選択制御端子Ａ１、選択制御端子Ａ２、選択制御端子Ｂ１、選択制御端子Ｂ２に信号を入力し、その組み合わせによって出力端子Ｃ１、出力端子Ｃ２よりハイレベルあるいはローレベルの電位が出力される。
図３乃至図９に示した回路は、その特徴を相互に組み合わせてもよい。
書き込みトランジスタ１１１等に用いることのできる酸化物半導体について説明する。
酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体となりやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の原子数比によって制御できる場合がある。
ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
なお、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。また、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。
また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そのため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
酸化物半導体は、多層膜で構成されていてもよい。例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成された多層膜であってもよい。
このとき、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）よりも小さくする。なお、エネルギーギャップは、例えば、光学的な手法により導出することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。
または、酸化物半導体は、例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。
または、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。
または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。
または、例えば、トップゲート型のトランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）は、電流密度の高い酸化物半導体層（Ｓ２）へ、ゲート絶縁膜を構成する元素（シリコンなど）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、酸化物半導体層（Ｓ１）は厚く、酸化物半導体層（Ｓ２）は薄く、酸化物半導体層（Ｓ３）は薄く設けられることが好ましい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
例えば、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚くすればよい。
上記のような酸化物半導体の単層または多層を書き込みトランジスタ１１１等のチャネルに用いることができる。
（実施の形態２）
図１１（Ａ）に、プログラマブルロジックデバイスの構成をブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図１１（Ａ）に示すように、プログラマブルロジックデバイス１５０は複数のプログラマブルロジックエレメント１５１を有する。そして、プログラマブルロジックエレメント１５１どうしは、プログラマブルロジックエレメント１５１間の接続構造を定義するための情報を含むコンフィギュレーションデータに従って、お互いの電気的な接続（接続可能性）が制御される。
具体的に、プログラマブルロジックエレメント１５１間の電気的な接続は、複数の配線で構成される配線群と、配線群を構成する配線どうしの電気的な接続をコンフィギュレーションデータに従って制御するスイッチ回路とを有する配線エレメントにより、おこなうことができる。
また、図１１（Ｂ）に、プログラマブルロジックエレメント１５１の構成をブロック図で一例として示す。プログラマブルロジックエレメント１５１は、ルックアップテーブル１５２と、フリップフロップ１５３と、マルチプレクサ１５４とを少なくとも有する。
ルックアップテーブル１５２には、ルックアップテーブル１５２の論理ゲートとしての機能を定義するための情報を含んだコンフィギュレーションデータ１５８が入力される。すなわち、ルックアップテーブル１５２は、端子１５６からルックアップテーブル１５２に入力される入力信号の論理レベルと、ルックアップテーブル１５２から出力される出力信号の論理レベルの関係が、コンフィギュレーションデータ１５８に従って定められる。ルックアップテーブル１５２は、例えば、図３乃至図７に示すルックアップテーブル１００ａのような、あるいは、それらをさらに発展させた回路構成を有するとよい。
フリップフロップ１５３には、ルックアップテーブル１５２からの出力信号が入力される。さらに、一のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３に、他のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３から出力された信号が、入力されることもある。フリップフロップ１５３は、入力されたこれらの信号を保持する機能を有する。
マルチプレクサ１５４には、マルチプレクサ１５４の動作を制御するための情報を含んだコンフィギュレーションデータ１５９が入力される。マルチプレクサ１５４は、ルックアップテーブル１５２からの出力信号と、フリップフロップ１５３からの出力信号のいずれか一つを、コンフィギュレーションデータ１５９に従って選択する機能を有する。マルチプレクサ１５４によって選択された信号は、プログラマブルロジックエレメント１５１の端子１５７から出力される。
〈プログラマブルロジックエレメントの構成例〉
図１１（Ｂ）に示したプログラマブルロジックエレメント１５１の具体的な構成を、図１２（Ａ）に一例として示す。図１２（Ａ）に示すプログラマブルロジックエレメント１５１は、コンフィギュレーションデータが記憶されたルックアップテーブル１５２と、フリップフロップ１５３と、マルチプレクサ１５４と、マルチプレクサ１５４用のコンフィギュレーションデータ１５９が記憶されるコンフィギュレーションメモリ１５５と、を有する。
ルックアップテーブル１５２は、記憶されているコンフィギュレーションデータによって、実行される論理演算が異なる。そして、コンフィギュレーションデータによりルックアップテーブル１５２にて行われる論理演算が確定すると、ルックアップテーブル１５２は、端子１５６に与えられた複数の入力信号に対応する出力信号を生成する。フリップフロップ１５３は、ルックアップテーブル１５２で生成される出力信号を保持し、信号ＣＫに同期して、ルックアップテーブル１５２の出力信号に対応した出力信号を出力する。
マルチプレクサ１５４には、ルックアップテーブル１５２からの出力信号と、フリップフロップ１５３からの出力信号とが入力されている。そして、マルチプレクサ１５４は、コンフィギュレーションメモリ１５５に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１５４からの出力信号は、端子１５７に与えられる。
また、図１１（Ｂ）に示したプログラマブルロジックエレメント１５１の具体的な構成の別の一例を、図１２（Ｂ）に一例として示す。図１２（Ｂ）に示すプログラマブルロジックエレメント１５１は、マルチプレクサ１５４ａと、マルチプレクサ１５４ａ用のコンフィギュレーションデータが記憶されるコンフィギュレーションメモリ１５５ａとを有している点において、図１２（Ａ）に示すプログラマブルロジックエレメント１５１と構成が異なる。
マルチプレクサ１５４ａには、ルックアップテーブル１５２からの出力信号と、端子１６０から入力された、他のプログラマブルロジックエレメント１５１が有するフリップフロップ１５３からの出力信号とが入力されている。そして、マルチプレクサ１５４ａは、コンフィギュレーションメモリ１５５ａに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。
そして、図１２（Ｂ）に示したプログラマブルロジックエレメント１５１では、フリップフロップ１５３は、マルチプレクサ１５４ａからの出力信号を保持し、信号ＣＫに同期して、ルックアップテーブル１５２の出力信号に対応した出力信号を出力する。
なお、図１２（Ａ）または図１２（Ｂ）に示すプログラマブルロジックエレメント１５１が、コンフィギュレーションデータによって、フリップフロップ１５３の種類を定義できる構成を有していても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ１５３がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
〈プログラマブルロジックデバイスの構成例〉
図１３（Ａ）にプログラマブルロジックデバイス１５０の構造の一部を、一例として模式的に示す。図１３（Ａ）に示すプログラマブルロジックデバイス１５０は、複数のプログラマブルロジックエレメント１５１と、複数のプログラマブルロジックエレメント１５１のいずれかに接続された配線群１６１と、配線群１６１を構成する配線どうしの電気的な接続を制御するスイッチ回路１００ｂとを有する。配線群１６１及びスイッチ回路１００ｂが、配線リソース１６３に相当する。スイッチ回路１００ｂによって制御される配線どうしの電気的な接続構造は、コンフィギュレーションデータによって定められる。
図１３（Ｂ）に、スイッチ回路１００ｂの構成例を示す。図１３（Ｂ）に示すスイッチ回路１００ｂは、図８に示すものと同等なものであり、配線群１６１に含まれる配線間の電気的な接続構造を制御する機能を有する。具体的に、スイッチ回路１００ｂは、パストランジスタ１２１乃至パストランジスタ１２６を有する。パストランジスタ１２１は、端子Ｐと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２２は、端子Ｑと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２３は、端子Ｒと端子Ｓの電気的な接続を制御する機能を有する。パストランジスタ１２４は、端子Ｐと端子Ｑの電気的な接続を制御する機能を有する。パストランジスタ１２５は、端子Ｐと端子Ｒの電気的な接続を制御する機能を有する。パストランジスタ１２６は、端子Ｑと端子Ｒの電気的な接続を制御する機能を有する。
そして、パストランジスタ１２１乃至パストランジスタ１２６の導通状態または非導通状態の選択（スイッチング）は、コンフィギュレーションデータにより定まる。具体的に、プログラマブルロジックデバイス１５０の場合、パストランジスタ１２１乃至パストランジスタ１２６のゲートに入力される信号の電位が、コンフィギュレーションデータにより定まる。
また、スイッチ回路１００ｂは、配線群１６１と、プログラマブルロジックデバイス１５０の出力端子１６４の、電気的な接続を制御する機能を有する。
図１４に、プログラマブルロジックデバイス１５０全体の構成を一例として示す。図１４では、プログラマブルロジックデバイス１５０に、Ｉ／Ｏエレメント１６５、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）１６６、ＲＡＭ１６７、乗算器１６８が設けられている。Ｉ／Ｏエレメント１６５は、プログラマブルロジックデバイス１５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１６６は、信号ＣＫを生成する機能を有する。ＲＡＭ１６７は、論理演算に用いられるデータを格納する機能を有する。乗算器１６８は、乗算専用の論理回路に相当する。プログラマブルロジックデバイス１５０に乗算を行う機能が含まれていれば、乗算器１６８は必ずしも設ける必要はない。
〈プログラマブルロジックデバイスの作製工程例〉
図１５乃至図１７を用いて、プログラマブルロジックデバイスの作製工程の一例を説明する。詳細は特許文献１乃至３を参照すればよい。なお、図１５は積層構造をわかりやすく表現するものであり、特定の断面を指すものではない。また、図１６および図１７は、図４に示されるルックアップテーブルの一部を構成する主要な構造物のレイアウト例を示すものである。図１６および図１７中の十字の印はマーカーを意味し、各図面で同じ位置を示すものである。したがって、マーカーが重なるように各図面を重ねると、各構造物の相互の位置関係を把握できる。
単結晶、多結晶あるいは非晶質のいずれかの半導体基板２００に素子分離用絶縁物２０１とＰ型あるいはＮ型のウェル２０２を設ける（図１５（Ａ））。素子分離用絶縁物２０１とウェル２０２の配置例は図１６（Ａ）に示される。
第１ゲート絶縁膜２０３と第１ゲート配線２０４を形成し、また、ウェル２０２に不純物領域２０５を設ける。不純物領域にシリサイド等のより導電性の高い材料を積層してもよい。さらに、第１層間絶縁物２０６を設ける（図１５（Ｂ））。第１層間絶縁物２０６は単層もしくは多層であり、また、上層への酸素供給能力と下層からの水素や水の上層への移動を遮断する能力を有することが好ましい。第１ゲート配線２０４の配置例は図１６（Ｂ）に示される。
第１層間絶縁物２０６上に酸化物半導体層２０７を設け、さらに、第１層間絶縁物２０６にコンタクトホール２０８を形成する（図１５（Ｃ））。酸化物半導体層２０７とコンタクトホール２０８の配置例は図１６（Ｃ）に示される。なお、酸化物半導体以外の半導体を用いてもよい。例えば、２ｎｍ以下の厚さのシリコン膜でもよい。
導電性材料を堆積して、コンタクトホールに導電性材料を埋め込む。このとき、酸化物半導体層２０７は、導電性材料で覆われる。導電性材料は単層もしくは多層である。さらに、導電性材料の表面を平坦化し、その上に１００ｎｍ以上の厚さの絶縁性材料を形成する。絶縁性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。
そして、絶縁性材料および導電性材料を選択的にエッチングして、配線２０９、第２層間絶縁物２１０を形成する。配線２０９と第２層間絶縁物２１０は同様な形状となる。このエッチングに際しては、絶縁性材料のエッチングストッパとして、導電性材料を用いるとよい。配線２０９の配置例は図１７（Ａ）に示される。
配線２０９、第２層間絶縁物２１０を覆って、第２ゲート絶縁膜２１１を形成する。さらに、導電性材料を堆積し、その表面を平坦化する。導電性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。厚さは、第１層間絶縁物２０６の上面から第２層間絶縁物２１０の上面までの厚みよりも大きいことが好ましい。表面を平坦化した導電性材料を選択的にエッチングすることで第２ゲート配線２１２を形成する（図１５（Ｄ））。第２ゲート配線２１２の配置例は図１７（Ｂ）に示される。
第２層間絶縁物２１０が存在することにより、配線２０９と第２ゲート配線２１２の間の寄生容量が低減できる。このようにして、書き込みトランジスタ１１１が形成できる。
なお、図１６（Ｃ）から明らかなように、書き込みトランジスタ１１１のチャネルは長く狭い。したがって、短チャネル効果は小さく、また、オフ抵抗も高い。一方で、オン抵抗も高く、データの書き込みには時間を要するが、プログラマブルロジックデバイスでは、データの書き込みが頻繁に行われることは少ないため実用的な障害とはならないこともある。
Ａ 選択制御端子
Ａ１ 選択制御端子
Ａ２ 選択制御端子
Ｂ 選択制御端子
Ｂ１ 選択制御端子
Ｂ２ 選択制御端子
Ｃ 出力端子
Ｃ１ 出力端子
Ｃ２ 出力端子
Ｄ データ入力端子
Ｅ 容量電位供給端子
Ｅ１ 容量電位制御端子
Ｅ２ 容量電位制御端子
Ｅ３ 容量電位制御端子
Ｅ４ 容量電位制御端子
Ｆ 信号入力端子
Ｇ１ 書き込み制御端子
Ｇ２ 書き込み制御端子
Ｇ３ 書き込み制御端子
Ｇ４ 書き込み制御端子
Ｇ５ 書き込み制御端子
Ｇ６ 書き込み制御端子
Ｇ７ 書き込み制御端子
Ｇ８ 書き込み制御端子
Ｎ１ ノード
Ｎ２ ノード
Ｎ３ ノード
Ｎ４ ノード
Ｎ５ ノード
Ｎ６ ノード
Ｎ７ ノード
Ｎ８ ノード
Ｐ 端子
Ｑ 端子
Ｒ 端子
Ｓ 端子
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
１００ａ ルックアップテーブル
１００ｂ スイッチ回路
１００ｃ プログラマブルロジックデバイスの一部
１０１ プログラマブルスイッチ
１０２ プログラマブルスイッチ
１０３ プログラマブルスイッチ
１０４ プログラマブルスイッチ
１１０ マルチプレクサ
１１０ａ マルチプレクサ
１１０ｂ マルチプレクサ
１１１ 書き込みトランジスタ
１１２ 書き込みトランジスタ
１１３ 書き込みトランジスタ
１１４ 書き込みトランジスタ
１１５ 書き込みトランジスタ
１１６ 書き込みトランジスタ
１１７ 書き込みトランジスタ
１１８ 書き込みトランジスタ
１２１ パストランジスタ
１２２ パストランジスタ
１２３ パストランジスタ
１２４ パストランジスタ
１２５ パストランジスタ
１２６ パストランジスタ
１２７ パストランジスタ
１２８ パストランジスタ
１３１ 容量素子
１３２ 容量素子
１３３ 容量素子
１３４ 容量素子
１４１ インバータ
１４２ インバータ
１４３ インバータ
１４４ インバータ
１５０ プログラマブルロジックデバイス
１５１ プログラマブルロジックエレメント
１５２ ルックアップテーブル
１５３ フリップフロップ
１５４ マルチプレクサ
１５４ａ マルチプレクサ
１５５ コンフィギュレーションメモリ
１５５ａ コンフィギュレーションメモリ
１５６ 端子
１５７ 端子
１５８ コンフィギュレーションデータ
１５９ コンフィギュレーションデータ
１６０ 端子
１６１ 配線群
１６３ 配線リソース
１６４ 出力端子
１６５ Ｉ／Ｏエレメント
１６６ ＰＬＬ
１６７ ＲＡＭ
１６８ 乗算器
２００ 半導体基板
２０１ 素子分離用絶縁物
２０２ ウェル
２０３ 第１ゲート絶縁膜
２０４ 第１ゲート配線
２０５ 不純物領域
２０６ 第１層間絶縁物
２０７ 酸化物半導体層
２０８ コンタクトホール
２０９ 配線
２１０ 第２層間絶縁物
２１１ 第２ゲート絶縁膜
２１２ 第２ゲート配線

Claims (4)

  1. 第１のトランジスタ乃至第６のトランジスタを有し、
    前記第１のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの他方と、前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
    前記第３のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と、前記第６のトランジスタのソース又はドレインの一方とに電気的に接続され、
    前記第４のトランジスタのチャネル形成領域と、前記第５のトランジスタのチャネル形成領域と、前記第６のトランジスタのチャネル形成領域とは、一の半導体層に含まれる信号処理装置であって、
    前記第４のトランジスタ乃至前記第６のトランジスタが非導通状態である期間を有し、
    前記期間において、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第３のトランジスタのゲートは、浮遊状態であり、
    前記期間において、前記第１のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御され、前記第２のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御され、かつ、前記第３のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御されることを特徴とするプログラマブルな信号処理装置。
  2. 第１のトランジスタ乃至第６のトランジスタを有し、
    前記第１のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの他方と、前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
    前記第３のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と、前記第６のトランジスタのソース又はドレインの一方とに電気的に接続され、
    前記第４のトランジスタのチャネル形成領域と、前記第５のトランジスタのチャネル形成領域と、前記第６のトランジスタのチャネル形成領域とは、一の半導体層に含まれる信号処理装置であって、
    前記第４のトランジスタ乃至前記第６のトランジスタが非導通状態である期間を有し、
    前記期間において、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第３のトランジスタのゲートは、浮遊状態であり、
    前記期間において、前記第１のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御され、前記第２のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御され、かつ、前記第３のトランジスタのゲートの電位に応じて前記第１のトランジスタの導通状態が制御され、
    前記半導体層は、酸化物半導体を有することを特徴とするプログラマブルな信号処理装置。
  3. 請求項１又は請求項２において、
    第１の入力端子乃至第３の入力端子を有するマルチプレクサを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の入力端子に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２の入力端子に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の入力端子に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方と、前記第２のトランジスタのソース又はドレインの他方と、前記第３のトランジスタのソース又はドレインの他方とは、第１の端子に電気的に接続されることを特徴とするプログラマブルな信号処理装置。
  4. 請求項３において、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１の端子に電気的に接続されることを特徴とするプログラマブルな信号処理装置。
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