JP6759379B2 - 記憶回路 - Google Patents

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、その駆動方法、または、その作製方法に関する。特に
、本発明の一態様は、フリップフロップ回路、及びそれを備えた半導体装置に関する。

なお、本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素
子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半
導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備
えたチップは、半導体装置の一例である。また、表示装置、発光装置、照明装置及び電子
機器等は、半導体装置を有している場合がある。

フリップフロップ回路（以下、ＦＦと記す場合がある）は順序回路の１種であり、１ビッ
トのデータを”０”または”１”の状態として記憶する記憶回路である。ＦＦとしては、
インバータループを含む２つのラッチ回路を直列に接続したマスター・スレーブ型が知ら
れている。

図１１Ａに、従来のマスター・スレーブ型ＦＦを示す。図１１Ｂは、図１１Ａの等価回路
図である。図１１Ａ、Ｂに示すように、フリップフロップ回路（ＦＦ）１は、直列に接続
された２つのラッチ回路（ＬＡＴ−１、ＬＡＴ−２）を有する。ＬＡＴ−１は、インバー
タ（ＩＮＶ）２、クロックドインバータ（ＣＩＮＶ）３、４を有する。ＬＡＴ−２は、Ｉ
ＮＶ５、ＣＩＮＶ６、ＣＩＮＶ７を有する。クロック信号ＣＬＫとクロック信号ＣＬＫＢ
は互いに位相が反転している関係にある信号である。また、ＶＤＤは高電源電圧であり、
ＶＳＳは低電源電圧である。

ＦＦ１において、クロック信号ＣＬＫがハイレベル（”Ｈ”）のとき、入力端子から入力
データＤを取り込み、ＬＡＴ−１はそのデータをＬＡＴ−２に出力する。クロック信号Ｃ
ＬＫがローレベル（”Ｌ”）になると、ＬＡＴ−１は入力端子を内部回路から切り離し、
取り込んだデータを保持する。ＬＡＴ−２は、ＬＡＴ−１で保持されているデータを取り
込み、出力端子からデータＱとして出力する。

チャネル形成領域が、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導
体（ＯＳ）でなるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が知られている。酸
化物半導体はシリコンよりもバンドギャップが大きいため、ＯＳトランジスタはオフ電流
が極めて低くなることが知られている。例えば、特許文献１には、ＯＳトランジスタがス
イッチとして用いられたフリップフロップ回路が記載されている。

特開２０１３−１４１２１２号公報

プロセッサなどの半導体装置の低消費電力化が求められている。微細化や集積技術の向上
により大規模集積回路やマイクロプロセッサには何億というトランジスタが集積されてい
る。このような半導体装置では、動作するトランジスタの多さや、微細化によるトランジ
スタのリーク電流（特に、ゲートリーク電流）の増加によって、消費電力も増加してしま
い、それに伴いチップが発熱するため、動作周波数を高くすることの妨げになっている。

このような問題に対して、例えば、電源電圧を下げるなどの対策がとられている。電源電
圧を下げることにより、トランジスタのしきい値電圧も下げる必要があり、しきい値電圧
を下げると、トランジスタのオフ状態でのリーク電流が増加することになり、静的消費電
力が増加してしまう。そのため、電源電圧を際限なく下げることもできない。

また、半導体装置の消費電力削減のため、パワーゲーティングやクロックゲーティング等
により、動作させる必要のない回路を停止させることが行われている。図１１Ａに示すＦ
Ｆ１では、単に電源を遮断すると、記憶しているデータが失われてしまう。そのため、電
源供給を再開してＦＦを動作させると、ＦＦの出力データが不確定になるので、ＦＦの出
力に接続されている組み合わせ回路の誤動作を招くおそれがある。

ＦＦは、半導体装置に多く含まれる記憶回路の１つである。そこで、本発明の一形態の課
題の１つは、消費電力が削減された記憶回路を提供することにある。または、本発明の一
形態の課題の１つは、新規な記憶回路を提供することにある。または、本発明の一形態の
課題の１つは、ＯＳトランジスタを有する新規な記憶回路を提供することにある。または
、本発明の一形態の課題の１つは、スタンバイ状態あるいは電源遮断状態でも、データを
保持することが可能な記憶回路を提供することにある。または、本発明の一形態の課題の
１つは、スタンバイ状態あるいは電源遮断状態でのデータ保持特性を向上した記憶回路を
提供することにある。

または、本発明の一形態の課題の１つは、消費電力が削減された半導体装置を提供するこ
とにある。または、本発明の一形態の課題の１つは、新規な半導体装置を提供することに
ある。または、本発明の一形態の課題の１つは、ＯＳトランジスタを有する新規な半導体
装置を提供することにある。

なお、複数の課題の記載は、他の課題や目的の存在を妨げるものではない。なお、本発明
の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題は、明
細書、図面、請求項などの記載から、自ずと明らかとなるもので、抽出することが可能で
ある。

本発明の一形態は、第１および第２の論理回路と、第１および第２のトランジスタと、第
１のキャパシタと、第１および第２のノードと、を有し、第１のノードに第１のキャパシ
タが接続され、第２のノードに第２の論理回路の入力端子が接続され、第１のトランジス
タは第１の論理回路の出力端子と第１のノード間の接続を制御するスイッチとして機能し
、ゲートに第１のクロック信号が入力され、第２のトランジスタは第１のノードと第２の
ノード間の接続を制御するスイッチとして機能し、ゲートに第２のクロック信号が入力さ
れ、第１のクロック信号と第２のクロック信号は、位相が互いに反転した関係にある信号
であり、第１および第２のトランジスタは、チャネル形成領域が酸化物半導体でなるトラ
ンジスタである記憶回路である。

本発明の一形態は、第１および第２の論理回路と、第１および第２のインバータと、第１
および第２のトランジスタと、第１のキャパシタと、第１乃至第３のノードと、を有し、
第１のノードに第１のキャパシタが接続され、第２のノードと第３のノード間に第３のト
ランジスタ、第４のトランジスタが直列に接続され、第３のノードに第２の論理回路の入
力端子が接続され、第１のトランジスタは第１の論理回路の出力端子と第１のノード間の
接続を制御するスイッチとして機能し、ゲートに第１のクロック信号が入力され、第２の
トランジスタは第１のノードと第２のノード間の接続を制御するスイッチとして機能し、
ゲートに第２のクロック信号が入力され、第１のクロック信号と第２のクロック信号は、
位相が互いに反転した関係にある信号であり、第１および第２のトランジスタは、チャネ
ル形成領域が酸化物半導体でなるトランジスタであることを特徴とする記憶回路である。
または、本発明の一形態は、第１および第２の論理回路と、第１および第２のトランジス
タと、第１のキャパシタと、第１および第２のノードとを有し、第１のノードに第１のキ
ャパシタが接続され、第２のノードに第２の論理回路の入力端子が接続され、第１のトラ
ンジスタは、第１の論理回路の出力端子と第１のノード間の接続を制御するスイッチとし
て機能し、ゲートに第１のクロック信号が入力され、第２のトランジスタは、第１のノー
ドと第２のノード間の接続を制御するスイッチとして機能し、ゲートには第２のクロック
信号が入力され、第１のクロック信号と第２のクロック信号は、位相が互いに反転した関
係にある信号であり、第１、第２のトランジスタは、チャネル形成領域が酸化物半導体で
なるトランジスタである記憶回路である。

または、本発明の一形態は、本発明の上記形態に係る記憶回路を有する半導体装置である
。

本発明の一形態により、消費電力が削減された記憶回路を提供することができる。または
、本発明の一形態により、スタンバイ状態あるいは電源遮断状態でも、データを保持する
ことが可能な記憶回路を提供することができる。または、本発明の一形態により、消費電
力が削減された半導体装置を提供することができる。

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。

Ａ−Ｃ：フリップフロップ回路（ＦＦ）の構成の一例を示すブロック図。 Ａ：ＦＦの構成の一例を示す回路図。Ｂ：図Ａの等価回路図。Ｃ：ＦＦの動作の一例を示すタイミングチャート。 Ａ：ＦＦの構成の一例を示す回路図。Ｂ：図Ａの等価回路図。 Ａ：ＦＦの構成の一例を示す回路図。Ｂ：図Ａの等価回路図。Ｃ：ＦＦを含む半導体装置の構成の一例を示すブロック図。 Ａ：ＦＦの構成の一例を示す回路図。Ｂ：図Ａの等価回路図。 ＦＦの構成の一例を示す回路図。 ＦＦの構成の一例を示す回路図。 Ａ−Ｃ：ＦＦの構成の一例を示す回路図。 Ａ：ＦＦを有する半導体装置（ダイ）の構成の一例を示す断面図。Ｂ：ＯＳトランジスタの構成の一例を示す断面図。 Ａ−Ｆ：電子機器を説明する図。 Ａ：従来のフリップフロップ回路の構成例を示す回路図。Ｂ：図Ａの等価回路図。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は
、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を
有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、１ビットのデータを記憶する記憶回路の一例として、フリップフロッ
プ回路（ＦＦ）を説明する。

図１Ａは、ＦＦの構成の一例を示すブロック図である。ＦＦ２１は、論理回路１１０、論
理回路１１１、スイッチＳＷ１、スイッチＳＷ２、およびキャパシタＣＡＰ１を有する。

なお、以下の説明において、スイッチＳＷ１を、ＳＷ１と省略して記載する場合がある。
これは、信号、電圧、回路、素子および配線などについても同様である。

キャパシタＣＡＰ１は、ＳＷ１とＳＷ２の接続ノード（ノードＣＰ）に接続されており、
論理回路１１０の出力データを保持するための保持容量として機能する。

論理回路１１０の出力端子（ノードＤＡ）と、論理回路１１１の入力端子（ノードＤＢ）
は、直列に接続されたＳＷ１、ＳＷ２により、接続されている。ＳＷ１、ＳＷ２は、それ
ぞれ、クロック信号ＣＬＫＢ、クロック信号ＣＬＫにより、オン、オフが制御される。Ｃ
ＬＫＢ、ＣＬＫは位相が互いに反転された関係にあるクロック信号である。ＦＦ２１の通
常動作時では、ＳＷ１、ＳＷ２は交互にオン、オフする。

ＦＦ２１では、クロック信号（ＣＬＫ、ＣＬＫＢ）に従い、入力データ信号Ｄの電圧に応
じてノードＣＰの電圧が書き換えられる。つまり、ＦＦ２１の内部状態が更新される。ま
た、入力端子ｉｎから入力されたデータ信号Ｄが、ノードＤＡ、ノードＣＰ、ノードＤＢ
に順次転送され、出力端子ｏｕｔからデータ信号Ｑとして出力される。

また、ＦＦ２１において、ノードＤＢに意図的にキャパシタを接続してもよい。図１Ｂに
そのようなＦＦの構成例を示す。ＳＷ２がオフ状態では、ノードＤＢの電荷がリークして
しまう。そこで、ＦＦ２２のように、キャパシタＣＡＰ１１をノードＤＢに意図的に接続
し、ＳＷ２がオフ状態でのノードＤＢの電圧をＣＡＰ１１で保持させるようにしてもよい
。これにより、ＳＷ２がオフ状態でのノードＤＢの電圧の変動を抑えることができる。Ｃ
ＡＰ１１の容量は、ＣＡＰ１の容量の１０分の１以下が好ましい。

本実施の形態に係るＦＦに、素子として意図的に設けられるキャパシタのデバイス構造に
特段の制約はない。例えば、図１Ａ、図１Ｂに示すように、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓ
ｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタを用いることもできる。また、ＭＯＳ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のキャパシタを用いることもでき
る。図１Ｃに、ＭＯＳ型キャパシタ（ＣＡＰ１）を有するＦＦ２１の構成例を示す。また
、本実施の形態に係るＦＦに、複数のキャパシタを意図的に設ける場合、それぞれのデバ
イス構造は同一でも、異なっていてもよい。

ここで、ＶＳＳは低電源電圧であり、ＶＤＤは高電源電圧である。例えば、ＶＳＳは、接
地電位（ＧＮＤ）などの固定電圧にすればよい。また、キャパシタに供給する電圧は、Ｖ
ＤＤやＶＳＳのように固定電圧ではなく、ＦＦの動作に合わせて変動する電圧であっても
よい。

なお、ＭＯＳ型のキャパシタを用いる場合、キャパシタを構成するトランジスタがｎ型の
ときには、ゲートに高い電圧が供給されることが望ましく、ｐ型のときには、ゲートに低
い電圧が供給されることが望ましい。したがって、図１Ｃでは、ゲートにＶＤＤが供給さ
れている場合の例を示している。または、向きを逆にして、ゲートをノードＣＰに接続し
てもよい。その場合には、ソース、またはドレインには、ＶＳＳなどが供給されているこ
とが望ましい。

ＭＯＳ型のキャパシタを用いる場合、半導体層として、ＳＷ１やＳＷ２で用いられる半導
体層を利用してもよい。つまり、ＳＷ１で用いる半導体層と、ＳＷ２で用いる半導体層と
、ＭＯＳ型のキャパシタで用いる半導体層とを、同時に成膜して、同時にエッチングして
、同時にパターニングしてもよい。さらに、ＳＷ１で用いる半導体層と、ＳＷ２で用いる
半導体層と、ＭＯＳ型のキャパシタで用いる半導体層とを、１つの島状の半導体領域を構
成するように、一体的に形成してもよい。ＭＯＳ型のキャパシタで用いる半導体層は、ｎ
型化させることにより、キャパシタとして動作させやすくしてもよい。

ＳＷ１、ＳＷ２を、オフ状態でのリーク電流（オフ電流）が極めて低いトランジスタとす
ることで、ＦＦ２１、ＦＦ２２を記憶回路として機能しうるようにしている。以下、図面
を参照して、ＦＦの幾つかのより具体的な構成例を示す。本実施の形態で示される複数の
構成例を適宜組み合わせることができることはもちろんのことである。

＜構成例１＞
図２Ａは、ＦＦの構成の一例を示す回路図であり、図２Ｂは、図２Ａの等価回路図である
。図２Ｃは、ＦＦの動作の一例を示すタイミングチャートである。

ＦＦ１０１は、インバータ（ＩＮＶ１０、ＩＮＶ１１）、トランジスタ（Ｍｏｓ１、Ｍｏ
ｓ２）およびキャパシタ（ＣＡＰ１）を有する。ＦＦ１０１は、ＦＦ２１において、２つ
の論理回路（１１０、１１１）をインバータで構成した記憶回路に相当する。

なお、以下の説明において、インバータＩＮＶ１０を、ＩＮＶ１０と省略して記載する場
合がある。これは、信号、電圧、回路、素子および配線などについても同様である。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ソー
スまたはドレインとして機能する２つの端子は、トランジスタのチャネル型及び各端子に
与えられる電圧の高低によって、一方がソースとなり他方がドレインとなる。一般的に、
ｎチャネル型トランジスタでは、低い電圧が与えられる端子がソースと呼ばれ、高い電圧
が与えられる端子がドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電
圧が与えられる端子がドレインと呼ばれ、高い電圧が与えられる端子がソースと呼ばれる
。以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方
をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっ
ては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースとドレインが
入れ替わる場合がある。

ＦＦ１０１の入力端子と出力端子間に、ＩＮＶ１０、トランジスタＭｏｓ１、トランジス
タＭｏｓ２およびＩＮＶ１１が直列に接続されている。図２Ａの例では、トランジスタＭ
ｏｓ１、Ｍｏｓ２はｎチャネル型トランジスタである。ＩＮＶ１０、およびＩＮＶ１１は
、例えば、ＣＭＯＳインバータとすることができる（図２Ｂ）。キャパシタＣＡＰ１の一
方の端子はノードＣＰに接続され、他方の端子はＶＳＳが供給される配線に接続されてい
る。なお、他方の端子はＶＤＤが供給される配線に接続されていてもよい。

ノードＣＰは、Ｍｏｓ１とＭｏｓ２の接続ノードである。Ｍｏｓ１は、ＩＮＶ１０出力端
子（ノードＤＡ）とノードＣＰ間を接続するスイッチとして機能し、そのゲートにはクロ
ック信号ＣＬＫＢが入力される。Ｍｏｓ２は、ノードＣＰとＩＮＶ１１の入力端子（ノー
ドＤＢ）間を接続するスイッチとして機能し、そのゲートにはクロック信号ＣＬＫが入力
される。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの位相を反転した反転クロック信
号である。

図２Ｃに示すように、ＦＦ１０１は、ＣＬＫＢの立ち上がりで、内部状態が更新される記
憶回路である。ＣＬＫ、ＣＬＫＢに従い、入力端子ｉｎから入力されたデータ信号Ｄが、
ノードＣＰ、ノードＤＢに順次転送され、出力端子ｏｕｔからデータ信号Ｑとして出力さ
れる。

このとき、ＣＬＫやＣＬＫＢのハイレベル（”Ｈ”）のときの電位は、ＶＤＤよりも高い
電位とすることが望ましい。これにより、Ｍｏｓ１やＭｏｓ２を、十分にオン状態とする
ことができる。つまり、データ信号Ｑの電位レベルが、Ｍｏｓ１やＭｏｓ２のしきい値電
圧の影響を受けにくくなる。その結果、例えば、Ｍｏｓ１を介して、ノードＣＰにハイレ
ベル（”Ｈ”）が入力されるときに、ノードＣＰの電位を十分に高くすることができる。
もちろん、本発明の実施形態の一態様は、これに限定されなるものではない。

なお、ＩＮＶ１１のトランジスタのゲート容量は、ＣＡＰ１の容量よりも、十分に小さい
ことが望ましい。一例としては、ＩＮＶ１１のトランジスタのゲート容量は、ＣＡＰ１の
容量よりも小さいことが望ましい。より好ましくは、ＩＮＶ１１のトランジスタのゲート
容量は、ＣＡＰ１の容量の１／２未満であることが望ましい。もちろん、本発明の実施形
態の一態様は、これに限定されるものではない。

なお、図２Ａの例では、入力端子ｉｎとノードＣＰ間のデータパス、およびノードＣＰと
出力端子ｏｕｔ間のデータパスに、それぞれインバータを１個ずつ設けているが、それぞ
れのデータパスに直列に接続された複数のインバータを設けることもできる。また、ＦＦ
１０１も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続してもよい。

（トランジスタの適用について）
ノードＣＰは、ＦＦ１０１のデータ格納部として機能するノードである。ＣＡＰ１は、ノ
ードＣＰの電圧を維持するための保持容量として機能する。

そのため、ＦＦ１０１の出力エラーを抑えるための１つの方法として、ノードＣＰの電圧
の変動を可能な限り抑えればよい。トランジスタＭｏｓ１、トランジスタＭｏｓ２は、Ｆ
Ｆ１０１の通常動作時では、交互にオン、オフするスイッチとして機能する。そのため、
ノードＣＰの電圧の変動を抑えるには、トランジスタＭｏｓ１、トランジスタＭｏｓ２は
、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いと
は、チャネル幅１μｍあたりのオフ電流が１００ｚ（ゼプト）Ａ以下であることをいう。
オフ電流は少ないほど好ましいため、規格化されたオフ電流が１０ｚＡ／μｍ以下、ある
いは１ｚＡ／μｍ以下とすることが好ましく、１０ｙ（ヨクト）Ａ／μｍ以下であること
がさらに好ましい。

このようなオフ電流が極めて低いトランジスタとして、ＯＳトランジスタが挙げれる。チ
ャネルを構成する酸化物半導体がＳｉ、Ｇｅ等の１４族の半導体よりもバンドギャップが
広い（３．０ｅＶ以上）ので、ＯＳトランジスタは、熱励起によるリーク電流が小さく、
またオフ電流が極めて小さい。

電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減す
ることで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づける
ことができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことに
する。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯ
Ｓトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることがで
きる。

ＯＳトランジスタの酸化物半導体は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）
を含むものが好ましい。また、酸化物半導体は、電気的特性のばらつきを減らすためのス
タビライザとなる元素を含むものが好ましい。このような元素として、Ｇａ、Ｓｎ、Ｈｆ
、Ａｌ、Ｚｒ等がある。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物が代表的である。実施の形態２において、酸
化物半導体についてより詳細に説明する。

よって、ＦＦ１０１において、トランジスタＭｏｓ１、トランジスタＭｏｓ２はＯＳトラ
ンジスタで構成すればよい。ＩＮＶ１０、ＩＮＶ１１を構成するトランジスタに特段の制
約はなく、ＦＦ１０１が用いられる半導体装置を構成するトランジスタで作製することが
できる。例えば、Ｓｉ、ＳｉＣ、Ｇｅなど１４族元素でなる半導体でチャネルが形成され
るトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタで、ＩＮＶ１０、お
よびＩＮＶ１１を構成することができる。Ｓｉトランジスタは、ＯＳトランジスタと比較
して、オフ電流が高いが、応答速度が高いという利点があるため、ＩＮＶ１０、ＩＮＶ１
１はＳｉトランジスタで構成するとよい。

図２Ｂと図１１Ｂの回路図から明らかなように、ＦＦ１０１は、トランジスタが従来のＦ
Ｆ１よりも少ない。よって、ＦＦ１０１の回路サイズを小さくすることが可能になる。ま
た、ＦＦ１０１は、トランジスタが少ないため動的消費電力が低減される。特にクロック
信号により制御されるトランジスタの数を２まで削減しているので、動的消費電力をより
効果的に削減することができる。また、リーク電流がＯＳトランジスタよりも大きなＳｉ
トランジスタの数を減らすことができるため、静的消費電力も削減することができる。

半導体装置には多数のＦＦが用いられるが、ＦＦにＦＦ１０１を用いることで、半導体装
置自体の動的および静的消費電力を削減することができる。また、半導体装置の動作時の
温度上昇が抑えられるので、その動作周波数を高くすることが可能になる。

（駆動方法）
図２Ｃには、入力信号（ＣＬＫ、ＣＬＫＢ、データ信号Ｄ）および出力信号（データ信号
Ｑ）の波形、およびノードＣＰおよびノードＤＢの電圧の変化を示す。

ＦＦ１０１は、ＣＬＫ、ＣＬＫＢに従い、入力端子ｉｎから入力されたデータ信号Ｄが、
ノードＣＰ、ノードＤＢへ順次転送され、出力端子ｏｕｔからデータ信号Ｑとして出力さ
れる。ＣＬＫが”Ｌ”のとき、Ｍｏｓ１がオンとなり、Ｍｏｓ２がオフになり、ＩＮＶ１
０の出力電圧がＣＡＰ１に供給される。ＣＡＰ１において、データが電圧として保持され
る。次に、ＣＬＫが”Ｈ”となると、Ｍｏｓ１がオフとなり、Ｍｏｓ２がオンになるので
、ＣＡＰ１で保持されていたデータは、ＩＮＶ１１において、その論理値が反転され、出
力端子ｏｕｔからデータ信号Ｑとして出力される。

Ｍｏｓ１、Ｍｏｓ２をオフ電流が極めて低いＯＳトランジスタとすることで、クロック信
号ＣＬＫ、ＣＬＫＢの供給を停止した後でも、一定期間、ノードＣＰの電圧を保持するこ
とができる。そのため、ＦＦ１０１に対してクロックゲーティングを行うことが可能であ
る。クロック信号ＣＬＫ、ＣＬＫＢの供給を停止して、Ｍｏｓ１、Ｍｏｓ２の一方をオフ
状態にすることで、フリップフロップ１０１の内部状態を保持することが可能である。ク
ロック信号の供給停止とは、ＣＬＫ、ＣＬＫＢの発振を停止して、ＣＬＫの電位レベルを
”Ｌ”または”Ｈ”に固定することである。ＦＦ１０１において、クロック信号の供給停
止により、ＣＬＫを”Ｌ”（ＣＬＫＢは”Ｈ”）で固定してもよいし、ＣＬＫを”Ｈ”（
ＣＬＫＢは”Ｌ”）に固定してもよい。クロック信号の供給停止時には、ＣＬＫを”Ｈ”
にしてノードＤＢをノードＣＰに接続しておくことが好ましい。これにより、この期間の
ノードＤＢの電圧をＣＡＰ１で保持することができるため、その電圧の変動をより抑制す
ることができる。

また、クロック信号の供給の停止により、ＣＬＫ、ＣＬＫＢが共に、”Ｌ”になるような
制御を行ってもよい。この場合、ノードＣＰを電気的に浮遊状態にすることができるため
、クロック信号の供給停止期間でのノードＣＰの電圧の変動を低減することができる。

クロックゲーティングを行うことで、ＦＦ１０１の動的消費電力を削減することができる
。また、クロック信号の供給を停止した後、ＩＮＶ１０およびＩＮＶ１１へのＶＤＤの供
給を遮断することも可能であり、消費電力の更なる削減を図ることができる。

＜構成例２＞
ＦＦ１０１において、ＣＡＰ１の容量は、Ｍｏｓ１がオン状態である期間に、ＩＮＶ１１
を駆動できる電荷を蓄積できる大きさにする必要がある。ＣＡＰ１の容量が大きくなると
、ＦＦ１０１の動作が遅くなり、データ遅延の原因となる。またトランジスタ数を減らし
てもＦＦ１０１の面積を縮小する効果が十分に得られない場合がある。ここでは、図３を
参照して、ＣＡＰ１の容量を小さくするための構成例を説明する。図３Ａは、ＦＦの構成
の一例を示す回路図であり、図３Ｂは、図３Ａの等価回路図である。

ＦＦ１０２は、ＦＦ１０１に２つのインバータ（ＩＮＶ１２、ＩＮＶ１３）を追加した回
路に相当する。また、ＦＦ１０２は、ＦＦ２１の論理回路１１０を１段のインバータ（Ｉ
ＮＶ１０）で構成し、論理回路１１１を３段のインバータ（ＩＮＶ１１−１３）で構成し
た回路でもある。

ノードＤＢとＩＮＶ１１の入力端子（ノードＤＣ）間に、ＩＮＶ１２、ＩＮＶ１３が直列
に接続されている。ＩＮＶ１２、ＩＮＶ１３は、ＩＮＶ１１と同様に、ＣＭＯＳインバー
タとすることができ（図３Ａ）、例えばＳｉトランジスタで構成すればよい。また、ＦＦ
１０２は、ＦＦ１０１と同様に駆動することができる（図２Ｃ参照）。

ＣＡＰ１の容量を小さくするため、ノードＤＢに接続されるＩＮＶ１２を構成するトラン
ジスタのサイズをＩＮＶ１１よりも小さくする。これにより、ＩＮＶ１２のトランジスタ
のゲート容量が小さくなり、つまり、ノードＤＢの容量が小さくなるので、容量値の減少
分、ＣＡＰ１の容量を減らすことができる。トランジスタのサイズの調整は、チャネル幅
Ｗおよびチャネル長Ｌの一方、または両方の長さを変えることで行えばよい。

また、ＦＦ１０２も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続して
もよい。ＩＮＶ１２のトランジスタのゲート容量が小さいため、ＣＡＰ１と共にＣＡＰ１
１の容量も小さくすることができる。

トランジスタのサイズを小さくしたことで、ＩＮＶ１２は駆動能力が低下してしまうため
、ＩＮＶ１３はそれを補うために設けられており、ＩＮＶ１２の出力を増幅する機能を有
する。ＦＦ１０２の出力端子ｏｕｔに近いインバータほど、トランジスタのサイズを大き
くして、その駆動能力を向上させる。例えば、ＩＮＶ１１−１３において、ｎチャネル型
トランジスタ、ｐチャネル型トランジスタのそれぞれのチャネル長Ｌは同じにし、チャネ
ル幅Ｗを異ならせる。Ｗは、ｎチャネル型トランジスタ、ｐチャネル型トランジスタとも
、ＩＮＶ１２＜ＩＮＶ１３＜ＩＮＶ１１となるようにする。例えば、ＩＮＶ１２のＷを１
とすると、ＩＮＶ１３のＷはｋ（ｋ＞１、例えばｋ＝３）とし、ＩＮＶ１１のＷはｋ^２と
すればよい。

ＦＦ１０２は、ＦＦ１０１よりもトランジスタが多いが、従来のＦＦ１（図１１Ｂ参照）
よりも少ない。またクロック信号により制御されるトランジスタは、ＦＦ１０１と同じ２
個である。つまり、ＦＦ１０２も、ＦＦ１０１と同様に、動的消費電力、および静的消費
電力双方を削減することが可能である。

＜構成例３＞
ＦＦ１０２（図３）では、ＩＮＶ１２のトランジスタを微細化したため、これらトランジ
スタのゲートリーク電流が増大するおそれがある。例えば、待機状態（クロック信号停止
状態）や、クロック信号の周期が長い場合において、ＩＮＶ１２のトランジスタのゲート
から、ＣＡＰ１で保持している電荷がリークしてしまう可能性がある。ここでは、図４Ａ
、図４Ｂを参照して、待機状態でのデータ保持特性を向上させるための構成例を説明する
。図４Ａは、ＦＦの構成の一例を示す回路図であり、図４Ｂは、図４Ａの等価回路図であ
る。

待機状態において、ＩＮＶ１２に入力されたデータを保持するため、ＩＮＶ１２とＩＮＶ
１３とでループ回路を構成する。そのために、ＩＮＶ１３の出力端子（ノードＤＣ）をＩ
ＮＶ１２の入力端子（ノードＤＢ）に接続するスイッチを設ける。ＦＦ１０３は、そのス
イッチとしてトランスファーゲート回路（ＴＧ１）を有する。

また、ＦＦ１０３も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続して
もよい。

ＦＦ１０３は、ＦＦ１０２に２個のトランジスタを追加した回路であるが、従来のＦＦ１
（図１１）よりもトランジスタの数は少なく、またクロック信号により制御されるトラン
ジスタも少ない。よって、ＦＦ１０３も、ＦＦ１０２と同様に、動的消費電力、静的消費
電力双方を削減することが可能である。

トランスファーゲート回路は、ｎチャネル型トランジスタとｐチャネル型トランジスタを
並列に接続した回路であり、アナログスイッチ回路、トランスミッションゲート回路等と
呼ばれることがある。ＴＧ１において、ｐチャネル型トランジスタのゲートには、信号φ
１が入力され、ｎチャネル型トランジスタのゲートには、信号φ２が入力される（図４Ｂ
）。信号φ１と信号φ２は位相が反転した関係にある信号である。φ１が”Ｌ”（φ２が
”Ｈ”）のとき、ノードＤＣがノードＤＢに接続される。

例えば、通常動作では、φ１を常時”Ｈ”にして、ＴＧ１のオフ状態を維持する。待機状
態では、φ１を”Ｌ”にしてＴＧ１をオン状態にする。ＩＮＶ１２、ＩＮＶ１３でなるル
ープ回路（ラッチ回路）において、ノードＤＢに入力されたデータが保持されるため、Ｆ
Ｆ１０３は、待機状態にしてもデータの消失をより確実に防ぐことが可能になる。よって
、ＩＮＶ１２、ＩＮＶ１３の微細化が容易になる。

なお、通常動作時でも、Ｍｏｓ２がオフ状態の期間、ＴＧ１をオン状態にして、ＩＮＶ１
２、ＩＮＶ１３でなるループ回路でデータを保持するようにすることも可能である。この
場合、通常動作時では、φ１としてＣＬＫを入力し、φ２としてＣＬＫＢを入力する。こ
の場合も、待機状態では、φ１を”Ｌ”に、φ２を”Ｈ”に維持する。

また、待機状態では、ループ回路（ＩＮＶ１２、ＩＮＶ１３）においてデータを保持して
いるため、ＦＦ１０３のＩＮＶ１０への電源供給を停止することが可能である。このよう
なパワーゲーティングを可能とする半導体装置の構成の一例を図４Ｃに示す。

半導体装置１２０は、電源回路１２１、電源管理ユニット（ＰＭＵ）１２２、パワーゲー
ティングユニット（ＰＧＵ）１２３、並びに組み合わせ回路（ＣＭＢＣ）１３１、１３２
を備える。なお、電源回路１２１を、半導体装置１２０内に設けず、外部の電源回路から
半導体装置１２０へ電源を供給する構成でもよい。

ＦＦ１０３の入力端子ｉｎにはＣＭＢＣ１３１が接続され、その出力端子ｏｕｔには、Ｃ
ＭＢＣ１３２が接続されている。

ＰＧＵ１２３は、回路（ＦＦ１０３、ＣＭＢＣ１３１、ＣＭＢＣ１３２）を電源回路１２
１に接続するスイッチ回路群を含む回路である。ＰＭＵ１２２は、半導体装置１２０内の
回路への電源供給およびその停止を制御する機能を有する。ＰＭＵ１２２は、ＰＧＵ１２
３を制御する制御信号を生成し、出力する。この制御信号により、ＰＧＵ１２３に含まれ
るスイッチ回路のオン、オフが制御され、電源供給とその停止が行われる。ブロック３１
、ブロック３２は、同じ制御シークエンスにより、電源の供給が制御される回路群を示し
ている。

ＣＭＢＣ１３１とＣＭＢＣ１３２は、独立してパワーゲーティングが行われる。図４Ｃの
例は、このことを利用して、ＦＦ１０３の入力端子ｉｎ側のＩＮＶ１０と、出力端子ｏｕ
ｔ側のＩＮＶ１１−１３とを別々にパワーゲーティングして、細粒度の高いパワーゲーテ
ィングを可能にしている。ＩＮＶ１０は、ＣＭＢＣ１３１と同じブロック３１に含まれ、
ＩＮＶ１１−１３は、ＣＭＢＣ１３２と同じブロック３２に含まれる。

ＰＭＵ１２２は、ＣＭＢＣ１３１が動作する必要がない期間、ブロック３１への電源供給
を遮断する。ブロック３１への電源供給が遮断される前に、ＴＧ１をオン状態にし、クロ
ック信号の供給を停止して、ＦＦ１０３を待機状態にする。したがって、ＦＦ１０３では
、待機状態ではデータ保持に必要のないＩＮＶ１０への電源供給が遮断されているので、
動的消費電力が削減される。

＜構成例４＞
構成例３では、ノードＤＣとノードＤＢを接続するスイッチとしてトランスファーゲート
回路（ＴＧ１）を用いているが、スイッチはこれに限定されるものではない。例えば、Ｏ
Ｓトランジスタを用いることができる。図５ＡにそのようなＦＦの構成例を示す。図５Ｂ
は図５Ａの等価回路図である。

図５Ａに示すように、ＦＦ１０４は、ＦＦ１０３のＴＧ１を、トランジスタＭｏｓ３に入
れ替えた回路に相当する。ＦＦ１０４も、図４Ｃのように、パワーゲーティングを行うこ
とができる。また、ＦＦ１０４も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１
１を接続してもよい。

トランジスタＭｏｓ３は、ＯＳトランジスタである。そのゲートには信号φ３が入力され
る。通常動作時では、φ３を”Ｌ”にして、Ｍｏｓ３をオフ状態にする。待機状態では、
φ３を”Ｈ”にして、Ｍｏｓ３をオン状態にする。

＜構成例５＞
ＦＦに含まれるすべてのインバータへの電源供給を遮断するＦＦの構成例について説明す
る。ここでは、電源供給遮断状態が長期間におよんでも、データを保持することが可能な
ＦＦの構成例を示す。図６は、ＦＦの構成の一例を示す。

ＦＦ１０５は、ＦＦ１０３に回路５０を追加したＦＦに対応する。回路５０は、電源遮断
時に、データをバックアップするためのメモリ回路である。回路５０は、ＦＦ１０５の通
常動作時は動作しないので、シャドウメモリと呼ぶこともできる。

回路５０は、トランジスタＭｏｓ４、トランジスタＭｏｓ５およびキャパシタＣＡＰ２を
有する。ノードＤＣとノードＣＰ間に、Ｍｏｓ４とＭｏｓ５は直列に接続されている。Ｍ
ｏｓ４のゲートには、データのバックアップ動作のトリガーとなる信号ＢＵが入力され、
Ｍｏｓ５のゲートには、データのリカバリー動作のトリガーとなる信号ＲＣが入力される
。Ｍｏｓ４とＭｏｓ５の接続部（ノードＦＮ）にＣＡＰ２が接続されている。Ｍｏｓ４は
、ノードＤＣとノードＦＮ間を接続するスイッチとして機能し、Ｍｏｓ５は、ノードＤＢ
とノードＦＮ間を接続するスイッチとして機能する。

回路５０は、ノードＤＣの電圧をバックアップ用のデータとして保持する機能、および保
持しているデータをノードＣＰに読み出す機能を有する。

ＦＦ１０５の通常動作時、および待機期間では、ノードＦＮを、ＦＦ１０５に接続しない
。そのため、信号ＢＵ、ＲＣを”Ｌ”にして、Ｍｏｓ４、Ｍｏｓ５をオフ状態にする。こ
の期間のＦＦ１０５の動作は、ＦＦ１０３と同様である。

ＦＦ１０５の電源を遮断する場合は、回路５０へのデータのバックアップ処理が行われ、
その後、電源およびクロック信号の供給が停止される。データバックアップ処理では、信
号ＢＵを”Ｈ”にし、Ｍｏｓ４をオンにして、ノードＤＣをノードＦＮに接続する。これ
により、ＣＡＰ２には、ノードＤＣの電圧に応じた電荷が蓄積される。データ値が”０”
の場合、ノードＦＮはハイレベルとなり、”１”の場合ローレベルになる。そして、信号
ＢＵを再び”Ｌ”にして、電源およびクロック信号の供給を停止する。

この状態では、ノードＦＮは電気的に浮遊状態とされ、回路５０ではデータ保持状態とな
る。ノードＦＮがハイレベルである場合、ＣＡＰ２から電荷がリークして徐々にその電圧
が低下してしまうが、Ｍｏｓ４、Ｍｏｓ５はオフ電流が極めて小さいＯＳトランジスタで
あるため、回路５０は日単位あるいは月単位あるいは年単位の期間でデータを保持するこ
とが可能になるので、パワーゲーティングによる電源遮断期間でも、ＦＦ１０５はデータ
を失うことがない。

ＦＦ１０５の電源供給を再開する場合、例えば、データのリカバリー処理を行い、その後
、電源およびクロック信号の供給を再開すればよい。データのリカバリー処理では、信号
ＲＣを”Ｈ”にして、Ｍｏｓ５をオンにする。ノードＣＰがノードＦＮに接続されるため
、ＣＡＰ２で蓄積されていた電荷により、ＣＡＰ１が充電され、データがＦＦ１０５に書
き戻される。そして、信号ＲＣを”Ｌ”にし、電源およびクロック信号の供給を再開して
ＦＦ１０５を通常動作させる。

ＦＦ１０５も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続してもよい
。図６の例では、ＦＦ１０３に回路５０を設けているが、他のＦＦ（１０１、１０２、１
０４）にも、同様に回路５０を設けることができる。ＦＦ１０１の場合、Ｍｏｓ４は、ノ
ードＤＢとノードＦＮを接続するスイッチとして設けられる。

＜構成例６＞
構成例５では、回路５０でバックアップしていたデータを、ノードＣＰに書き戻す例を示
したが、ノードＤＢにデータを書き戻すようにすることが可能である。そのような構成例
を図７に示す。

ＦＦ１０６では、回路５０のトランジスタＭｏｓ５が、ノードＦＮとノードＤＢを接続す
るスイッチとして設けられている。

ＦＦ１０６の例では、電源供給を再開する場合、例えば、電源供給を再開して、ＩＮＶ１
０−１３を動作させた後、回路５０のデータをノードＤＢに書き戻す。そして、クロック
信号の供給を再開すればよい。回路５０のデータを書き戻すには、信号ＲＣを”Ｈ”にし
て、Ｍｏｓ５をオンにし、ノードＦＮで保持していたデータをノードＤＢに書き込む。Ｉ
ＮＶ１１−１３は動作しているため、ノードＤＢの電圧レベルに対応するデータ信号Ｑが
ＦＦ１０６から出力される。そして、信号ＲＣを”Ｌ”にした後、クロック信号の供給を
再開し、ＦＦ１０６を通常動作させる。

ＦＦ１０６も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続してもよい
。図７の例では、ＦＦ１０３に回路５０を設けているが、他のＦＦ（１０２、１０４）に
も、同様に回路５０を設けることができる。

＜構成例７＞
構成例１−６は、論理回路１１０、１１１（図１）として、インバータが用いられたＦＦ
の例である。論理回路１１０、１１１はインバータに限定されるものではない。論理回路
１１０として、フリップフロップ回路の入力データ信号ＤをノードＣＰに伝送することが
可能な回路であればよい。また、論理回路１１１としては、ノードＣＰで保持されている
データを出力端子ｏｕｔに伝送することが可能な回路であればよい。

例えば、論理回路１１０、１１１として、インバータの他に、ＮＡＮＤ回路、ＮＯＲ回路
、バッファ回路、およびマルチプレクサ（セレクタ回路）などを用いることができる。ま
た、これらの論理回路やトランジスタなどを組み合わせた論理回路を用いることができる
。

図８Ａに、ＮＡＮＤ回路を有するＦＦの構成例を示す。図８ＡのＦＦ１７１は、ＦＦ１０
２（図３Ａ）のＩＮＶ１０をＮＡＮＤ回路７１にした回路に対応する。また、ＦＦ１７１
は、ＦＦ２１（図１Ａ）の論理回路１１０をＮＡＮＤ回路７１で構成し、論理回路１１１
をＩＮＶ１１−ＩＮＶ１３で構成した回路に対応する。

ＮＡＮＤ回路７１の一方の入力端子には、データ信号Ｄが入力され、他方の入力端子には
信号ＲＳＴが入力される。信号ＲＳＴは、リセット信号である。通常動作時は、ＲＳＴは
ハイレベルの信号である。ＦＦ１７１をリセットする場合、ＲＳＴとしてローレベルの信
号が入力される。これにより、データ信号Ｄのデータ値に関わらず、ＮＡＮＤ回路７１の
出力信号は、”Ｈ”となる。よって、信号ＲＳＴをローレベルにすることで、データ信号
Ｄのデータ値に関わらず、”０”のデータを保持している状態にＦＦ１７１をリセットす
ることができる。信号ＲＳＴをデータ信号にすることもできる。

図８Ｂに、ＮＯＲ回路を有するＦＦの構成例を示す。ＦＦ１７２は、ＦＦ１０２のＩＮＶ
１１をＮＯＲ回路７２にした回路に対応する。また、ＦＦ１７２は、ＦＦ２１の論理回路
１１０をＩＮＶ１０で構成し、論理回路１１１をＩＮＶ１２、ＩＮＶ１３およびＮＯＲ回
路７２で構成した回路に対応する。

ＮＯＲ回路７２は、一方の入力端子が、ノードＤＣに接続され、他方の入力端子には信号
ＲＳＴが入力される。通常動作時は、”Ｌ”の信号ＲＳＴをＮＯＲ回路７２に入力する。
ＦＦ１７２をリセットする場合は、”Ｈ”の信号ＲＳＴをＮＯＲ回路７２に入力する。こ
れにより、ＦＦ１７２は、データ信号Ｑとしてローレベルの信号を出力することができる
。信号ＲＳＴをデータ信号にすることもできる。

図８Ｃに、マルチプレクサを有するＦＦの構成例を示す。ＦＦ１７３は、ＦＦ１０２のＩ
ＮＶ１１をマルチプレクサ（ＭＵＸ）７３に変更した回路構成を有する。また、ＦＦ１７
３は、ＦＦ２１の論理回路１１０をＩＮＶ１０で構成し、論理回路１１１をＩＮＶ１２お
よびＭＵＸ７３で構成した回路に対応する。

ＭＵＸ７３は、一方の入力端子ＡがノードＤＣに接続され、他方の入力端子Ｂは、ＶＳＳ
を供給する配線に接続されており、信号ＲＳＴに従い、２つの入力端子Ａ、Ｂから入力さ
れる信号の一方を出力する。例えば、ＭＵＸ７３は、信号ＲＳＴが”Ｌ”のとき入力端子
Ａから入力される信号を出力し、信号ＲＳＴが”Ｈ”のとき、入力端子Ｂから入力される
信号を出力するように構成する。この場合、通常動作時は、ＲＳＴを”Ｌ”にする。ＦＦ
１７３をリセットする場合は、ＲＳＴを”Ｈ”にする。これにより、ＦＦ１７３は、デー
タ信号Ｑとしてローレベルの信号を出力することができる。

ＦＦ１７１−１７３も、ＦＦ２２と同様に、ノードＤＢにキャパシタＣＡＰ１１を接続し
てもよい。

＜構成例８＞
本実施の形態のＦＦに用いられるＯＳトランジスタ（Ｍｏｓ１−５）に、バックゲートを
設けてもよい。バックゲートに正バイアス電圧または逆バイアス電圧を印加することで、
ＯＳトランジスタのしきい値電圧を制御することができる。

例えば、バックゲートには、ＶＳＳよりも低い電圧を供給する。これにより、ＯＳトラン
ジスタのしきい値電圧を負電圧方向にシフトさせることができる。これにより、ゲートへ
の制御信号が停止期間に、ＯＳトランジスタを確実にオフ状態できるため、この期間での
ＯＳトランジスタのオフ状態でのリーク電流をより低減することができる。

以上述べたように、本実施の形態のＦＦは、動的消費電力および静的消費電力を削減する
ことができる。よって、本実施の形態のＦＦを備えた半導体装置自体の消費電力を低減す
ることができる。また、半導体装置の動作時の温度上昇を抑えることができ、その動作周
波数を向上することが可能になる。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、フリップフロップ回路を含む半導体装置の具体的なデバイス構造につ
いて説明する。

＜＜デバイス構造＞＞
図９Ａは、ＦＦを含む半導体装置のデバイス構造の一例を示す断面図である。図９Ａに示
すダイ６００は、この半導体装置を構成するダイに相当する。図９Ａは、ダイ６００を特
定の切断線で切った断面図ではなく、ダイ６００の積層構造を説明するための図面である
。図９Ａには、代表的に、ＦＦ１０１（図２）の断面構造を示している。

半導体基板を用いてダイ６００が作製される。半導体基板として、バルク状の単結晶シリ
コンウエハ６０１が用いられている。なお、ダイ６００のバックプレーンを作製するため
の基板は、バルク状の単結晶シリコンウエハに限定されるものではなく、様々な半導体基
板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用い
てもよい。

トランジスタＭｐ１０及びトランジスタＭｎ１０は、ＩＮＶ１０を構成するＳｉトランジ
スタであり、トランジスタＭｐ１１及びトランジスタＭｎ１１は、ＩＮＶ１１を構成する
Ｓｉトランジスタである。Ｍｐ１０、Ｍｐ１１はｐチャネル型のトランジスタであり、Ｍ
ｎ１０、Ｍｎ１１はｎチャネル型トランジスタである。ＩＮＶ１０およびＩＮＶ１１上に
、トランジスタＭｏｓ１、Ｍｏｓ２およびキャパシタＣＡＰ１が積層されている。

トランジスタ（Ｍｐ１０、Ｍｎ１０、Ｍｐ１１、Ｍｎ１１）は、単結晶シリコンウエハ６
０１に、公知のＣＭＯＳプロセスを用いて作製することができる。絶縁層６１０は、これ
らトランジスタを電気的に分離するための絶縁物である。トランジスタ（Ｍｐ１０、Ｍｎ
１０、Ｍｐ１１、Ｍｎ１１）を覆って、絶縁層６１１が形成されている。絶縁層６１１上
には、導電体６３１−６３６が形成されている。絶縁層６１１に設けられた開口に、導電
体６２１−６２８が形成されている。導電体（６２１−６２８、６３１−６３６）により
、図示のようにＭｐ１０とＭｎ１０を接続し、Ｍｐ１１とＭｎ１１を接続している。

トランジスタ（Ｍｐ１０、Ｍｎ１０、Ｍｐ１１、Ｍｎ１１）上には、配線工程（ＢＥＯＬ
：ｂａｃｋ ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ）により、１層または２層以上の配線層が
形成される。ここでは、絶縁層６１２−６１４および導電体（６４１−６４６、６５１−
６５６、６６１−６６５）により３層の配線層が形成されている。

この配線層を覆って絶縁層７１１が形成される。絶縁層７１１上に、トランジスタＭｏｓ
１、Ｍｏｓ２およびキャパシタＣＡＰ１が形成されている。

トランジスタＭｏｓ１は、酸化物半導体（ＯＳ）層７０１、導電体（７２１、７２２、７
３１）を有する。ＯＳ層７０１にチャネル形成領域が存在する。導電体７３１はゲート電
極を構成し、導電体７２１、７２２は、それぞれ、ソース電極、ドレイン電極を構成する
。導電体７２１は、導電体６４１−６４６により、ＩＮＶ１０に接続されている。

トランジスタＭｏｓ２は、酸化物半導体（ＯＳ）層７０２、導電体（７２２、７２３、７
３３）を有する。ＯＳ層７０２にチャネル形成領域が存在する。導電体７３３はゲート電
極を構成する。導電体７２２、７２３は、それぞれ、ソース電極、ドレイン電極を構成す
る。導電体７２３は、導電体６５１−６５６により、ＩＮＶ１１に接続されている。

キャパシタＣＡＰ１は、ＭＩＭ型の容量素子であり、電極として導電体７２２および導電
体７３２を有し、誘電体（絶縁膜）として、絶縁層７１２を有する。絶縁層７１２は、Ｍ
ｏｓ１、Ｍｏｓ２のゲート絶縁層を構成する絶縁物でもある。

Ｍｏｓ１、Ｍｏｓ２、およびＣＡＰ１を覆って、絶縁層７１３が形成されている。絶縁層
７１３上には、導電体７４１−７４３が形成されている。導電体７４１−７４３は、それ
ぞれ、Ｍｏｓ１、Ｍｏｓ２、およびＣＡＰ１に接続されており、これらの素子を配線層に
設けられた配線に接続するための電極（配線）として設けられている。例えば図示のよう
に、導電体７４３は、導電体（６６２−６６５、７２４）により、導電体６６１に接続さ
れている。導電体７４１、７４２も、導電体７４３と同様に、配線層中の配線に接続され
ている。

ダイ６００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができ
る。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

ダイ６００の導電体は、単層の導電膜で、または２層以上の導電膜で形成することができ
る。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、
ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マン
ガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また
、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結
晶シリコン膜等を用いることができる。

ダイ６００を構成する絶縁層、導電体、半導体、および酸化物半導体を成膜するには、ス
パッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子
層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着
法、またはパルスレーザー堆積（ＰＬＤ）法を用いるとよい。プラズマによるダメージを
減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

ダイ６００を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図９Ａに限定さ
れるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。この場
合、導電体（６４６、６５６、６６５）と、導電体（７２１−７２４）の間に、絶縁層お
よびその絶縁層上にバックゲートを構成する導電体を形成すればよい。また、ＯＳトラン
ジスタを図９Ｂに示すような構造とすることができる。図９Ｂの例では、トランジスタＭ
ｏｓ１にはさらにＯＳ層７０３が設けられている。図９ＢのＭｏｓ１も、ＯＳ層７０１に
チャネル形成領域が設けられる。

図９ＢのＭｏｓ１を作製するには、導電体７２１、７２２を形成した後、ＯＳ層７０３を
構成する単層または多層の酸化物半導体膜、絶縁層７１２を構成する絶縁膜、および導電
体７３１を構成する導電膜を積層する。そして、この導電膜をエッチングするためのレジ
ストマスクを用いて、この積層膜をエッチングすることで、ＯＳ層７０３、導電体７３１
が形成される。トランジスタＭｏｓ２も同様に作製され、ＣＡＰ１では、絶縁層７１２は
、導電体７４３に覆われていない領域が除去される。

＜＜酸化物半導体＞＞
以下、ＯＳトランジスタに用いられる酸化物半導体について説明する。

ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅ
ｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる
水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のこ
とをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質
的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密
度が、１×１０^１７／ｃｍ^３未満であることをいう。キャリア密度は、１×１０^１５／ｃ
ｍ^３未満が好ましく、１×１０^１３／ｃｍ^３未満がより好ましい。

高純度化ＯＳでチャネル形成領域を形成することで、チャネル幅で規格化された室温にお
けるＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くするこ
とができる。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準
位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導
体中や、他の層との界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度ま
で高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半
導体層のある深さにおいて、または、酸化物半導体層のある領域における値である。高純
度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体である
こととする。

例えば、不純物がシリコンの場合は、その濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満
、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔ
ｏｍｓ／ｃｍ^３未満とする。

例えば、不純物が水素の場合は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×
１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下
、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

例えば、不純物が窒素の場合は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下
、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下さ
せることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。例えば、炭素濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−
Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−
Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（
ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であ
り、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含ん
でいてもよい。必要とする電気特性（移動度、しきい値電圧等）に応じて、適切な組成の
酸化物半導体を形成すればよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚ
ｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物
半導体の原子数比は、誤差として±２０％の変動を含む。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ター
ゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、
３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：
４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好
ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填
率は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用い
ることにより、緻密な酸化物半導体膜を成膜することができる。

例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５
０：１乃至１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至１：４）の
Ｉｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝
１５：１乃至１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２乃至３：
４）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩ
ｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこの
ような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。

＜酸化物半導体膜の構造＞
以下では、ＯＳトランジスタのＯＳ層の構造について説明する。

ＯＳ層は、単結晶酸化物半導体膜または非単結晶酸化物半導体膜で形成すればよい。非単
結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物
半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜等をいう。

非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸
化物半導体膜である。膜全体が完全な非晶質であり、微小領域においても結晶部を有さな
い酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも秩
序性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位
密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つである。

結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。「略平行」とは、二つの直線が−３０°
以上３０°以下の角度で配置されている状態をいう。「略垂直」とは、二つの直線が６０
°以上１２０°以下の角度で配置されている状態をいう。

＜ＣＡＡＣ−ＯＳ膜＞
以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パタ
ーンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認
することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向からＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向からＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子線回折を行うと、配向性を示すスポット（輝点）が
観測される。

断面の高分解能ＴＥＭ像観察および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結
晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上
、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認され
た層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状
をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例
えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によっ
て形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の
割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さく、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状の
スパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ
膜を成膜することができる。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素等）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング
粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の
平らな面が基板に付着する。例えば、基板加熱温度は、１００℃以上７４０℃以下、好ま
しくは２００℃以上５００℃以下とすればよい。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減することができる。例えば、成膜ガス中の酸素の割合は、３０体積％以上、好まし
くは１００体積％とすることができる。

＜多結晶酸化物半導体膜＞
次に、多結晶酸化物半導体膜について説明する。

多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３０
０ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であること
が多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場
合がある。

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位
が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構
造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有する多結晶酸化物半導体膜のｏｕｔ
−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍の
ピーク、またはそのほかのピークが現れる場合がある。

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある
。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する
。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多
結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界が
キャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用い
たトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が
大きく、信頼性の低いトランジスタとなる場合がある。

＜ｎｃ−ＯＳ膜＞
次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭにおいて、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に
含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさ
であることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結
晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−
ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜
と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認
できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下
）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポット
が観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよう
に（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合があ
る。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、
ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、
ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラッ
プが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−Ｏ
Ｓ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジス
タとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することが
できるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いるこ
とができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装
置は、生産性高く作製することができる場合がある。

＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像で、結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子線回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子線回折を行うと、スポットが観測されず、ハローパター
ンが観測される。

非晶質酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも水素などの不純物を高い濃度で含む酸
化物半導体膜である。また、ＣＡＡＣ−ＯＳ膜よりも非晶質酸化物半導体膜は、欠陥準位
密度の高い酸化物半導体膜である。

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア
発生源が多い酸化物半導体膜である。

従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くな
る場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオ
ンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジス
タに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高
いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用い
たトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電
気特性の変動が大きく、信頼性の低いトランジスタとなる。

＜単結晶酸化物半導体膜＞
次に、単結晶酸化物半導体膜について説明する。

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）
酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結
晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少な
い。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャ
リアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジ
スタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結
晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと
密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、
ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導
体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶
質酸化物半導体膜よりも密度が高い。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の密度と比較す
ることにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化
物半導体膜の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満
となる。また、例えば、単結晶酸化物半導体膜の密度に対し、ｎｃ−ＯＳ膜の密度および
ＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導
体膜の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難で
ある。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４
の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。

トランジスタＭｏｓ１のＯＳ層７０１およびＯＳ層７０３は、単層または２層以上の多層
の酸化物半導体膜から形成することができる。多層膜とする場合、ＯＳ層７０１、７０３
は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、ｎｃ−ＯＳ膜、ＣＡＡＣ−
ＯＳ膜のうち、二種以上を有していてもよい。

＜ＯＳトランジスタの他の構成例＞
例えば、図９ＡのトランジスタＭｏｓ１において、ＯＳ層７０１を構成元素の異なる酸化
物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系酸化物膜とし
、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層とも、Ｉｎ−Ｇ
ａ−Ｚｎ系酸化物膜で形成することができる。

例えば、ＯＳ層７０１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、一方を、
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で
形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、
または１：９：６の酸化物膜で形成することができる。

また、図９Ｂにおいて、ＯＳ層７０１を２層構造とし、ＯＳ層７０３を単層構造とし、３
層の酸化物半導体膜からトランジスタＭｏｓ１を形成してもよい。この場合も、３層のす
べて、あるいは一部を異なる構成元素の酸化物半導体膜で形成してもよいし、３層を同じ
構成元素の酸化物半導体膜で形成してもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜でＯＳ層７０１およびＯＳ層７０３を形成する場合
、ＯＳ層７０１の下層とＯＳ層７０３は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１
：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成し、ＯＳ層７０
１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２
の酸化物膜で形成することができる。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、フリップフロップ回路（ＦＦ）を備えた半導体装置について説明する
。

実施の形態１のＦＦは、組み合わせ回路の出力データを格納する記憶回路として様々な半
導体装置に適用することができる。例えば、ＣＰＵ（中央演算処理装置）、ＭＣＵ（マイ
クロコントローラユニット）、およびプログラマブルロジックデバイス（代表的には、Ｆ
ＰＧＡ）等のレジスタに、実施の形態１のＦＦを用いることができる。

上述したように、実施の形態１のＦＦは、静的消費電力および動的消費電力が低減されて
いるため、これを組み込んだプロセッサ自体の消費電力も低減できる。また、クロック信
号の遮断期間や、電源遮断期間でも、ＦＦにおいてデータを保持することが可能であるた
め、プロセッサにおいてより細粒度でのクロックゲーティングやパワーゲーティングを行
うことが可能になる。また、クロック信号や電源の供給を再開した後に、プロセッサを通
常状態に高速に復帰させることが可能になる。

実施の形態１のＦＦが用いられたプロセッサは、デジタル信号処理、ソフトウェア無線、
アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関
する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイ
オインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学に
おける電波望遠鏡等、幅広い分野の電子機器のプロセッサに用いることが可能である。

このような電子機器の例として、表示装置、パーソナルコンピュータ、記録媒体を備えた
画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディス
プレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム
機、携帯情報端末、電子書籍、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ等
）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム
、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシ
ミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１０に示
す。

図１０Ａは携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機９００は、
筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ
９０６、操作キー９０７、およびスタイラス９０８等を有する。

図１０Ｂは携帯情報端末の構成の一例を示す外観図である。携帯情報端末９１０は、筐体
９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１
６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設け
られている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１
と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、、接
続部９１５における筐体９１１と筐体９１２との間の角度に従って、表示部９１３におけ
る映像の切り替えができる構成としてもよい。また、表示部９１３および／または表示部
９１４としてタッチパネル付の表示装置を使用してもよい。

図１０Ｃはノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナ
ルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポイン
ティングデバイス９２４等を有する。

図１０Ｄは、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫９３０は
、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図１０Ｅは、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ９４０は、筐
体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９
４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表
示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部
９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６によ
り変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって
、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行う
ことができる。

図１０Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車
輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１ フリップフロップ回路（ＦＦ）
２、５ インバータ（ＩＮＶ）
４、６、７ クロックドインバータ（ＣＩＮＶ）
１０−１３ インバータ（ＩＮＶ）
２１、２２ フリップフロップ回路（ＦＦ）
３１、３２ ブロック
５０ 回路
７１ ＮＡＮＤ回路
７２ ＮＯＲ回路
７３ マルチプレクサ（ＭＵＸ）
１００−１０７ フリップフロップ回路（ＦＦ）
１１０、１１１ 論理回路
１２０ 半導体装置
１２１ 電源回路
１２２ 電源管理ユニット（ＰＭＵ）
１２３ パワーゲーティングユニット（ＰＧＵ）
１３１、１３２ 組み合わせ回路（ＣＭＢＣ）
１７１−１７３ フリップフロップ回路（ＦＦ）
６００ ダイ
６０１ 単結晶シリコンウエハ
６１０−６１４ 絶縁層
６２１−６２８、６３１−６３６、６４１−６４６、６５１−６５６、６６１ 導電体
７０１−７０３ ＯＳ（酸化物半導体）層
７１１−７１３ 絶縁層
７２１−７２３、７３１−７３４、７４１−７４３ 導電体
９００ 携帯型ゲーム機
９０１、９０２ 筐体
９０３、９０４ 表示部
９０５ マイクロホン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１０ 携帯情報端末
９１１、９１２ 筐体
９１３、９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２０ パーソナルコンピュータ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３０ 電気冷凍冷蔵庫
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４０ ビデオカメラ
９４１、９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５０ 自動車
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
ＣＡＰ１、ＣＡＰ２ キャパシタ
ＣＡＰ１１ キャパシタ
ＬＡＴ−１、ＬＡＴ−２ ラッチ回路
ＳＷ１、ＳＷ２ スイッチ

Claims (1)

1. 第１および第２の論理回路と、
   第１および第２のインバータと、
   第１乃至第５のトランジスタと、
   第１および第２のキャパシタと、を有し、
   前記第１の論理回路の入力端子は、第１の信号が入力される配線と電気的に接続され、
   前記第１の論理回路の出力端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１のキャパシタの一方の端子と電気的に接続され、
   前記第１のトランジスタのゲートは、第１のクロック信号が入力され、
   前記第１のキャパシタの他方の端子は、電源線と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第１のインバータの入力端子と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
   前記第２のインバータの出力端子は、前記第３のトランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第２のトランジスタのゲートは、第２のクロック信号が入力され、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第２のキャパシタの一方の端子と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のキャパシタの他方の端子は、前記電源線と電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの他方は、前記第２のインバータの出力端子と電気的に接続され、
   前記第２のインバータの出力端子は、前記第２の論理回路の入力端子と電気的に接続され、
   前記第２の論理回路の出力端子は、第２の信号が出力される配線と電気的に接続され、
   前記第３のトランジスタは、前記第１のインバータの入力端子と前記第２のインバータの出力端子の接続を制御するスイッチとして機能し、
   前記第４のトランジスタは、前記第１のインバータの入力端子と前記第２のキャパシタの一方の端子の接続を制御するスイッチとして機能し、
   前記第５のトランジスタは、前記第２の論理回路の前記入力端子と前記第２のキャパシタの一方の端子の接続を制御するスイッチとして機能し、
   前記第１のクロック信号と前記第２のクロック信号は、位相が互いに反転した関係にある信号であり、
   前記第１乃至前記第５のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタである記憶回路。

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