TWI643459B - 記憶體電路及半導體裝置 - Google Patents

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TWI643459B
TWI643459B TW103129547A TW103129547A TWI643459B TW I643459 B TWI643459 B TW I643459B TW 103129547 A TW103129547 A TW 103129547A TW 103129547 A TW103129547 A TW 103129547A TW I643459 B TWI643459 B TW I643459B
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日商半導體能源研究所股份有限公司
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Abstract

本發明的一個方式的目的之一是減少能夠作為正反器電路(FF)工作的記憶體電路的功耗。本發明的一個方式是一種記憶體電路，包括第一、第二邏輯電路、其通道形成區由氧化物半導體構成的第一、第二電晶體以及電容器。第一電晶體和第二電晶體串聯連接，電容器連接於第一電晶體和第二電晶體的連接節點。第一電晶體用作連接第一邏輯電路的輸出端子與電容器之間的開關，第二電晶體用作連接電容器與第二邏輯電路的輸出端子之間的開關。相位相互反轉的時脈信號輸入到第一、第二電晶體的閘極。在該記憶體電路中，電晶體的數量少，並且由時脈信號控制的電晶體的數量也少，因此該記憶體電路成為功耗少的電路。

Description

記憶體電路及半導體裝置
本發明係關於涉及一種物體、方法或製造方法。或者，本發明係關於一種程式(process)、機器(machine)、產品(manufacture)或者組成物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、其驅動方法或其製造方法。本發明的一個方式尤其係關於一種正反器電路以及包括該正反器電路的半導體裝置。
注意，在本說明書中，半導體裝置是指利用半導體特性的裝置，並且是指包括半導體元件(電晶體、二極體等)的電路以及包括該電路的裝置等。另外，半導體裝置是指利用半導體特性能夠發揮作用的所有裝置。例如，積體電路、具備積體電路的晶片是半導體裝置的一個例子。另外，顯示裝置、發光裝置、照明設備以及電子裝置等有時包括半導體裝置。
正反器電路(以下有時記為“FF”)是時序電路的一種，是儲存1位元資料作為“0”或“1”的記憶體電 路。作為FF，已知使包括反相器環的兩個閂鎖電路串聯連接的主從型FF。
圖11A示出習知的主從型FF。圖11B是圖11A的等效電路圖。如圖11A和圖11B所示，正反器電路(FF)1包括串聯連接的兩個閂鎖電路(LAT-1、LAT-2)。LAT-1包括反相器(INV)2、時脈反相器(CINV)3、4。LAT-2包括INV5、CINV6、CINV7。時脈信號CLK和時脈信號CLKB的相位相互反轉。另外，VDD為高電源電壓，VSS為低電源電壓。
在FF1中，當時脈信號CLK為高位準(“H”)時，輸入資料D從輸入端子被提取，並且LAT-1將該資料輸出到LAT-2。當時脈信號CLK為低位準(“L”)時，LAT-1使輸入端子從內部電路斷開而保持所提取的資料。LAT-2提取LAT-1所保持的資料而將其作為資料Q從輸出端子輸出。
已知其通道形成區由In-Ga-Zn氧化物(In-Ga-Zn-O)等氧化物半導體(OS)構成的電晶體(以下稱為“OS電晶體”)。已知氧化物半導體的能帶間隙比矽大，因此OS電晶體的關態電流(off-state current)極低。例如，在專利文獻1中記載有將OS電晶體用作開關的正反器電路。
[專利文獻1]日本專利申請公開第2013-141212號公報
被要求處理器等半導體裝置的低功耗化。隨著微型化或集成技術的提高，在大型積體電路或微處理器中集成有幾億電晶體。在這種半導體裝置中，由於工作的電晶體數量多或微型化所引起的電晶體的洩漏電流(尤其是閘極漏電流)增加而功耗也會增加，並隨之引起晶片的發熱，因此妨礙了工作頻率的提高。
針對這種問題，例如採取降低電源電壓等對策。在降低電源電壓時，還需要降低電晶體的臨界電壓。在降低臨界電壓時，電晶體的關閉狀態的洩漏電流會增加，導致靜態功耗的增加。因此，不能沒有限制地降低電源電壓。
另外，為了減少半導體裝置的功耗，藉由利用電源閘控(power gating)或時脈閘控(clock gating)等來停止無需工作的電路。在圖11A所示的FF1中，若輕易遮斷電源則所儲存的資料會消失。因此，當再次開始供應電源而使FF工作時，FF的輸出資料不確定，有可能導致連接於FF的輸出的組合電路發生誤動作。
FF是包括在半導體裝置中的記憶體電路之一。因此，本發明的一個方式的目的之一是提供一種減少功耗的記憶體電路。本發明的一個方式的目的之一是提供一種新穎的記憶體電路。本發明的一個方式的目的之一是提供一種包括OS電晶體的新穎的記憶體電路。本發明的 一個方式的目的之一是提供一種在待機狀態或電源遮斷狀態下也能夠保持資料的記憶體電路。本發明的一個方式的目的之一是提供一種待機狀態或電源遮斷狀態下的資料保持特性得到提高的記憶體電路。
本發明的一個方式的目的之一是提供一種減少功耗的半導體裝置。本發明的一個方式的目的之一是提供一種新穎的半導體裝置。本發明的一個方式的目的之一是提供一種包括OS電晶體的新穎的半導體裝置。
注意，對這些多個目的的描述並不妨礙其他目的存在。注意，本發明的一個方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中抽出。
本發明的一個方式是一種記憶體電路，包括：第一及第二邏輯電路；第一及第二電晶體；第一電容器；以及第一及第二節點，其中，第一電容器連接於第一節點，第二邏輯電路的輸入端子連接於第二節點，第一電晶體用作控制第一邏輯電路的輸出端子與第一節點之間的連接的開關，第一時脈信號輸入到第一電晶體的閘極，第二電晶體用作控制第一節點與第二節點之間的連接的開關，第二時脈信號輸入到第二電晶體的閘極，第一時脈信號和第二時脈信號的相位相互反轉，並且，第一電晶體及第二電晶體是其通道形成區由氧化物半導體構成的電晶體。
本發明的一個方式是一種記憶體電路，包括：第一及第二邏輯電路；第一及第二反相器；第一及第二電晶體；第一電容器；以及第一至第三節點，其中，第一電容器連接於第一節點，在第二節點與第三節點之間串聯連接有第三電晶體及第四電晶體，第二邏輯電路的輸入端子連接於第三節點，第一電晶體用作控制第一邏輯電路的輸出端子與第一節點之間的連接的開關，第一時脈信號輸入到第一電晶體的閘極，第二電晶體用作控制第一節點與第二節點之間的連接的開關，第二時脈信號輸入到第二電晶體的閘極，第一時脈信號和第二時脈信號的相位相互反轉，並且，第一電晶體及第二電晶體是其通道形成區由氧化物半導體構成的電晶體。另外，本發明的一個方式是一種記憶體電路，包括：第一及第二邏輯電路；第一及第二電晶體；第一電容器；以及第一及第二節點，其中，第一電容器連接於第一節點，第二邏輯電路的輸入端子連接於第二節點，第一電晶體用作控制第一邏輯電路的輸出端子與第一節點之間的連接的開關，第一時脈信號輸入到第一電晶體的閘極，第二電晶體用作控制第一節點與第二節點之間的連接的開關，第二時脈信號輸入到第二電晶體的閘極，第一時脈信號和第二時脈信號的相位相互反轉，並且，第一電晶體及第二電晶體是其通道形成區由氧化物半導體構成的電晶體。
本發明的一個方式是一種包括根據本發明的上述方式的記憶體電路的半導體裝置。
藉由本發明的一個方式，能夠提供一種減少功耗的記憶體電路。藉由本發明的一個方式，能夠提供一種在待機狀態或電源遮斷狀態下也能夠保持資料的記憶體電路。藉由本發明的一個方式，能夠提供一種減少功耗的半導體裝置。
注意，本發明的一個方式不侷限於這些效果。例如，本發明的一個方式有時根據情況或狀況具有這些效果以外的效果。另外，例如，本發明的一個方式有時根據情況或狀況不具有這些效果。
1‧‧‧正反器電路(FF)
2、5‧‧‧反相器(INV)
4、6、7‧‧‧時脈反相器(CINV)
10-13‧‧‧反相器(INV)
21、22‧‧‧正反器電路(FF)
31、32‧‧‧方塊
50‧‧‧電路
71‧‧‧NAND電路
72‧‧‧NOR電路
73‧‧‧多工器(MUX)
100-107‧‧‧正反器電路(FF)
110、111‧‧‧邏輯電路
120‧‧‧半導體裝置
121‧‧‧電源電路
122‧‧‧電源管理單元(PMU)
123‧‧‧電源閘控單元(PGU)
131、132‧‧‧組合電路(CMBC)
171-173‧‧‧正反器電路(FF)
600‧‧‧裸晶
601‧‧‧單晶矽晶圓
610-614‧‧‧絕緣層
621-628、631-636、641-646、651-656、661‧‧‧導電體
701-703‧‧‧OS(氧化物半導體)層
711-713‧‧‧絕緣層
721-723、731-734、741-743‧‧‧導電體
900‧‧‧可攜式遊戲機
901、902‧‧‧外殼
903、904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
910‧‧‧可攜式資訊終端
911、912‧‧‧外殼
913、914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
920‧‧‧個人電腦
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
930‧‧‧電冷藏冷凍箱
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
940‧‧‧攝影機
941、942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
950‧‧‧汽車
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
CAP1、CAP2‧‧‧電容器
CAP11‧‧‧電容器
LAT-1、LAT-2‧‧‧閂鎖電路
SW1、SW2‧‧‧開關
在圖式中：圖1A至圖1C是示出正反器電路(FF)的結構的一個例子的方塊圖；圖2A是示出FF的結構的一個例子的電路圖，圖2B是圖2A的等效電路圖，圖2C是示出FF的工作的一個例子的時序圖；圖3A是示出FF的結構的一個例子的電路圖，圖3B是圖3A的等效電路圖；圖4A是示出FF的結構的一個例子的電路圖，圖4B是圖4A的等效電路圖，圖4C是示出包括FF的半導體裝置的結構的一個例子的方塊圖；圖5A是示出FF的結構的一個例子的電路圖，圖5B是圖5A的等效電路圖； 圖6是示出FF的結構的一個例子的電路圖；圖7是示出FF的結構的一個例子的電路圖；圖8A至圖8C是示出FF的結構的一個例子的電路圖；圖9A是示出包括FF的半導體裝置(裸晶(die))的結構的一個例子的剖面圖，圖9B是示出OS電晶體的結構的一個例子的剖面圖；圖10A至圖10F是說明電子裝置的圖；圖11A是示出習知的正反器電路的結構實例的電路圖，圖11B是圖11A的等效電路圖。
下面，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。
注意，在用來說明發明的實施方式的圖式中，有時使用相同的元件符號來表示相同的部分或具有相同功能的部分而省略其重複說明。
實施方式1
在本實施方式中，作為儲存1位元資料的記憶體電路 的一個例子說明正反器電路(FF)。
圖1A是示出FF的結構的一個例子的方塊圖。FF21包括邏輯電路110、邏輯電路111、開關SW1、開關SW2以及電容器CAP1。
注意，在以下說明中有時將開關SW1省略為“SW1”。這在示出信號、電壓、電路、元件及佈線等時也一樣。
電容器CAP1連接於SW1與SW2的連接節點(節點CP)，並用作用來保持邏輯電路110的輸出資料的儲存電容器。
邏輯電路110的輸出端子(節點DA)與邏輯電路111的輸入端子(節點DB)由串聯連接的SW1及SW2連接。SW1及SW2的開啟/關閉都由時脈信號CLKB、時脈信號CLK控制。時脈信號CLKB和時脈信號CLK的相位相互反轉。在FF21通常工作時，SW1和SW2交替處於開啟狀態和關閉狀態。
在FF21中，隨著時脈信號(CLK、CLKB)的上升而節點CP的電壓根據輸入資料D的電壓被重寫。即，FF21的內部狀態被更新。另外，從輸入端子in輸入的資料信號D依次傳送到節點DA、節點CP、節點DB，然後其作為資料信號Q從輸出端子out輸出。
另外，在FF21中，也可以有意地使電容器連接到節點DB。圖1B示出這種FF的結構實例。在SW2處於關閉狀態時，節點DB的電荷會洩漏。於是，如FF22 那樣，也可以有意地使電容器CAP11連接到節點DB而在CAP11中保持SW2處於關閉狀態時的節點DB的電壓。由此，能夠抑制SW2處於關閉狀態時的節點DB的電壓變動。CAP11的電容較佳為CAP1的電容的十分之一以下。
在根據本實施方式的FF中，對作為元件有意設置的電容器的裝置結構沒有特別的限制。例如，如圖1A和圖1B所示，既可以使用MIM(Metal Insulator Metal；金屬-絕緣體-金屬)型電容器，又可以使用MOS(Metal Oxide Semiconductor：金屬氧化物半導體)型電容器。圖1C示出包括MOS型電容器(CAP1)的FF21的結構實例。另外，在根據本實施方式的FF中有意設置多個電容器時，每個電容器的裝置結構既可以相同也可以不同。
在此，VSS為低電源電壓，VDD為高電源電壓。例如，將VSS為接地電位(GND)等固定電位即可。另外，供應到電容器的電壓也可以是根據FF工作變動的電壓，而不是VDD或VSS等固定電位。
此外，在使用MOS型電容器的情況下，當構成電容器的電晶體為n型時較佳為給閘極供應高電壓，而當該電晶體為p型時較佳為給閘極供應低電壓。因此，圖1C示出給閘極供應VDD的情況的例子。另外，也可以改變電晶體的方向以使閘極連接於節點CP。此時，較佳為給源極或汲極供應VSS等。
當使用MOS型電容器時，作為半導體層也可 以利用用於SW1或SW2的半導體層。即，也可以同時形成用於SW1的半導體層、用於SW2的半導體層和用於MOS電容器的半導體層，同時蝕刻，並同時形成圖案。並且，用於SW1的半導體層、用於SW2的半導體層和用於MOS電容器的半導體層也可以以構成一個島狀的半導體區域的方式一起形成。藉由使用於MOS型電容器的半導體層n型化，也可以使其作為電容器容易工作。
藉由作為SW1及SW2使用關閉狀態下的洩漏電流(關態電流)極低的電晶體，能夠將FF21、FF22用作記憶體電路。下面，參照圖式示出幾個FF的具體結構實例。當然可以適當地組合本實施方式所示的多個結構實例。
〈結構實例1〉
圖2A是示出FF的結構的一個例子的電路圖，圖2B是圖2A的等效電路圖。圖2C是示出FF的工作的一個例子的時序圖。
FF101包括反相器(INV10、INV11)、電晶體(Mos1、Mos2)以及電容器(CAP1)。FF101相當於將FF21中的兩個邏輯電路(110、111)由反相器構成的記憶體電路。
注意，在以下說明中有時將反相器INV10省略為INV10。這在示出信號、電壓、電路、元件及佈線等時也一樣。
電晶體包括閘極、源極以及汲極這三個端子。在用作源極以及汲極的兩個端子中，根據電晶體的通道型或者供應到各端子的電壓的高低將一個端子用作源極而將另一個端子用作汲極。一般而言，在n通道型電晶體中，將被供應低電壓的端子稱為源極，將被供應高電壓的端子稱為汲極。與此相反，在p通道型電晶體中，將被供應低電壓的端子稱為汲極，將被供應高電壓的端子稱為源極。下面，為了容易理解電路結構或其工作，有時將電晶體的兩個端子的一個限定為源極並將另一個限定為汲極而進行說明。當然，根據驅動方法而施加到電晶體的各端子的電壓的大小關係會發生變化，由此源極和汲極有時調換“
在FF101的輸入端子與輸出端子之間串聯連接有INV10、電晶體Mos1、電晶體Mos2以及INV11。在圖2A的例子中，電晶體Mos1、Mos2為n通道型電晶體。INV10及INV11例如可以為CMOS反相器(圖2B)。電容器CAP1的一個端子連接於節點CP，另一個端子連接於被供應VSS的佈線。另外，另一個端子也可以連接於被供應VDD的佈線。
節點CP為Mos1與Mos2的連接節點。Mos1用作連接INV10的輸出端子(節點DA)與節點CP的開關，其閘極被供應時脈信號CLKB。Mos2用作連接節點CP與INV11的輸入端子(節點DB)的開關，其閘極被供應時脈信號CLK。時脈信號CLKB是將時脈信號CLK的 相位反轉的反轉時脈信號。
如圖2C所示，FF101是在CLKB上升時其內部狀態被更新的記憶體電路。根據CLK及CLKB而從輸入端子in輸入的資料信號D依次傳送到節點CP、節點DB，然後其作為資料信號Q從輸出端子out輸出。
此時，CLK或CLKB為高位準(“H”)時的電位較佳為高於VDD。由此，能夠使Mos1或Mos2充分處於開啟狀態。即，資料信號Q的電位位準不容易受Mos1或Mos2的臨界電壓的影響。其結果，例如當高位準(“H”)藉由Mos1輸入到節點CP時，能夠充分提高節點CP的電位。當然，本發明的實施方式的一個方式不侷限於此。
另外，INV11的電晶體的閘極電容較佳為充分小於CAP1的電容。作為一個例子，INV11的電晶體的閘極電容較佳為小於CAP1的電容。更佳的是，INV11的電晶體的閘極電容小於CAP1的電容的兩分之一。當然，本發明的實施方式的一個方式不侷限於此。
另外，在圖2A的例子中，在輸入端子in與節點CP間的資料通路(data path)以及節點CP與輸出端子out間的資料通路中分別設置一個反相器，但是也可以在各資料通路中分別設置串聯連接的多個反相器。另外，與FF22同樣地，在FF101中也可以使電容器CAP11連接於節點DB。
(電晶體的應用)
節點CP是用作FF101的資料記憶部的節點。CAP1用作用來維持節點CP的電壓的儲存電容器。
因此，作為用來抑制FF101的輸出錯誤的一個方法，盡可能地抑制節點CP的電壓變動，即可。在FF101通常工作時，電晶體Mos1和電晶體Mos2用作交替處於開啟狀態和關閉狀態的開關。因此，為了抑制節點CP的電壓變動，作為電晶體Mos1和電晶體Mos2較佳為使用關態電流極低的電晶體。關態電流極低是指每通道寬1μm的關態電流為100z(仄普托)A以下。由於關態電流越小越好，所以標準化關態電流較佳為10zA/μm以下或1zA/μm以下，更佳為10y(么科托)A/μm以下。
作為這種關態電流極低的電晶體，可以舉出OS電晶體。構成通道的氧化物半導體的能帶間隙大於Si、Ge等14族的半導體(3.0eV以上)，因此在OS電晶體中，起因於熱激發的洩漏電流小，並且關態電流極小。
藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損，能夠使氧化物半導體成為i型(本質半導體)或無限趨近於i型。在此，將上述氧化物半導體稱為高度純化的氧化物半導體。藉由使用高度純化的氧化物半導體形成通道，能夠將以電晶體的通道寬度標準化的OS電晶體的關態電流降低為幾yA/μm以上且幾zA/μm以下左右。
OS電晶體的氧化物半導體較佳為至少包含銦 (In)或鋅(Zn)。此外，氧化物半導體較佳為包含用作降低電特性偏差的穩定劑的元素。作為上述元素，有Ga、Sn、Hf、Al、zr等。作為構成OS電晶體的氧化物半導體，典型例子為In-Ga-Zn類氧化物、In-Sn-Zn類氧化物。在實施方式2中，更詳細地說明氧化物半導體。
由此，在FF101中，使用OS電晶體形成電晶體Mos1及電晶體Mos2即可。對構成INV10、INV11的電晶體沒有特別的限制，這些電晶體可以利用構成使用FF101的半導體裝置的電晶體製造。例如，可以藉由利用其通道由Si、SiC、Ge等14族元素構成的半導體形成的電晶體(例如，Si電晶體)或OS電晶體來構成INV10以及INV11。Si電晶體與OS電晶體相比，其關態電流高，但具有回應速度高的優點，因此INV10、INV11較佳為使用Si電晶體構成。
由圖2B和圖11B的電路圖可知，FF101的電晶體數量比習知的FF1少。因此，能夠使FF101的電路尺寸變小。另外，在FF101中，因為電晶體的數量少而動態功耗得到降低。尤其因為將由時脈信號控制的電晶體的數量減少到2個，所以能夠更有效地減少動態功耗。另外，由於能夠減少其洩漏電流大於OS電晶體的Si電晶體數量，因此還能夠減少靜態功耗。
在半導體裝置中使用多個FF，藉由作為FF使用FF101，能夠減少半導體裝置本身的動態及靜態功耗。此外，因為可以抑制半導體裝置工作時的溫度上升， 所以能夠提高其工作頻率。
(驅動方法)
圖2C示出輸入信號(CLK、CLKB、資料信號D)及輸出信號(資料信號Q)的波形和節點CP及節點DB的電壓變化。
在FF101中，根據CLK、CLKB而從輸入端子in輸入的資料信號D依次傳送到節點CP、節點DB，然後其作為資料信號Q從輸出端子out輸出。在CLK為“L”時，使Mos1處於開啟狀態而使Mos2處於關閉狀態，因此INV10的輸出電壓供應到CAP1。在CAP1中保持資料作為電壓。接著，在CLK設定為“H”時，使Mos1處於關閉狀態而使Mos2處於開啟狀態，因此CAP1所保持的資料的邏輯值在INV11中反轉，然後其資料作為資料信號Q從輸出端子out輸出。
藉由作為Mos1、Mos2使用關態電流極低的OS電晶體，在停止供應時脈信號CLK、CLKB之後也在一定期間可以保持節點CP的電壓。因此，可以對FF101進行時脈閘控。藉由停止供應時脈信號CLK、CLKB而使Mos1和Mos2中的一方處於關閉狀態，可以保持正反器101的內部狀態。停止供應時脈信號是指停止CLK及CLKB的振盪而將CLK的電位位準固定在“L”或“H”。在FF101中，藉由停止供應時脈信號，CLK可以被固定在“L”(CLKB為“H”)或“H”(CLKB為“L”)。在停 止供應時脈信號時，較佳為將CLK固定在“H”而使節點DB連接於節點CP。由此，可以在CAP1中保持該期間的節點DB的電壓，因此能夠進一步抑制該電壓的變動。
另外，藉由停止供應時脈信號，也可以將CLK及CLKB都控制為“L”。此時，可以使節點CP處於電浮動狀態，因此降低停止供應時脈信號期間內的節點CP的電壓變動。
藉由進行時脈閘控，能夠減少FF101的動態功耗。另外，在停止供應時脈信號之後，也可以遮斷給INV10及INV11供應VDD，從而能夠進一步減少功耗。
〈結構實例2)
在FF101中，需要將CAP1的電容大小設定為在Mos1處於開啟狀態期間內可以積累能夠驅動INV11的電荷。當CAP1的電容增大時，FF101的工作變慢，這成為資料延遲的原因。另外，即便減少電晶體數量也有時不能充分得到縮小FF101的面積的效果。在此，參照圖3A和圖3B說明用來使CAP1的電容變小的結構實例。圖3A是示出FF的結構的一個例子的電路圖，圖3B是圖3A的等效電路圖。
FF102相當於在FF101中追加兩個反相器(INV12、INV13)的電路。另外，在FF102中，使用一個反相器(INV10)構成FF21的邏輯電路110，使用三個反相器(INV11至INV13)構成FF21的邏輯電路111。
在節點DB與INV11的輸入端子(節點DC)之間串聯連接有INV12以及INV13。INV12及INV13與INV11同樣地可以為CMOS反相器(圖3A)，例如使用Si電晶體構成，即可。另外，可以與FF101同樣地驅動FF102(參照圖2C)。
為了使CAP1的電容變小，將構成連接於節點DB的INV12的電晶體尺寸設定為比INV11小。由此，INV12的電晶體的閘極電容變小，即節點DB的電容變小，從而可以使CAP1的電容減少相當於電容值的減少的量。藉由改變通道寬度W和通道長度L中的一者或兩者來調整電晶體尺寸，即可。
另外，與FF22同樣地，在FF102中也可以使電容器CAP11連接到節點DB。INV12的電晶體的閘極電容小，因此可以與CAP1一起減少CAP11的電容。
因為減少電晶體尺寸，所以INV12的驅動能力會下降。INV13是為了彌補這一點而設置的，並具有放大INV12的輸出的功能。反相器越靠近FF102的輸出端子out，電晶體的尺寸越大，此時能夠提高反相器的驅動能力。例如，在INV11至INV13中，使n通道型電晶體的通道長度L與p通道型電晶體的通道長度L相同，使各通道寬度W不同。在n通道型電晶體和p通道型電晶體中都將W設定為INV12<INV13<INV11。例如，當INV12的W為1時，將INV13的W設定為k(k>1，例如k=3)，並將INV11的W設定為k2，即可。
FF102中的電晶體數量比FF101多，但比習知的FF1(參照圖11B)少。另外，由時脈信號控制的電晶體的數量與FF101同樣為兩個。即，與FF101同樣地，在FF102中也能夠減少動態功耗和靜態功耗的兩者。
〈結構實例3〉
在FF102(圖3A和圖3B)中，由於使INV12的電晶體微型化，因此有這些電晶體的閘極漏電流增大的擔憂。例如，在待機狀態(時脈信號停止的狀態)下或時脈信號的週期長的情況下，CAP1所保持的電荷有可能從INV12的電晶體的閘極洩漏。在此，參照圖4A和圖4B說明用來提高待機狀態下的資料保持特性的結構實例。圖4A是示出FF的結構的一個例子的電路圖，圖4B是圖4A的等效電路圖。
在待機狀態下，為了保持輸入到INV12的資料，使用INV12和INV13構成環電路。為此，設置用來使INV13的輸出端子(節點DC)連接到INV12的輸入端子(節點DB)的開關。在FF103中，作為該開關包括轉移閘極電路(transfer gate circuit)TG1。
另外，與FF22同樣地，在FF103中也可以使電容器CAP11連接到節點DB。
FF103是在FF102中追加兩個電晶體的電路，而電晶體的數量少於習知的FF1(參照圖11A和圖11B)，並且由時脈信號控制的電晶體的數量也少。因 此，與FF102同樣地，在FF103中也能夠減少動態功耗和靜態功耗的兩者。
轉移閘極電路為使n通道型電晶體與p通道型電晶體並聯連接的電路，有時稱為類比開關電路或傳輸閘電路等。在TG1中，信號Φ1輸入到p通道型電晶體的閘極，而信號Φ2輸入到n通道型電晶體的閘極(圖4B)。信號Φ1和信號Φ2的相位相互反轉。在Φ1為“L”(Φ2為“H”)時，節點DC連接於節點DB。
例如，在通常工作中，藉由一直將Φ1設定為“H”，維持TG1的關閉狀態。在待機狀態下，藉由將Φ1設定為“L”而使TG1處於開啟狀態。在由INV12、INB13構成的環電路(閂鎖電路)中，輸入到節點DB的資料被保持，因此即便在待機狀態中，FF103也能夠確實地防止資料的消失。由此，容易實現INV12、INV13的微型化。
另外，即便在通常工作中，也可以在Mos2處於關閉狀態期間內使TG1處於開啟狀態，以便在由INV12、INV13構成的環電路中保持資料。此時，在通常工作中，作為Φ1輸入CLK且作為Φ2輸出CLKB。此時也在待機狀態下將Φ1維持為“L”且將Φ2維持為“H”。
另外，在待機狀態下，在環電路(INV12、INV13)中保持資料，所以能夠停止給FF103的INV10供應電源。圖4C示出這種能夠進行電源閘控的半導體裝置的結構的一個例子。
半導體裝置120包括電源電路121、電源管理 單元(PMU)122、電源閘控單元(PGU)123以及組合電路(CMBC)131、132。另外，也可以在半導體裝置120內不設置電源電路121而從外部的電源電路給半導體裝置120供應電源。
CMBC131連接於FF103的輸入端子in，CMBC132連接於其輸出端子out。
PGU123包括使電路(FF103、CMBC131、CMBC132)連接到電源電路121的開關電路群。PMU122具有控制是否給半導體裝置120內的電路供應或停止該電源。PMU122生成控制PGU123的控制信號並輸出。該控制信號控制包括在PGU123中的開關電路的開啟及關閉狀態，由此進行電源的供應及停止。方塊31、方塊32示出由相同的控制序列控制電源供應的電路群。
CMBC131和CMBC132獨立進行電源閘控。在圖4C的例子中，利用該情況，分別對FF103的輸入端子in一側的INV10和輸出端子out一側的INV11至13進行電源閘控，從而能夠進行高細粒的電源閘控。INV10與CMBC131包括在同一方塊31中，INV11至13與CMBC132包括在同一方塊32中。
PMU122在無需使CMBC131工作期間內遮斷給方塊31供應電源。在遮斷給方塊31供應電源之前，使TG1處於開啟狀態而停止供應時脈信號，從而使FF103處於待機狀態。因此，在FF103中，在待機狀態下遮斷在保持資料時無需的給INV10的電源供應，由此動態功耗得 到減少。
〈結構實例4〉
在結構實例3中，雖然作為連接節點DC與節點DB的開關使用轉移閘極電路(TG1)，但是開關不侷限於此。例如，可以使用OS電晶體。圖5A示出如上所述的FF的結構實例。圖5B是圖5A的等效電路圖。
如圖5A所示，FF104相當於將FF103的TG1調換為電晶體Mos3的電路。FF104也如圖4C所示那樣能夠進行電源閘控。另外，與FF22同樣地，在FF104中也可以使CAP11連接於節點DB。
電晶體Mos3為OS電晶體。信號Φ3輸入到其閘極。在通常工作中，將Φ3設定為“L”而使Mos3處於關閉狀態。在待機狀態下將Φ3設定為“H”而使Mos3處於開啟狀態。
〈結構實例5〉
下面，說明遮斷給包括在FF中的所有反相器供應電源的FF的結構實例。在此，示出電源供應的遮斷狀態持續長時間也能夠保持資料的FF的結構實例。圖6示出FF的結構的一個例子。
FF105相當於在FF103中追加電路50的FF。電路50是用來在遮斷電源時備份資料的記憶體電路。在FF105通常工作時電路50不工作，因此也可以將電路50 稱為影子記憶體。
電路50包括電晶體Mos4、電晶體Mos5以及電容器CAP2。在節點DC與節點CP之間串聯連接有Mos4及Mos5。成為備份資料工作的觸發信號的信號BU輸入到Mos4的閘極，成為恢復資料工作的觸發信號的信號RC輸入到Mos5的閘極。CAP2連接於Mos4與Mos5的連接部(節點FN)。Mos4用作連接節點DC與節點FN的開關，Mos5用作連接節點DB與節點FN的開關。
電路50具有保持節點DC的電壓作為備份用資料的功能以及將所保持的資料讀出到節點CP的功能。
在FF105的通常工作時以及其待機期間中，不使節點FN連接到FF105。因此，將信號BU、RC設定為“L”而使Mos4及Mos5處於關閉狀態。該期間的FF105的工作與FF103相同。
在遮斷給FF105供應電源的情況下，將資料備份到電路50，然後停止供應電源及時脈信號。在備份資料處理中，將信號BU設定為“H”而使Mos4處於開啟狀態，並使節點DC連接到節點FN。由此，相應於節點DC的電壓的電荷積累在CAP2中。在資料值為“0”時將節點FN設定為高位準，在該資料值為“1”時將節點FN設定為低位準。然後，再次將信號BU設定為“L”，從而停止供應電源及時脈信號。
在此狀態下，使節點FN處於電浮動狀態，由此電路50成為資料保持狀態。在節點FN為高位準時， 電荷從CAP2洩漏而該電壓逐漸地下降，但由於Mos4及Mos5為關態電流極小的OS電晶體，因此電路50能夠按日、按月或按年保持資料，所以即便在藉由電源閘控遮斷電源期間內FF105也不會失去資料。
在再次開始給FF105供應電源的情況下，例如進行恢復資料處理，然後再次開始供應電源及時脈信號，即可。在恢復資料處理中，將信號RC設定為“H”而使Mos5處於開啟狀態。節點CP連接於節點FN，所以由在CAP2中積累的電荷而對CAP1進行充電，資料再次寫入到FF105。然後，將信號RC設定為“L”，再次開始供應電源及時脈信號來使FF105進行通常工作。
與FF22同樣地，在FF105中也可以使CAP11連接到節點DB。在圖6的例子中，在FF103中設置電路50，但在其他FF(101、102、104)中也可以同樣設置電路50。在FF101的情況下，Mos4作為連接節點DB與節點FN的開關而設置。
〈結構實例6〉
在結構實例5中，雖然示出將在電路50中備份的資料再次寫入到節點CP的例子，但還能夠將該資料再次寫入到節點DB。圖7示出這種結構實例。
在FF106中，電路50的電晶體Mos5作為連接節點FN與節點DB的開關而設置。
在FF106的例子中，在再次開始供應電源的 情況下，例如在再次開始供應電源而使INV10至13工作之後，將電路50的資料再次寫入到節點DB。然後，再次開始供應時脈信號，即可。為了將電路50的資料再次寫入，將信號RC設定為“H”而使Mos5處於開啟狀態，並將在節點FN中保持的資料寫入到節點DB。因為INV11至13進行工作，相應於節點DB的電壓位準的資料信號Q從FF106輸出。然後，在將信號RC設定為“L”之後，再次開始供應時脈信號來使FF106進行通常工作。
與FF22同樣地，在FF106中也可以使電容器CAP11連接到節點DB。在圖7的例子中，在FF103中設置電路50，但在其他FF(102、104)中也可以同樣設置電路50。
〈結構實例7〉
結構實例1至6是作為邏輯電路110、111(圖1A至圖1C)使用反相器的FF的例子。邏輯電路110、111不限定於反相器。邏輯電路110為能夠將正反器電路的輸入資料信號D傳送到節點CP的電路，即可。另外，邏輯電路111為能夠將在節點CP中保持的資料傳送到輸出端子out的電路，即可。
例如，作為邏輯電路110、111，除了反相器之外還可以使用NAND電路、NOR電路、緩衝電路及多工器(選擇器電路)等。另外，可以使用組合這些邏輯電路或電晶體等的邏輯電路。
圖8A示出包括NAND電路的FF的結構實例。圖8A的FF171相當於將FF102(圖3A)中的INV10換為NAND電路71的電路。另外，FF171相對於將FF21(圖1A)的邏輯電路110由NAND電路71構成並將邏輯電路111由INV11至INV13構成的電路。
資料信號D輸入到NAND電路71的一個輸入端子，信號RST輸入到另一個輸入端子。信號RST為重設信號。在通常工作時，RST成為高位準的信號。在重設FF171時，作為RST被輸入低位準的信號。由此，與資料信號D的資料值無關，NAND電路71的輸出信號成為“H”。因此，藉由將信號RST設定為低位準，可以與信號D的資料值無關地將FF171重設為保持“0”的狀態。也可以將信號RST成為資料信號。
圖8B示出包括NOR電路的FF的結構實例。FF172相當於將FF102中的INV11換為NOR電路72的電路。另外，FF172相對於將FF21的邏輯電路110由INV10構成並將邏輯電路111由INV12、INV13及NOR電路72構成的電路。
在NOR電路72中，一個輸入端子連接於節點DC，另一個輸入端子被輸入信號RST。在通常工作時，將“L”的信號RST輸入到NOR電路72。在重設FF172時，將“H”的信號RST輸入到NOR電路72。由此，FF172可以作為資料信號Q輸出低位準的信號。也可以將信號RST成為資料信號。
圖8C示出包括多工器的FF的結構實例。FF173具有將FF102中的INV11換為多工器(MUX)73的電路結構。另外，FF173相當於將FF21的邏輯電路110由INV10構成並將邏輯電路111由INV12及MUX73構成的電路。
在MUX73中，一個輸入端子A連接於節點DC，另一個輸入端子B連接於供應VSS的佈線，根據信號RST輸出從兩個輸入端子A、B輸入的信號的一方。例如，在MUX73中，在信號RST為“L”時輸出從輸入端子A輸入的信號，在信號RST為“H”時輸出從輸入端子B輸入的信號。在這種情況下，在通常工作時將RST設定為“L”。在重設FF173時，將RST設定為“H”。由此，FF173可以輸出低位準的信號作為資料信號Q。
與FF22同樣地，在FF171至173中也可以使電容器CAP11連接到節點DB。
〈結構實例8〉
在用於本實施方式的FF的OS電晶體(Mos1至5)中也可以設置背後閘極。藉由對背後閘極施加正偏壓電壓或反偏壓電壓，能夠控制OS電晶體的臨界電壓。
例如，給背後閘極供應低於VSS的電壓。由此，能夠將OS電晶體的臨界電壓漂移到負電壓方向。因此，在停止給閘極供應控制信號期間內能夠確實地使OS電晶體處於關閉狀態，從而能夠進一步降低在該期間內 OS電晶體處於關閉狀態時的洩漏電流。
如上所述，本實施方式的FF能夠降低動態功耗及靜態功耗。因此，能夠降低具備本實施方式的FF的半導體裝置本身的功耗。另外，能夠抑制半導體裝置工作時的溫度上升，從而能夠提高該工作頻率。
本實施方式可以與其他實施方式適當地組合。
實施方式2
在本實施方式中，說明包括正反器電路的半導體裝置的具體裝置結構。
〈〈裝置結構〉〉
圖9A是包括FF的半導體裝置的裝置結構的一個例子的剖面圖。圖9A所示的裸晶600相當於構成該半導體裝置的裸晶。圖9A不是將裸晶600沿著指定的切割線切出來的剖面圖，而是用來說明裸晶600的疊層結構的圖式。圖9A作為代表示出FF101(圖2A及圖2B)的剖面結構。
使用半導體基板製造裸晶600。作為半導體基板使用塊狀的單晶矽晶圓601。注意，用來製造裸晶600的底板的基板不侷限於塊狀的單晶矽晶圓，而可以使用各種半導體基板。例如也可以使用包括單晶矽層的SOI半導體基板。
電晶體Mp10及電晶體Mn10是構成INV10的Si電晶體，電晶體Mp11及電晶體Mn11是構成INV11的Si電晶體。Mp10及Mp11是p通道型電晶體，Mn10及Mn11是n通道型電晶體。在INV10及INV11上層疊有電晶體Mos1、電晶體Mos2以及電容器CAP1。
電晶體(Mp10、Mn10、Mp11、Mn11)可以藉由在單晶矽晶圓601上利用已知的CMOS製程來製造。絕緣層610是用來使這些電晶體電分離的絕緣物。以覆蓋電晶體(Mp10、Mn10、Mp11、Mn11)的方式形成絕緣層611。在絕緣層611上形成有導電體631至636。在設置於絕緣層611中的開口中形成有導電體621至628。如圖所示，藉由導電體(621至628，631至636)使Mp10與Mn10連接，使Mp11與Mn11連接。
藉由佈線製程(後段製程：back end of the line，BEOL)在電晶體(Mp10、Mn10、Mp11、Mn11)上形成一層或兩層以上的佈線層。在此，藉由使用絕緣層612至614及導電體(641至646，651至656，661至665)形成有三層的佈線層。
以覆蓋該佈線層的方式形成絕緣層711。在絕緣層711上形成有電晶體Mos1、Mos2以及電容器CAP1。
電晶體Mos1包括氧化物半導體(OS)層701、導電體(721、722、731)。在OS層701中存在通道形成區。導電體731構成閘極電極，並且導電體721、 722分別構成源極電極、汲極電極。導電體721藉由導電體641至646連接於INV10。
電晶體Mos2包括氧化物半導體(OS)層702、導電體(722、723、733)。在OS層702中存在通道形成區。導電體733構成閘極電極。導電體722、723分別構成源極電極、汲極電極。導電體723藉由導電體651至656連接於INV11。
電容器CAP1是MIM型電容元件，其中，作為電極包括導電體722及導電體732，作為介電膜(絕緣膜)包括絕緣層712。絕緣層712是構成Mos1及Mos2的閘極絕緣層的絕緣物。
以覆蓋Mos1、Mos2及CAP1的方式形成絕緣層713。在絕緣層713上形成導電體741至743。導電體741、742、743分別連接於Mos1、Mos2以及CAP1，並且這些導電體作為用來使這些元件連接到佈線層中的佈線的電極(佈線)而設置。例如，如圖所示，導電體743藉由導電體(662至665、724)連接於導電體661。導電體741、742也與導電體743同樣連接於佈線層中的佈線。
裸晶600的絕緣層可以使用單層的絕緣膜或兩層以上的絕緣膜形成。作為構成這種絕緣膜，可以舉出由氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭等構成的膜。此外，上述絕緣膜可以利用濺射法、CVD法、MBE法、ALD法或PLD法形 成。
注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
裸晶600的導電體可以使用單層的導電膜或兩層以上的導電膜形成。作為上述導電膜，可以使用鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹等的金屬膜。此外，可以使用以上述金屬為成分的合金膜及化合物膜、包含磷等雜質元素的多晶矽膜等。
為了形成構成裸晶600的絕緣層、導電體、半導體以及氧化物半導體，較佳為使用濺射法、化學氣相沉積(CVD)法(包括有機金屬化學氣相沉積(MOCVD)法、原子層沉積(ALD)法或電漿增強化學氣相沉積(PECVD)法)、真空蒸鍍法或者脈衝雷射沉積(PLD)法。為了減少電漿所造成的損傷，較佳為使用MOCVD法或ALD法。
構成裸晶600的Si電晶體或OS電晶體的結構不侷限於圖9A所示的結構。例如，也可以在OS電晶體中設置背後閘極。此時，在導電體(646、656、665)與導電體(721至724)之間形成絕緣層以及在該絕緣層上構成背後閘極的導電體，即可。另外，OS電晶體可以採用如圖9B所示的結構。在圖9B的例子中，在電晶體Mos1中還設置有OS層703。在圖9B的Mos1中，也在 OS層701中設置有通道形成區。
為了製造圖9B的Mos1，在形成導電體721、722之後，層疊構成OS層703的單層或多層的氧化物半導體膜、構成絕緣層712的絕緣膜、以及構成導電體731的導電膜。然後，藉由使用用來對該導電膜進行蝕刻的光阻遮罩對該疊層膜進行蝕刻，來形成OS層703及導電體731。電晶體Mos2也同樣地製造，並且在CAP1中，絕緣層712的沒有由導電體743覆蓋的區域被去除。
〈〈氧化物半導體〉〉
下面，說明用於OS電晶體的氧化物半導體。
OS電晶體的通道形成區較佳為使用高度純化的氧化物半導體(purified OS)形成。“高度純化OS”是指成為電子予體(施體)的水分或氫等雜質被降低且氧缺陷被減少的氧化物半導體。如此藉由使氧化物半導體高度純化，可以使其導電型本質化或實質上本質化。注意，“實質上本質化”是指氧化物半導體的載子密度低於1×1017/cm3。載子密度較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
藉由使用高度純化OS形成通道形成區，可以使室溫下的以通道寬度標準化的OS電晶體的關態電流降低到幾yA/μm以上且幾zA/μm以下左右。
在氧化物半導體中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起 施體能階的形成，而會增高載子密度。此外，矽在氧化物半導體中形成雜質能階。該雜質能階成為陷阱，有時使OS電晶體的電特性劣化。較佳為降低氧化物半導體中或與其他層的介面處的雜質濃度。
為了使氧化物半導體本質化或實質上本質化，將其高度純化至以下雜質濃度的程度即可。下列雜質濃度是利用SIMS(Secondary Ion Mass Spectrometry：二次離子質譜分析法)得到的值，該值是示出氧化物半導體層的某個深度或氧化物半導體層的某個區域中的值。高度純化OS是具有以下雜質濃度的程度的氧化物半導體。
例如，當雜質為矽時，其濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。
例如，當雜質為氫時，其濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
例如，當雜質為氮時，其濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，若包含結晶的氧化物半導體以高濃度包含矽或碳時，有時會使氧化物半導體的結晶性降低。為了防止氧化物半導體的結晶性降低，例如，使矽濃度低於 1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。例如，使碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。
作為OS電晶體的氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。根據所需的電特性(移動率、臨界電壓等)形成合適的組成的氧化物半導體即可。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=1：3：2、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或接近於上述組成的氧化物。注意，在本說明書中，氧化物半導體的原子數比作為誤差包括±20%的變動。
例如，作為藉由濺射法形成In-Ga-Zn類氧化物膜時的靶材，較佳為使用原子數比為In：Ga：Zn=1：1：1、5：5：6、4：2：3、3：1：2、1：1：2、2：1：3、1：3：2、1：3：4、1：4：4、1：6：4或3：1：4的In-Ga-Zn類氧化物靶材。藉由使用上述靶材形成In-Ga-Zn類氧化物半導體膜，使氧化物半導體膜中容易形成結晶部。此外，上述靶材的填充率較佳為90%以上，更佳為95%以上。藉由使用填充率高的靶材，可以形成緻密的氧化物半導體膜。
例如，作為用來形成In-Zn類氧化物膜的靶材，較佳為使用原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)的In-Zn類氧化物靶材。該原子數比更佳為15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用來形成In-Zn類氧化物膜的靶材，當原子數比為In：Zn：O=X：Y：Z時，較佳為滿足Z>1.5X+Y的關係。藉由將Zn的比率Z設定在上述範圍內，可以提高In-Zn類氧化物膜的移動率。
〈氧化物半導體膜的結構〉
下面說明OS電晶體的OS層的結構。
OS層使用單晶氧化物半導體膜或非單晶氧化物半導體膜形成，即可。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是膜整體為完全的非晶並在微小區域中也不具有結晶部的氧化物半導體膜。
微晶氧化物半導體膜例如包括其尺寸為大於或等於1nm且小於10nm的微晶(也稱為奈米晶體)。於是，微晶氧化物半導體膜的原子排列的有序度高於非晶氧化物半導體膜。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一。
在結晶結構的說明中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括角度為85°以上且95°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
〈CAAC-OS膜〉
下面，對CAAC-OS膜進行詳細的說明。
藉由使用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)來觀察CAAC-OS膜的明視野像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，能確認到多個結晶部。另一方面，在高解析度TEM影像中也觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。
根據高解析度剖面TEM影像及高解析度平面TEM影像可知CAAC-OS膜的結晶部具有配向性。
注意，包括在CAAC-OS膜中的大部分結晶部都是可以收容在一邊小於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部是能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體的尺寸。但是，有時包括在CAAC-OS膜中的多個結晶部聯結，從而形成一個大結晶區。例如，在高解析度TEM平面影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且，c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。針對於此，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到 明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述高解析度剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當藉由蝕刻等改變CAAC-OS膜的形狀時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向結晶部的分佈不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的c軸配向結晶部的比例高於被形成面附近。另外，當對CAAC-OS膜添加雜質時，被添加雜質的區域變質，所以有時CAAC-OS膜中的c軸配向結晶部的比例根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸 配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的OS電晶體中，起因於可見光或紫外光的照射的電特性的變動小且可靠性高。
CAAC-OS膜例如可以使用多晶的金屬氧化物靶材且利用濺射法形成。當離子碰撞到該靶材時，有時包含在靶材中的結晶區會沿著a-b面劈開，成為具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子而剝離。此時，該平板狀或顆粒狀的濺射粒子保持結晶狀態到達基板，於是可以形成CAAC-OS膜。
藉由減少成膜時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，使成膜氣體中的雜質濃度降低即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，在藉由提高成膜時的基板加熱溫度而使平板狀或顆粒狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。例如，基板加熱溫度為100℃以上且740℃以下，較佳為200℃以上且500℃以下即可。
另外，藉由增高成膜氣體中的氧比例並使電力最佳化，可以減輕成膜時的電漿損傷。例如，可以將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
〈多晶氧化物半導體膜〉
接下來，對多晶氧化物半導體膜進行說明。
在多晶氧化物半導體膜的高解析度TEM影像中，可以觀察到晶粒。例如在高解析度TEM影像中，多晶氧化物半導體膜中含有的晶粒的粒徑尺寸大多為2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。另外，在多晶氧化物半導體膜的高解析度TEM影像中，有時觀察到晶界。
多晶氧化物半導體膜包含多個晶粒，並且，在該多個晶粒之間結晶定向有時不同。另外，使用XRD裝置對多晶氧化物半導體膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的多晶氧化物半導體膜時，有時在2θ為31°或36°等附近時出現峰值。
由於多晶氧化物半導體膜具有高結晶性，因此有時具有高電子移動率。所以，使用多晶氧化物半導體膜的電晶體具有高場效移動率。注意，有時在多晶氧化物半導體膜中，雜質偏析在晶界。另外，多晶氧化物半導體膜的晶界成為缺陷能階。多晶氧化物半導體膜的晶界有可能成為載子陷阱或載子發生源，因此有時與使用CAAC-OS膜的電晶體相比，使用多晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
〈nc-OS膜〉
接下來，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的高解析度TEM影像中具有能夠觀察到明確的結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其將尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，包含該奈米晶(nc)的氧化物半導體膜稱為nc-OS(奈米晶氧化物半導體：nanocrystalline Oxide Semiconductor)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
在nc-OS膜中，微小的區域(例如1nm以上且10nm以下的區域，尤其是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，在nc-OS膜中，不同結晶部之間沒有晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，在有的分析方法中，有時無法將nc-OS膜與非晶氧化物半導體膜區別開來。例如，當利用使用其束徑比結晶部大的X射線的XRD裝置藉由out-of-plane法對nc-OS膜進行結構分析時，檢測不到表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm以上)的電子射線獲得的nc-OS膜的選區電子繞射圖案中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部(例如，1nm以上且30nm以下)的電子射線獲得的no-OS膜的奈米束電子繞射圖案中，觀察到斑 點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。並且，在nc-OS膜的奈米束電子繞射圖案中，有時在環狀的區域內觀察到多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，在nc-OS膜中，不同結晶部之間沒有晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
因此，nc-OS膜有時具有比CAAC-OS膜高的載子密度。載子密度高的氧化物半導體膜有時具有高電子移動率。所以，使用nc-OS膜的電晶體有時具有較高的場效移動率。此外，因為nc-OS膜有時具有比CAAC-OS膜高的缺陷態密度，所以有時具有較多的載子陷阱。於是，與使用CAAC-OS膜的電晶體相比，使用nc-OS膜的電晶體的電特性變動大，而成為可靠性低的電晶體。注意，因為nc-OS膜即使包含較多的雜質也可以形成，所以與CAAC-OS膜相比容易形成，從而有時根據用途可以適當地使用nc-OS膜。因此，有時能夠高生產率地製造具有使用nc-OS膜的電晶體的半導體裝置。
〈非晶氧化物半導體膜〉
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列 並不具有結晶部的氧化物半導體膜。具有如石英那樣的無定形態的氧化物半導體膜是一個例子。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
非晶氧化物半導體膜是以比CAAC-OS膜高的濃度包含氫等雜質的氧化物半導體膜。此外，非晶氧化物半導體膜是其缺陷態密度比CAAC-OS膜高的氧化物半導體膜。
雜質濃度高且缺陷態密度高的氧化物半導體膜是載子陷阱或載子發生源多的氧化物半導體膜。
因此，非晶氧化物半導體膜有時具有比nc-OS膜更高的載子密度。所以，使用非晶氧化物半導體膜的電晶體容易具有常導通特性。於是，有時可以將非晶氧化物半導體膜適用於需要常導通特性的電晶體。非晶氧化物半導體膜具有較高的缺陷態密度，因此有時具有較多的載子陷阱。於是，與使用CAAC-OS膜或nc-OS膜的電晶體相比，使用非晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
〈單晶氧化物半導體膜〉
接著，對單晶氧化物半導體膜進行說明。
單晶氧化物半導體膜是雜質濃度低且缺陷態密度低(氧缺陷少)的氧化物半導體膜。所以，可以降低載子密度。因此，使用單晶氧化物半導體膜的電晶體很少具有常導通特性。另外，由於單晶氧化物半導體膜具有較低的雜質濃度和較低的缺陷態密度，因此有時具有很少的載子陷阱。於是，使用單晶氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。
注意，氧化物半導體膜的缺陷越少其密度越高。此外，氧化物半導體膜的結晶性越高其密度越高。另外，當氧化物半導體膜中的氫等雜質的濃度越低其密度越高。單晶氧化物半導體膜的密度比CAAC-OS膜高。此外，CAAC-OS膜的密度比微晶氧化物半導體膜高。另外，多晶氧化物半導體膜的密度比微晶氧化物半導體膜高。此外，微晶氧化物半導體膜的密度比非晶氧化物半導體膜高。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。尤其將具有這種結構的氧化物半導體膜稱為amorphous-like氧化物半導體(amorphous-like OS：a-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有 時觀察到空洞(也稱為空隙)。此外，在高解析度TEM影像中，具有能夠明確地確認到結晶部的區域和確認不到結晶部的區域。在a-like OS膜中，有時因TEM觀察時使用的微量電子束而發生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時使用的微量電子束而發生的晶化。
此外，a-like OS膜及nc-OS膜的結晶部尺寸可以藉由使用高解析度TEM影像進行測量。例如，InGaZnO4的結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4的結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，其值從結晶結構分析求出為0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4的結晶的a-b面。
另外，氧化物半導體膜的密度有時根據結構而不同。例如，若得知某氧化物半導體膜的組成，則可以藉由對該氧化物半導體膜密度與具有與該氧化物半導體膜相同的組成的單晶氧化物半導體膜密度進行比較來估計該氧化物半導體膜的結構。例如，a-like OS膜密度為單晶氧化物半導體膜密度的78.6%以上且低於92.3%。另外，例如nc-OS膜密度及CAAC-OS膜密度為單晶氧化物半導 體膜密度的92.3%以上且低於100%。注意，形成對於單晶氧化物半導體膜密度的密度為低於78%的氧化物半導體膜是很困難的。
使用具體例子說明上述情況。例如，在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，具有菱方晶結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且低於5.9/cm3。另外，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，nc-SO膜的密度以及CAAC-OS膜的密度為5.9g/cm3以上且低於6.3/cm3。
此外，具有相同組成的單晶有時不存在。此時，藉由以任意比例組合具有不同組成的單晶，能夠算出相當於具有所需組成的單晶的密度。具有所需組成的單晶的密度藉由使用對於具有不同組成的單晶的成分比例的加權平均來算出即可。注意，密度較佳為藉由組合盡可能少的種類的單晶來算出。
電晶體Mos1的OS層701及OS層703可以使用單層或兩層以上的多層的氧化物半導體膜形成。在採用多層膜時，OS層701及OS層703例如可以具有非晶氧化物半導體膜、a-like OS膜、nc-OS膜和CAAC-OS膜中的兩種以上。
〈OS電晶體的其他結構實例〉
例如，在圖9A的電晶體Mos1中，使用構成元素不同的兩層氧化物半導體膜形成OS層701。此時，下層使用In-Zn類氧化物膜，上層使用In-Ga-Zn類氧化物膜。或者，上層及下層都可以使用In-Ga-Zn類氧化物膜形成。
例如，當使OS層701為兩層結構的In-Ga-Zn類氧化物膜時，也可以將上層及下層中的一個使用原子數比為In：Ga：Zn=1：1：1、5：5：6或3：1：2的氧化物膜形成，並將另一個使用原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6的氧化物膜形成。
此外，在圖9B中，當OS層701具有兩層結構並且OS層703具有單層結構時，可以使用三層結構的氧化物半導體膜形成電晶體Mos1。在此情況下，既可以使用不同的構成元素的氧化物半導體膜形成三層的全部或一部分，又可以使用相同的構成元素的氧化物半導體膜形成三層。
例如，當使用In-Ga-Zn類氧化物膜形成OS層701及OS層703時，可以使用原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6的氧化物膜形成OS層701的下層及OS層703，並使用原子數比為In：Ga：Zn=1：1：1、5：5：6或3：1：2的氧化物膜形成OS層701的上層。
本實施方式可以與其他實施方式適當地組合。
實施方式3
在本實施方式中，說明具備正反器電路(FF)的半導體裝置。
實施方式1的FF作為儲存組合電路的輸出資料的記憶體電路能夠應用於各種半導體裝置。例如，可以將實施方式1的FF用於CPU(中央處理器)、MCU(微控制單元)及可程式邏輯裝置(典型為FPGA)等暫存器。
如上所述，實施方式1的FF的靜態功耗以及動態功耗得到降低，因此安裝有該FF的處理器本身的功耗也能夠得到下降。另外，在時脈信號的遮斷期間或電源遮斷期間也可以在FF中保持資料，因此能夠在處理器中更細粒地進行時脈閘控或電源閘控。另外，在再次開始供應時脈信號或電源之後，能夠高速將處理器恢復到通常狀態。
使用實施方式1的FF的處理器能夠用於如下各種領域的電子裝置的處理器：數位信號處理、軟體無線電(software-defined radio devices)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。
作為這種電子裝置的例子，可以舉出：顯示 裝置、個人電腦、具備儲存介質的影像再現裝置(讀出如DVD(Digital Versatile Disc：數位影音光碟)等儲存介質的影像資料並具有顯示其影像的顯示器的裝置)。除此之外，還可以舉出：行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、影像拍攝裝置(例如、攝影機和數位相機等)、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再生裝置(汽車音訊系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機等。圖10A至圖10F示出這些電子裝置的具體例子。
圖10A是示出可攜式遊戲機的結構的一個例子的外觀圖。可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907及觸控筆908等。
圖10B是示出可攜式資訊終端的結構的一個例子的外觀圖。可攜式資訊終端910包括外殼911、外殼912、顯示部913、顯示部914、連接部915及操作鍵916等。顯示部913設置在外殼911中，顯示部914設置在外殼912中。並且，外殼911與外殼912藉由連接部915連接，外殼911與外殼912所形成的角度可以藉由連接部915改變。因此，可以根據在連接部915中外殼911與外殼912所形成的角度進行顯示部913中的影像切換。另外，也可以作為顯示部913及/或顯示部914使用設置有觸摸感測器的顯示裝置。
圖10C是示出個人電腦的結構的一個例子的 外觀圖。個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。
圖10D是示出電冷藏冷凍箱的結構的一個例子的外觀圖。電冷藏冷凍箱930包括外殼931、冷藏室門932及冷凍室門933等。
圖10E是示出攝影機的結構的一個例子的外觀圖。攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。並且，外殼941與外殼942藉由連接部946連接，外殼941與外殼942所形成的角度可以藉由連接部946改變。可以根據外殼942與外殼941所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示。
圖10F是示出汽車的結構的一個例子的外觀圖。汽車950包括車體951、車輪952、儀表板953及燈954等。
本實施方式可以與其他實施方式適當地組合而實施。

Claims (11)

  1. 一種記憶體電路，包括：第一邏輯電路；第二邏輯電路；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一電容器；第二電容器；第一節點；第二節點；以及第三節點，其中，該第一電容器連接於該第一節點，該第二邏輯電路的輸入端子連接於該第二節點，該第一電晶體用作控制該第一邏輯電路的輸出端子與該第一節點之間的連接的開關，第一時脈信號輸入到該第一電晶體的閘極，該第二電晶體用作控制該第一節點與該第二節點之間的連接的開關，第二時脈信號輸入到該第二電晶體的閘極，該第二電容器連接於該第三節點，該第三電晶體控制該第二邏輯電路的該輸入端子與該第三節點之間的連接， 該第四電晶體控制該第一節點與該第三節點之間的連接，該第一時脈信號和該第二時脈信號的相位相互反轉，並且，該第一電晶體至該第四電晶體的各自通道形成區包括氧化物半導體。
  2. 根據申請專利範圍第1項之記憶體電路，其中該第一邏輯電路以及該第二邏輯電路都是反相器。
  3. 一種包括根據申請專利範圍第1項之記憶體電路的半導體裝置。
  4. 一種記憶體電路，包括：第一邏輯電路；第二邏輯電路；第一反相器；第二反相器；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一電容器；第二電容器；第一節點；第二節點；第三節點；以及第四節點， 其中，該第一電容器連接於該第一節點，該第二邏輯電路的輸入端子連接於該第四節點，在該第二節點與該第四節點之間串聯連接有該第一反相器以及該第二反相器，該第一電晶體用作控制該第一邏輯電路的輸出端子與該第一節點之間的連接的開關，第一時脈信號輸入到該第一電晶體的閘極，該第二電晶體用作控制該第一節點與該第二節點之間的連接的開關，第二時脈信號輸入到該第二電晶體的閘極，該第二電容器連接於該第三節點，該第三電晶體控制該第四節點與該第三節點之間的連接，該第四電晶體控制該第一節點與該第三節點之間的連接，該第一時脈信號和該第二時脈信號的相位相互反轉，並且，該第一電晶體至該第四電晶體的各自通道形成區包括氧化物半導體。
  5. 根據申請專利範圍第4項之記憶體電路，還包括連接該第一反相器的輸入端子與該第二反相器的輸出端子的開關，其中在該第一時脈信號以及該第二時脈信號的供應停止期間，該開關處於開啟狀態。
  6. 根據申請專利範圍第5項之記憶體電路， 其中該開關是第五電晶體，並且該第五電晶體的通道形成區包括氧化物半導體。
  7. 根據申請專利範圍第4項之記憶體電路，其中該第一邏輯電路以及該第二邏輯電路都是反相器。
  8. 一種包括根據申請專利範圍第4項之記憶體電路的半導體裝置。
  9. 一種半導體裝置，包括：第一反相器；第二反相器；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一電容器；以及第二電容器，其中，該第一反相器的輸出端子連接於該第一電晶體的源極和汲極中的一方，該第一電晶體的該源極和該汲極中的另一方連接於該第二電晶體的源極和汲極中的一方，該第二電晶體的該源極和該汲極中的另一方連接於該第二反相器的輸入端子，該第三電晶體的源極和汲極中的一方連接於該第二反相器的該輸入端子，該第三電晶體的該源極和該汲極中的另一方連接於該 第四電晶體的源極和汲極中的一方，該第四電晶體的該源極和該汲極中的另一方連接於該第二電晶體的該源極和該汲極中的該一方，該第一電容器連接於該第一電晶體的該源極和該汲極中的另一方，該第二電容器連接於該第三電晶體的該源極和該汲極中的另一方，並且，該第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體的各自通道形成區包括氧化物半導體。
  10. 根據申請專利範圍第9項之半導體裝置，還包括第三反相器、第四反相器以及開關，其中，該第三反相器的輸入端子連接於該第二電晶體的該源極和該汲極中的另一方，該第三反相器的輸出端子連接於該第四反相器的輸入端子，該第四反相器的輸出端子連接於該第二反相器的該輸入端子，該開關的第一端子連接於該第三反相器的該輸入端子，並且，該開關的第二端子連接於該第四反相器的該輸出端子。
  11. 根據申請專利範圍第10項之半導體裝置，其中，該開關是第五電晶體，並且，該第五電晶體的通道形成區包括氧化物半導 體。
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