JP6756888B2 - 演算処理装置の駆動方法 - Google Patents

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Description

１つの実施形態は、演算処理装置に関する。
演算処理装置（中央演算処理装置（ＣＰＵ）等）では、多くの場合、ストアドプログラム
方式と呼ばれるアーキテクチャが採用されている。ストアドプログラム方式の演算処理装
置では、命令とその実行に必要なデータが記憶装置（半導体記憶装置等）に格納されてお
り、命令とデータが記憶装置から順次読み込まれ、命令が実行される。
記憶装置には、データや命令を記憶するための主記憶装置と高速でデータの書き込みと読
み出しができるキャッシュメモリがある。キャッシュメモリは、演算処理装置の演算装置
（演算部とも言える）または制御装置（制御部とも言える）と、主記憶装置の間に介在し
、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、
演算処理装置に設けられている。通常は、キャッシュメモリとしてはＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが用いられる。
演算処理装置内に設けられるキャッシュメモリの容量は年々増加する傾向にある。これに
伴い、演算処理装置の全消費電力のうちキャッシュメモリの消費電力の占める割合が飛躍
的に大きくなっているため、キャッシュメモリの消費電力を低減する様々な方法が提案さ
れている。
例えば、キャッシュメモリをいくつかのブロックに分割し、過去の履歴情報などから使用
頻度の少ないブロック（ラインともいう）を低い電圧で動作させる方法などが提案されて
いる。また、アクセスされる見込みの少ないキャッシュラインへの電源供給を停止すると
いった方法も提案されている。
また、キャッシュメモリには、演算がほとんどおこなわれていない場合にも、データ等を
待機させておくことが求められるが、そのような場合には、データを消費電力の少ない他
の記憶装置に退避させて、キャッシュメモリの電源供給を停止することにより、消費電力
を低減できる。データの退避先としては、高速応答性を確保するため演算処理装置内に設
けることが望まれる。
例えば、特許文献１では、ＳＲＡＭなどの揮発性メモリと、揮発性メモリよりもデータの
保持特性に優れるバックアップメモリとを併用するキャッシュメモリにおいて、電源供給
を停止する前に、揮発性メモリのデータをバックアップメモリに退避（バックアップ）さ
せ、電源供給再開後に揮発性メモリにデータを戻す（リカバリーする）構成について記載
されている。
米国特許出願公開第２０１３／０２３２３６５号明細書
消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置（あるいは電子装置）やその駆動方法、アー
キテクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つである。
例えば、それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個の
インバータと、トランジスタと、容量素子と、を有し、偶数個のインバータのいずれか１
つの出力が、トランジスタを介して容量素子に入力される構成となっている、第１のメモ
リセルと第２のメモリセルを有する演算処理装置において、第１の時間に第１のメモリセ
ルのトランジスタをオンとし、第２の時間に第１のメモリセルの偶数個のインバータの少
なくとも１つのインバータへの電源の供給を停止し、第３の時間に第２のメモリセルのト
ランジスタをオンとし、第４の時間に第２のメモリセルの偶数個のインバータの少なくと
も１つのインバータへの電源の供給を停止する演算処理装置の駆動方法において、第１の
時間は第３の時間よりも早く、第２の時間は第４の時間よりも早い、ことを特徴とする演
算処理装置の駆動方法である。あるいは、上記構成の演算処理装置において、第５の時間
に第１のメモリセルのトランジスタをオンとし、第６の時間に第１のメモリセルの偶数個
のインバータの少なくとも１つのインバータへの電源の供給を始め、第７の時間に第２の
メモリセルのトランジスタをオンとし、第８の時間に第２のメモリセルの偶数個のインバ
ータの少なくとも１つのインバータへの電源の供給を始める演算処理装置の駆動方法にお
いて、第５の時間は第７の時間よりも早く、第６の時間は第８の時間よりも早い、ことを
特徴とする演算処理装置の駆動方法である。その他のこともクレームされる。
消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置（あるいは電子装置）やその駆動方法、アー
キテクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つを達成できる。
記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の断面構造の例を説明する図。 記憶装置の断面構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 演算処理装置を備えた電子機器を説明する図。
以下では、実施の形態について図面を用いて詳細に説明する。但し、以下の説明に限定さ
れず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る
ことは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈
されるものではない。また、以下の一以上の実施の形態は、他の一以上の実施の形態と適
宜組み合わせて実施することができる。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、信号のハイやローという表現は、回路構成によって逆転する場合もある。
（実施の形態１）
本実施の形態では、図１乃至図１１を用いて記憶装置の構成例を説明すると共に、当該記
憶装置の駆動方法の例を、図１２乃至図１７を用いて説明する。本実施の形態で説明する
記憶装置は、演算処理装置のキャッシュメモリとして使用できるが、それに限定されない
。
図１（Ａ）には、記憶装置１００の構成を示す。記憶装置１００はビット線ドライバ１０
１、ワード線ドライバ１０２、バックアップ・リカバリー・ドライバ１０３、メモリセル
アレイ１０４を有する。
ビット線ドライバ１０１には複数のビット線ＢＬａ（ＢＬａ（１）、ＢＬａ（２）、・・
、ＢＬａ（ｎ）等）およびビット線ＢＬｂ（ＢＬｂ（１）、ＢＬｂ（２）、・・、ＢＬｂ
（ｎ）等）が接続し、ビット線ドライバ１０１はビット線ＢＬａ、ビット線ＢＬｂに信号
を出力する。ワード線ドライバ１０２には複数のワード線ＷＬ（ＷＬ（１）、ＷＬ（２）
、ＷＬ（３）等）が接続し、ワード線ドライバ１０２はワード線ＷＬに信号を出力する。
バックアップ・リカバリー・ドライバ１０３には制御線ＣＬが接続し、バックアップ・リ
カバリー・ドライバ１０３は制御線ＣＬに信号を出力する。
メモリセルアレイ１０４には、メモリセルＭＣ（ＭＣ（１，１）、ＭＣ（２，１）、ＭＣ
（３，１）、・・、ＭＣ（１，２）、ＭＣ（２，２）、ＭＣ（３，２）、・・、ＭＣ（１
，ｎ）、ＭＣ（２，ｎ）、ＭＣ（３，ｎ）等）がマトリクス状に配置されている。それぞ
れのメモリセルＭＣは、ビット線ＢＬａ、ビット線ＢＬｂ、ワード線ＷＬ、制御線ＣＬに
接続する。
メモリセルＭＣ（３，２）は、例えば、図１（Ｂ）に示すような接続関係および回路構成
である。すなわち、メモリセルＭＣ（３，２）は、ビット線ＢＬａ（２）、ビット線ＢＬ
ｂ（２）、ワード線ＷＬ（３）、制御線ＣＬに接続する。メモリセルＭＣ（３，２）は、
インバータ１０５、インバータ１０６、アクセストランジスタ１０７、アクセストランジ
スタ１０８、トランジスタ１０９、トランジスタ１１０、容量素子１１１、容量素子１１
２を有する。他のメモリセルＭＣも同様な構成である。
ここで、インバータ１０５、インバータ１０６、アクセストランジスタ１０７、アクセス
トランジスタ１０８より構成される回路は通常のＳＲＡＭのメモリセルで用いられる構成
である。なお、これ以外のＳＲＡＭのメモリセルで用いられる回路構成であってもよい。
また、ＳＲＡＭに限らず、偶数個のインバータからなるループを有するメモリセルでもよ
い。また、インバータ間にトランジスタ等のスイッチを有してもよい。トランジスタ１１
０と容量素子１１２はなくてもよい。
メモリセルＭＣ（３，２）は、特許文献１にあるように、通常のＳＲＡＭのメモリセルに
容量素子１１１、容量素子１１２を付加し、容量素子１１１、容量素子１１２とインバー
タ１０５、インバータ１０６との接続を、オフ抵抗が十分に高いトランジスタ１０９、ト
ランジスタ１１０で制御することで、容量素子１１１、容量素子１１２に蓄積された電荷
の保持、あるいは放出をおこなう。トランジスタ１０９、トランジスタ１１０のゲートは
制御線ＣＬに接続しており、制御線ＣＬの電位によって、トランジスタ１０９、トランジ
スタ１１０をオンあるいはオフとできる。
例えば、インバータ１０５とインバータ１０６がある状態となっている場合、トランジス
タ１０９をオンとすれば、容量素子１１１のトランジスタ１０９側の電極の電位は、イン
バータ１０６の出力電位に近づく。トランジスタ１０９のオン抵抗が小さいほど、また、
容量素子１１１の容量が小さいほど、より早く出力電位に近づく。このようにして、イン
バータ１０６の出力電位をコピーできる。
その後、トランジスタ１０９をオフとすれば、容量素子１１１のトランジスタ１０９側の
電極の電位はしばらく保持される。例えば、インバータ１０６の電源を切断する等の処理
をおこなうとインバータ１０６の出力の電位が変動するので、容量素子１１１のトランジ
スタ１０９側の電極の電位も、それに応じて変動するが、トランジスタ１０９のオフ抵抗
が大きいほど、また、容量素子１１１の容量が大きいほど、変動に要する時間が長くなる
。
トランジスタ１０９、トランジスタ１１０は特許文献１に記載されているような各種の酸
化物半導体を用いたトランジスタでもよいが、それらに限られない。シリコンその他の材
料を用いてもよい。用いられうる材料は、容量素子１１１、容量素子１１２の容量や、ト
ランジスタ１０９、トランジスタ１１０のオン抵抗、オフ抵抗あるいはそれらの比率や、
記憶装置の各種の動作において許容あるいは制限される各種の時間で決定できる。膜状の
半導体にチャネル形成領域を有する構成とするとオフ抵抗を高めることができ、一方で、
オン抵抗はそれほど上昇しないので好適である。
一般に、移動度の低い半導体材料であると、オン抵抗は高くなるが、オフ抵抗も同様に高
くなるので、より長時間の電荷の維持が可能である。オン抵抗に対するオフ抵抗の比率が
一定の値以上であれば、保持時間を、後述するバックアップやリカバリーに要する時間に
対して十分に大きくすることができる。
図２（Ａ）は、図１（Ａ）に示される記憶装置１００の（一部あるいは全部の）信号の経
路の例を示す図である。ビット線ドライバ１０１は、プリチャージ・イコライズ回路１１
３、センスアンプ１１４、書き込み回路１１５、カラムデコーダ１１６を有する。ワード
線ドライバ１０２はバッファー回路１１７、ロウデコーダ１１８を有する。バッファー回
路１１７は設けなくてもよい。記憶装置１００は、その他にコントロールロジック回路１
１９、データ出力回路１２０を有する。
記憶装置１００には、書き込みデータＷＤＡＴＡ、アドレスデータＡＤＤＲ、チップイネ
ーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷ、バイト書き込みイネーブル信
号ＢＷ等が入力される。このうち、チップイネーブル信号ＣＥ、グローバル書き込みイネ
ーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷはコントロールロジック回路１１９
に入力される。コントロールロジック回路１１９が処理する信号は、これらに限定される
ものではなく、必要に応じて、他の制御信号を入力してもよい。また、書き込みデータＷ
ＤＡＴＡは書き込み回路１１５に入力される。アドレスデータＡＤＤＲはカラムデコーダ
１１６とロウデコーダ１１８に入力される。さらに、バックアップ・リカバリー・ドライ
バ１０３にはバックアップ・リカバリー信号ＢＲＳが入力される。なお、それら以外にも
、クロック信号ＣＬＫやその他の信号が入力されることがある。また、上記の信号すべて
が必要というわけではない。
コントロールロジック回路１１９は、チップイネーブル信号ＣＥ、グローバル書き込みイ
ネーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷを処理して、カラムデコーダ１１
６とロウデコーダ１１８を制御する信号を出力し、この信号はカラムデコーダ１１６とロ
ウデコーダ１１８に入力される。これらの信号および書き込みデータＷＤＡＴＡ、アドレ
スデータＡＤＤＲをもとに、ビット線ドライバ１０１から、ビット線ＢＬａ、ビット線Ｂ
Ｌｂに、また、ワード線ドライバ１０２からワード線ＷＬに信号が供給される。また、バ
ックアップ・リカバリー信号ＢＲＳをもとに、バックアップ・リカバリー・ドライバ１０
３から制御線ＣＬに信号が供給される。センスアンプ１１４から出力された信号はデータ
出力回路１２０を経て記憶装置１００から出力される。
図２（Ｂ）は、図１（Ａ）に示される記憶装置１００の（一部あるいは全部の）電源の配
線の例を示す図である。記憶装置１００には、電位ＶＤＤＨ、電位ＶＤＤＤ、電位ＶＤＤ
Ｍ、電位ＶＳＳＭ（＜電位ＶＤＤＭ）、電位ＶＳＳＳ（＜電位ＶＤＤＤ）が供給される。
なお、一例では、電位ＶＤＤＨ＞電位ＶＤＤＤ＞電位ＶＤＤＭ＞電位ＶＳＳＭ＞電位ＶＳ
ＳＳである。このとき、インバータ１０６から出力される電位は電位ＶＳＳＭ以上である
一方、トランジスタ１０９をオフとするための制御線ＣＬの電位はＶＳＳＳ程度であり、
電位ＶＳＳＭが電位ＶＳＳＳと同じ場合よりも、トランジスタ１０９のオフ抵抗を高める
ことができる。
ビット線ドライバ１０１、ワード線ドライバ１０２、コントロールロジック回路１１９、
データ出力回路１２０には、電位ＶＤＤＤと電位ＶＳＳＳが、また、バックアップ・リカ
バリー・ドライバ１０３には、電位ＶＤＤＨと電位ＶＳＳＳが、メモリセルアレイ１０４
には、電位ＶＤＤＭと電位ＶＳＳＭが供給される。
また、電位ＶＤＤＤを供給する端子と、ビット線ドライバ１０１、ワード線ドライバ１０
２、コントロールロジック回路１１９、データ出力回路１２０の間、電位ＶＤＤＨを供給
する端子とバックアップ・リカバリー・ドライバ１０３の間、電位ＶＤＤＭを供給する端
子とメモリセルアレイ１０４の間には、それぞれ、パワーゲーティングスイッチ１２１、
パワーゲーティングスイッチ１２３、パワーゲーティングスイッチ１２２が設けられ、メ
モリセルアレイ１０４からデータを読み出す、あるいは、メモリセルアレイ１０４にデー
タを書き込む必要がない時間帯（メモリセルアレイに外部からアクセスされない時間帯）
にはこれらのスイッチの一部あるいは全部をオフとすることで消費電力を減らせる。
図４は、パワーゲーティングスイッチ１２１、パワーゲーティングスイッチ１２２、パワ
ーゲーティングスイッチ１２３を、ｐ型トランジスタのパワーゲーティングトランジスタ
１２４、パワーゲーティングトランジスタ１２５、パワーゲーティングトランジスタ１２
６を用いて構成した例である。パワーゲーティングトランジスタ１２４とパワーゲーティ
ングトランジスタ１２６のゲートにはパワーゲーティング信号ＰＧ＿Ｐが、パワーゲーテ
ィングトランジスタ１２５のゲートにはパワーゲーティング信号ＰＧ＿Ｍが与えられ、パ
ワーゲーティングトランジスタ１２４、パワーゲーティングトランジスタ１２５、パワー
ゲーティングトランジスタ１２６がオンオフする。
なお、以下の説明では、パワーゲーティングトランジスタ１２４、パワーゲーティングト
ランジスタ１２５、パワーゲーティングトランジスタ１２６のオフ抵抗が十分に大きいた
め、これらの１つあるいは複数をオフとすることにより、対応する１つあるいは複数の回
路の電位は実質的にＶＳＳＳあるいはＶＳＳＭになるとする。
なお、パワーゲーティングスイッチ１２１、パワーゲーティングスイッチ１２２、パワー
ゲーティングスイッチ１２３のそれぞれは、独立に制御できる複数のスイッチを有しても
よい。例えば、後述するようにメモリセルアレイ１０４を複数の部分に分割し、それぞれ
への電源供給を制御するために複数のパワーゲーティングスイッチ１２２を設けてもよい
。
なお、パワーゲーティングスイッチ１２１、パワーゲーティングスイッチ１２３は設けず
、図３（Ａ）のように、パワーゲーティングスイッチ１２２ａのみを設けてもよい。ある
いは、図３（Ｂ）のように、電位ＶＳＳＭを供給する端子とメモリセルアレイ１０４の間
にのみパワーゲーティングスイッチ１２２ｂを設けてもよい。
図１、図２、図４に示した回路の動作例を、図１２（Ａ）を用いて説明する。
＜ノーマル・バックアップ駆動＞
図１２（Ａ）に示す動作は、例えば、インバータ１０６の出力電位（データ）を容量素子
１１１にコピーする動作であり、バックアップとも言う。まず、バックアップ・リカバリ
ー信号ＢＲＳがハイとなることにより、バックアップ・リカバリー・ドライバ１０３から
、制御線ＣＬに信号が供給され、メモリセルＭＣのトランジスタ１０９、トランジスタ１
１０がオンとなる。この結果、容量素子１１１、容量素子１１２にインバータ１０６、イ
ンバータ１０５の出力電位がコピーされ、バックアップがおこなわれる（図１２（Ａ）中
の期間ＢＫ）。
その後、バックアップ・リカバリー信号ＢＲＳがローとなることにより制御線ＣＬの電位
が低下し、メモリセルＭＣのトランジスタ１０９、トランジスタ１１０がオフとなる。
さらに、パワーゲーティング信号ＰＧ＿Ｍがハイとなることで、パワーゲーティングトラ
ンジスタ１２５がオフとなり、メモリセルアレイ１０４への電源の供給が停止される（図
１２（Ａ）中の期間ＳＤ）。
なお、期間ＢＫと期間ＳＤの間に、トランジスタ１０９、トランジスタ１１０がオフであ
り、また、メモリセルアレイ１０４への電源の供給がおこなわれている状態を保持した期
間ＳＰを設ける。図１２（Ａ）においては、期間ＢＫを３クロック、期間ＳＰを２クロッ
クとしたが、これらの期間は適宜設定できる。
メモリセルアレイ１０４以外の回路への電源の供給も同様に停止することにより、消費電
力を低減できる。例えば、図１２（Ｂ）に示すように、パワーゲーティング信号ＰＧ＿Ｍ
をハイとした後で、パワーゲーティング信号ＰＧ＿Ｐをハイとすることで、パワーゲーテ
ィングトランジスタ１２４、パワーゲーティングトランジスタ１２６がオフとなり、記憶
装置１００のすべての回路の電源供給を停止できる。
なお、図１２（Ｂ）では、パワーゲーティング信号ＰＧ＿Ｍをハイとした１クロック後で
、パワーゲーティング信号ＰＧ＿Ｐをハイとする例を示すが、２クロック後あるいはそれ
より後であってもよいし、パワーゲーティング信号ＰＧ＿Ｍとパワーゲーティング信号Ｐ
Ｇ＿Ｐを同時にハイとしてもよい。
メモリセルアレイ１０４の電源供給が停止される期間は適宜設定できる。例えば、最大で
０．１ミリ秒としてもよいし、１０年としてもよい。電源供給を停止する最大の期間は、
トランジスタ１０９のオフ抵抗と容量素子１１１の容量、あるいは、トランジスタ１１０
のオフ抵抗と容量素子１１２の容量で決定される時定数を考慮するとよい。
記憶装置１００では、その内部にある演算処理装置あるいは記憶装置１００が関与する演
算処理装置等が何らかの動作を必要とするまで電源供給を停止することにより消費電力を
低減できる。なお、電源の供給の停止と再開を高い頻度で繰り返すことは、かえって消費
電力の増加を招くこともある。
＜ノーマル・リカバリー駆動＞
次に、上記の操作で容量素子１１１にコピーされた電位（データ）を、再び、インバータ
１０５とインバータ１０６で構成される回路に戻す動作（リカバリー、とも言う）につい
て図１５（Ａ）を用いて説明する。
最初に、パワーゲーティングトランジスタ１２４、パワーゲーティングトランジスタ１２
６がオフであるのであれば、パワーゲーティング信号ＰＧ＿Ｐをローとすることで、パワ
ーゲーティングトランジスタ１２４、パワーゲーティングトランジスタ１２６をオンとす
る（図１５（Ａ）中の期間ＰＰ＿ＯＮ）。この状態では、パワーゲーティングトランジス
タ１２５がオフである。
その後、制御線ＣＬの電位をハイとすることで、トランジスタ１０９、トランジスタ１１
０をオンとする。この結果、容量素子１１１あるいは容量素子１１２に蓄積されていた電
荷がインバータ１０５あるいはインバータ１０６の入力端子に流入し、インバータ１０５
あるいはインバータ１０６のいずれかの入力端子の電位が他方の電位よりも高くなる（図
１５（Ａ）中の期間ＲＣ）。
さらに、パワーゲーティング信号ＰＧ＿Ｍがローとなることで、パワーゲーティングトラ
ンジスタ１２５がオンとなり、メモリセルアレイ１０４への電源の供給が再開され、イン
バータ１０５とインバータ１０６は、それぞれの入力端子の電位に応じた電位を出力し、
バックアップ前と同じ状態となる（図１５（Ａ）中の期間ＰＭ＿ＯＮ）。
制御線ＣＬの電位をローとすることで、トランジスタ１０９、トランジスタ１１０をオフ
とする。以後は、通常の動作となる。以上の例では、期間ＰＰ＿ＯＮを２クロック、期間
ＲＣを３クロック、期間ＰＭ＿ＯＮを２クロックとしたが、これらの期間は適宜設定でき
る。
以上は、パワーゲーティングスイッチ１２２（あるいはパワーゲーティングトランジスタ
１２５）が一つの場合の動作を示したが、例えば、メモリセルアレイ１０４が複数のサブ
アレイに分かれていて、それぞれにパワーゲーティングスイッチが設けられ、それぞれの
パワーゲーティングスイッチが独立に制御されている場合がある。その場合には、それぞ
れのサブアレイに、やはり、独立に制御できる制御線を設けて、サブアレイのバックアッ
プやリカバリーを制御してもよい。
例えば、図５（Ａ）に示すように、メモリセルアレイ１０４の１つあるいは複数のライン
ごとにサブアレイ１乃至サブアレイ８が設けられている場合、サブアレイごとにパワーゲ
ーティングスイッチ１２２（１）、パワーゲーティングスイッチ１２２（２）、・・、パ
ワーゲーティングスイッチ１２２（８）を有する。
なお、パワーゲーティングスイッチ１２２（１）乃至パワーゲーティングスイッチ１２２
（８）は、それぞれ、パワーゲーティング信号ＰＧ＿Ｍ（１）乃至パワーゲーティング信
号ＰＧ＿Ｍ（８）で制御される。ここでは、パワーゲーティングスイッチ１２２（１）乃
至パワーゲーティングスイッチ１２２（８）はｐ型トランジスタとする。
一方、サブアレイごとに独立して、メモリセルＭＣのバックアップ、リカバリーを制御す
るための制御線ＣＬ（１）乃至制御線ＣＬ（８）が設けられる。制御線ＣＬ（１）乃至制
御線ＣＬ（８）は、バックアップ・リカバリー・ドライバ１０３ａにより、独立した信号
がそれぞれに供給される。
なお、サブアレイの構成は、図５（Ｂ）に示すように、１つのラインに属するメモリセル
が複数のサブアレイ（例えば、サブアレイ１とサブアレイ２）に属する構成でもよい。
例えば、１ラインごとに制御線ＣＬが設けられる例を図７（Ａ）に示す。記憶装置１００
ａでは、パワーゲーティングスイッチも１ラインごとに設けられているものとするが、図
では省略されている。メモリセルアレイ１０４ａは、図１（Ａ）に示すメモリセルアレイ
１０４とは異なり、各メモリセルＭＣは、制御線ＣＬ（１）、制御線ＣＬ（２）、制御線
ＣＬ（３）、・・のいずれかと接続する。例えば、図７（Ｂ）に示すように、メモリセル
ＭＣ（３，２）は、制御線ＣＬ（３）と接続する以外は、図１（Ｂ）に示す構成と同じで
ある。
例えば、複数ラインごとに制御線ＣＬが設けられる例を図８に示す。図８に示す記憶装置
１００ｂはメモリセルアレイ１０４ｂを有し、メモリセルアレイ１０４ｂでは、第１ライ
ンのメモリセル（メモリセルＭＣ（１，１）、メモリセルＭＣ（１，２）、・・、メモリ
セルＭＣ（１，ｎ））、第２ラインのメモリセル（メモリセルＭＣ（２，１）、メモリセ
ルＭＣ（２，２）、・・、メモリセルＭＣ（２，ｎ））、第３ラインのメモリセル（メモ
リセルＭＣ（３，１）、メモリセルＭＣ（３，２）、・・、メモリセルＭＣ（３，ｎ））
で１つのサブアレイが構成され、同様に、第４ラインのメモリセル（メモリセルＭＣ（４
，１）、メモリセルＭＣ（４，２）、・・、メモリセルＭＣ（４，ｎ））、第５ラインの
メモリセル（メモリセルＭＣ（５，１）、メモリセルＭＣ（５，２）、・・、メモリセル
ＭＣ（５，ｎ））、第６ラインのメモリセル（メモリセルＭＣ（６，１）、メモリセルＭ
Ｃ（６，２）、・・、メモリセルＭＣ（６，ｎ））で１つのサブアレイが構成されている
。
また、制御線ＣＬも３ラインごとに独立して制御される構成となっている。すなわち、第
１ライン乃至第３ラインのメモリセルＭＣは、制御線ＣＬ（１）に、第４ライン乃至第６
ラインのメモリセルＭＣは、制御線ＣＬ（２）に接続する。なお、パワーゲーティングス
イッチも３ラインごとに設けられているものとするが、図では省略されている。
なお、集積度を高めるために、１つの制御線ＣＬが隣接する２つのラインのメモリセルＭ
Ｃによって共有されてもよい。例えば、図９に示すように、第１ラインと第２ラインの間
に制御線ＣＬ（１）が設けられてもよい。このような構成を用いた記憶装置１００ｃでは
、メモリセルアレイ１０４ｃは、図１０のような構成となる。
なお、複数の制御線ＣＬの出力を制御できるバックアップ・リカバリー・ドライバ１０３
ａの配置例は、以上に限られず、例えば、図１１（Ａ）に示す記憶装置１００ｄのように
ワード線ドライバ１０２内部に設けられていてもよいし、図１１（Ｂ）に示す記憶装置１
００ｅのようにワード線ドライバ１０２の外側に設けられていてもよいし、あるいは、図
示しないが、ワード線ドライバとメモリセルアレイの間に設けられていてもよいし、メモ
リセルアレイ内部に設けられていてもよい。
また、以上の例では、制御線ＣＬはワード線ＷＬと平行に設けられているが、ビット線Ｂ
Ｌａと平行に設けられてもよい。その場合、バックアップ・リカバリー・ドライバは、間
にメモリセルアレイを挟んで、ビット線ドライバと向き合うように配置されてもよいし、
ビット線ドライバの内部に設けられていてもよいし、ビット線ドライバの外側に設けられ
ていてもよいし、ビット線ドライバとメモリセルアレイの間に設けられていてもよいし、
メモリセルアレイ内部に設けられていてもよい。
このように、メモリセルアレイが複数のサブアレイによって構成され、個々のサブアレイ
の電源が独立して制御される場合のバックアップやリカバリーの例について説明する。
＜ノーマル・マルチ・バックアップ駆動＞
図１２（Ｃ）はバックアップの場合の動作例である。ここでは、サブアレイ１とサブアレ
イ２についてのみ説明するが、他のサブアレイでも同様である。図１２（Ｃ）では、サブ
アレイ１およびサブアレイ２の状態も、個々に示されている。
サブアレイ１は、図５（Ａ）あるいは図５（Ｂ）に示すように、パワーゲーティングスイ
ッチ１２２（１）によって、電源の制御がおこなわれ、また、制御線ＣＬ（１）によって
、バックアップやリカバリーが制御される。サブアレイ２も同様である。制御線ＣＬ（１
）と制御線ＣＬ（２）は、バックアップ・リカバリー・ドライバ１０３ａから信号が供給
される。
最初に、制御線ＣＬ（１）の電位をハイとすることで、サブアレイ１のメモリセルＭＣ内
のトランジスタ１０９、トランジスタ１１０をオンとし、サブアレイ１のメモリセルＭＣ
のバックアップをおこなう。そして、制御線ＣＬ（１）の電位をローとした２クロック後
に、パワーゲーティング信号ＰＧ＿Ｍ（１）をハイとすることで、パワーゲーティングス
イッチ１２２（１）をオフとする。以上の過程は、図１２（Ａ）と同じである。この結果
、サブアレイ１の電源の供給が遮断される。
次に、制御線ＣＬ（２）の電位をハイとすることで、サブアレイ２のメモリセルＭＣ内の
トランジスタ１０９、トランジスタ１１０をオンとし、サブアレイ２のメモリセルＭＣの
バックアップをおこなう。そして、制御線ＣＬ（２）の電位をローとした２クロック後に
、パワーゲーティング信号ＰＧ＿Ｍ（２）をハイとすることで、パワーゲーティングスイ
ッチ１２２（２）をオフとする。
以下、同様にサブアレイ３乃至サブアレイ８についてもバックアップをおこなうことがで
きる。この例では、期間ＢＫは３クロック、期間ＳＰは２クロックであるが、図１２（Ａ
）の場合と同様に適宜設定できる。すべてのサブアレイについてバックアップが完了する
と、パワーゲーティングスイッチ１２１あるいはパワーゲーティングスイッチ１２３をオ
フとしてもよい。
＜ノーマル・マルチ・リカバリー駆動＞
次に、リカバリーの例を図１５（Ｂ）に示す。図１５（Ｂ）では、サブアレイ１およびサ
ブアレイ２の状態も、個々に示されている。最初に、パワーゲーティングスイッチ１２１
あるいはパワーゲーティングスイッチ１２３がオフであれば、パワーゲーティング信号Ｐ
Ｇ＿Ｐをローとすることで、パワーゲーティングスイッチ１２１あるいはパワーゲーティ
ングスイッチ１２３をオンとする。
そして、制御線ＣＬ（１）の電位をハイとして、リカバリーを開始する。制御線ＣＬ（１
）の電位をハイとしてから３クロック後に、パワーゲーティング信号ＰＧ＿Ｍ（１）をロ
ーとして、パワーゲーティングスイッチ１２２（１）をオンとする。その２クロック後に
制御線ＣＬ（１）の電位をローとする。以上で、サブアレイ１のメモリセルＭＣのリカバ
リーが完了する。
その２クロック後に、制御線ＣＬ（２）の電位をハイとして、リカバリーを開始する。制
御線ＣＬ（２）の電位をハイとしてから３クロック後に、パワーゲーティング信号ＰＧ＿
Ｍ（２）をローとして、パワーゲーティングスイッチ１２２（２）をオンとする。その２
クロック後に制御線ＣＬ（２）の電位をローとする。以上で、サブアレイ２のメモリセル
ＭＣのリカバリーが完了する。
以下、同様にサブアレイ３乃至サブアレイ８についてもリカバリーをおこなうことができ
る。この例では、期間ＲＣは３クロック、期間ＰＭ＿ＯＮは２クロックであるが、図１５
（Ａ）の場合と同様に適宜設定できる。
このように、サブアレイごとにバックアップやリカバリーをおこなうことで、図１２（Ａ
）のようにメモリセルアレイ１０４内のすべてのメモリセルＭＣで同時にバックアップや
リカバリーをおこなう場合に比較して、電力消費を分散できる。バックアップの過程にお
ける電力消費には、容量素子１１１や容量素子１１２への電荷の注入に伴うものと、制御
線ＣＬの電位の変動に伴うものがある。容量素子１１１や容量素子１１２は、記憶装置１
００のメモリセル数に応じて増加する。また、リカバリーの過程における電力消費には制
御線ＣＬの電位の変動に伴うものが含まれる。
例えば、記憶装置１００が１０Ｍｂｉｔｓで、容量素子１１１や容量素子１１２の容量が
１ｆＦであるとき、すべてのメモリセルＭＣの容量素子１１１や容量素子１１２の電極間
電位を１Ｖ変動させる必要があるとすると、２×１０−８Ｃの電荷を移動させる必要があ
る。例えば、トランジスタ１０９、トランジスタ１１０のオン抵抗が１０＋６Ωであれば
、１ナノ秒程度の間にこれだけの電荷が記憶装置１００と外部の間を移動するので、瞬間
的に２０Ａの電流が流れることとなる。
現実には、すべてのメモリセルＭＣがバックアップの際に書き換えられること（すべての
メモリセルのデータがバックアップ前後で異なること）はなく、多くのメモリセルでは、
すでに保持されている電位と同じであるので、電荷の移動が要求されるメモリセルは全体
の数分の１以下である。また、制御線ＣＬの電位の立ち上がりが鈍いため、電荷の移動は
より長時間にわたって続く。それでも、瞬間的に１Ａ程度の電流が必要となることがある
。
また、制御線ＣＬも全体としては大きな容量を有するので、その電位を上昇させたり下降
させたりするには、多量の電荷を移動させる必要があり、その時間が短ければ瞬間的に大
きな電流が流れることとなる。
このような大電流は演算処理装置の電源に大きな負担をかけるため、電圧の降下等をもた
らすことがある。このことはバックアップの失敗の要因ともなりえる。また、配線に過大
な電流が流れることによる変形や破断等の要因ともなる。
したがって、バックアップをメモリセルアレイ１０４全体でおこなうのではなく、いくつ
かの領域（サブアレイ等）に分割しておこなうことは、瞬間的な大電流を避けるうえで効
果的である。
なお、特に大きな電流が流れる可能性があるのは期間ＢＫの特に初期であり、他の期間は
あまり問題とならない。そのことに着目した他の例を図１３（Ａ）に示す。
＜パイプライン・バックアップ駆動＞
図１３（Ａ）に示す例では、サブアレイ１のバックアップが終了したら、続いて、サブア
レイ２のバックアップをおこなうというように、サブアレイ１のシャットダウンの前に、
他のサブアレイに対してバックアップをおこなう例である。
ここでは、それぞれのサブアレイでの期間ＢＫ、期間ＳＰを３クロックとし、サブアレイ
１の期間ＢＫの終了とほぼ同時にサブアレイ２の期間ＢＫが開始し、サブアレイ２の期間
ＢＫの終了とほぼ同時にサブアレイ３の期間ＢＫが開始する。同様に、サブアレイ１の期
間ＳＰの終了（すなわち、期間ＳＤの開始）とほぼ同時にサブアレイ２の期間ＳＰが開始
し、サブアレイ２の期間ＳＰの終了（すなわち、期間ＳＤの開始）とほぼ同時にサブアレ
イ３の期間ＳＰが開始する。その他のサブアレイについても同様にバックアップ等の処理
がなされる。
例えば、サブアレイ１のバックアップ開始からサブアレイ２のシャットダウンまでには、
９クロック程度で完了する。これは、図１２（Ｃ）で示す方法（１３クロック程度）より
も短い。
なお、図１３（Ａ）では、期間ＢＫと期間ＳＰをともに３クロックとしたが、必ずしも同
じクロック数である必要はなく、それぞれの期間を適宜設定してもよい。また、図１３（
Ａ）では、サブアレイ１の期間ＢＫの終了とほぼ同時にサブアレイ２の期間ＢＫが開始す
るような設定としたが、必ずしも、サブアレイ２の期間ＢＫの開始が、サブアレイ１の期
間ＢＫの終了を待つ必要はなく、サブアレイ１の期間ＢＫの途中でサブアレイ２の期間Ｂ
Ｋが始まってもよい。
＜スーパーパイプライン・バックアップ駆動＞
図１３（Ｂ）に示す例では、図１２（Ａ）乃至図１２（Ｃ）の場合と同様に、各サブアレ
イにおける期間ＢＫを３クロック、期間ＳＰを２クロックとしている。また、図１３（Ｂ
）に示す例では、サブアレイ１の期間ＢＫの開始から１クロック後にサブアレイ２の期間
ＢＫが開始するような設定である。上述の通り、大きな電流が流れる期間は、期間ＢＫの
初期であるので、それらが重ならないようであればよい。
この例では、サブアレイ１のバックアップ開始からサブアレイ２のシャットダウンまでは
、６クロック程度で完了する。
＜スーパーパイプライン・リカバリー駆動＞
次にリカバリーの例について図１６（Ａ）を用いて説明する。ここでは、制御線ＣＬ（１
）の電位をハイとして、サブアレイ１のリカバリーを開始してから１クロック後に制御線
ＣＬ（２）の電位をハイとして、サブアレイ２のリカバリーを開始する。なお、図１５（
Ａ）の場合と同様に、期間ＲＣは３クロック、期間ＰＭ＿ＯＮは２クロックとするが、期
間ＲＣと期間ＰＭ＿ＯＮを同じクロック数としてもよい。
この例では、サブアレイ１のリカバリー開始からサブアレイ２が通常動作するまでには、
６クロック程度で完了する。これは、図１５（Ｂ）で示す方法（１２クロック程度）より
も短い。
独立して制御できる制御線ＣＬが多いほど、バックアップやリカバリーの際の電流消費が
より分散される。したがって、図５（Ａ）あるいは図５（Ｂ）の例では、１つのサブアレ
イが１つの制御線ＣＬを有する構造であるが、例えば、図６（Ａ）あるいは図６（Ｂ）の
ように、１つのサブアレイに複数の制御線ＣＬを有する構造としてもよい。
図６（Ａ）あるいは図６（Ｂ）に示される構造では、サブアレイ１への電源供給はパワー
ゲーティングスイッチ１２２（１）で制御され、また、バックアップやリカバリーは制御
線ＣＬ（１）と制御線ＣＬ（２）で制御される。同様に、サブアレイ２への電源供給はパ
ワーゲーティングスイッチ１２２（２）で制御され、また、バックアップやリカバリーは
制御線ＣＬ（３）と制御線ＣＬ（４）で制御され、サブアレイ３への電源供給はパワーゲ
ーティングスイッチ１２２（３）で、また、バックアップやリカバリーは制御線ＣＬ（５
）と制御線ＣＬ（６）で制御され、サブアレイ４への電源供給はパワーゲーティングスイ
ッチ１２２（４）で、また、バックアップやリカバリーは制御線ＣＬ（７）と制御線ＣＬ
（８）で制御される。
具体的には、サブアレイ１はさらにサブアレイ１ａ、サブアレイ１ｂの２つの領域に分割
される。なお、サブアレイ１ａ、サブアレイ１ｂへの電源供給は、パワーゲーティングス
イッチ１２２（１）によって制御される。サブアレイ１ａでは、制御線ＣＬ（１）によっ
て、バックアップやリカバリーが制御され、サブアレイ１ｂでは、制御線ＣＬ（２）によ
って、バックアップやリカバリーが制御される。サブアレイ２でも同様に、サブアレイ２
ａ、サブアレイ２ｂの２つの領域に分割され、サブアレイ２ａ、サブアレイ２ｂへの電源
供給は、パワーゲーティングスイッチ１２２（２）によって制御され、サブアレイ２ａで
は、制御線ＣＬ（３）によって、バックアップやリカバリーが制御され、サブアレイ２ｂ
では、制御線ＣＬ（４）によって、バックアップやリカバリーが制御される。
図６（Ａ）に示される記憶装置のバックアップの例を図１４（Ａ）に示す。この例では、
制御線ＣＬ（１）の電位がハイとなった１クロック後に制御線ＣＬ（２）の電位をハイと
する。制御線ＣＬ（２）の電位がハイとなった１クロック後に制御線ＣＬ（３）の電位を
ハイとする。制御線ＣＬ（３）の電位がハイとなった１クロック後に制御線ＣＬ（４）の
電位をハイとする。
そして、制御線ＣＬ（１）の電位がハイとなった３クロック後に、制御線ＣＬ（１）の電
位をローとする。制御線ＣＬ（１）の電位がローとなった１クロック後に制御線ＣＬ（２
）の電位をローとする。制御線ＣＬ（２）の電位がローとなった１クロック後に制御線Ｃ
Ｌ（３）の電位をローとする。制御線ＣＬ（３）の電位がローとなった１クロック後に制
御線ＣＬ（４）の電位をローとする。
さらに、制御線ＣＬ（１）の電位がローとなった３クロック後（すなわち、制御線ＣＬ（
２）の電位がローとなった２クロック後）に、パワーゲーティング信号ＰＧ＿Ｍ（１）を
ハイとして、パワーゲーティングスイッチ１２２（１）をオフとする。制御線ＣＬ（３）
の電位がローとなった３クロック後（すなわち、制御線ＣＬ（４）の電位がローとなった
２クロック後）に、パワーゲーティング信号ＰＧ＿Ｍ（２）をハイとして、パワーゲーテ
ィングスイッチ１２２（２）をオフとする。
したがって、サブアレイ１ａ、サブアレイ１ｂ、サブアレイ２ａ、サブアレイ２ｂのいず
れにおいても、期間ＢＫは３クロックであるが、期間ＳＰは３クロックもしくは２クロッ
クである。すなわち、期間ＳＰは、サブアレイ１ａ、サブアレイ２ａでは、３クロックで
あるが、サブアレイ１ｂ、サブアレイ２ｂでは、２クロックである。
なお、例えば、制御線ＣＬ（１）の電位がローとなった後、制御線ＣＬ（２）の電位がロ
ーとなるまでの１クロックの期間は、必ずしも、サブアレイ１ａのトランジスタ１０９や
トランジスタ１１０がオフである必要はなく、したがって、この期間の制御線ＣＬ（１）
の電位がローである必要はない。例えば、図１４（Ｂ）に示すように、制御線ＣＬ（１）
の電位と制御線ＣＬ（２）の電位がほぼ同時にローとなるような動作でもよい。この場合
は、サブアレイ１ａ、サブアレイ１ｂにおいて、期間ＳＰはともに２クロックであるが、
期間ＢＫは、サブアレイ１ａでは４クロック、サブアレイ１ｂでは３クロックである。な
お、サブアレイ１ａのバックアップが開始されてから、サブアレイ１ｂがシャットダウン
されるまでの時間は、図１４（Ａ）と同じである。
次に、図６（Ａ）に示される記憶装置のリカバリーの例を図１６（Ｂ）に示す。この例で
は、制御線ＣＬ（１）の電位がハイとなった１クロック後に制御線ＣＬ（２）の電位をハ
イとする。制御線ＣＬ（２）の電位がハイとなった１クロック後に制御線ＣＬ（３）の電
位をハイとする。制御線ＣＬ（３）の電位がハイとなった１クロック後に制御線ＣＬ（４
）の電位をハイとする。
そして、制御線ＣＬ（１）の電位がハイとなった４クロック後に、パワーゲーティング信
号ＰＧ＿Ｍ（１）の電位をローとする。制御線ＣＬ（３）の電位がハイとなった４クロッ
ク後に、パワーゲーティング信号ＰＧ＿Ｍ（２）の電位をローとする。
さらに、制御線ＣＬ（１）の電位がハイとなった５クロック後に制御線ＣＬ（１）の電位
をローとする。制御線ＣＬ（１）の電位がローとなった１クロック後に制御線ＣＬ（２）
の電位をローとする。制御線ＣＬ（２）の電位がローとなった１クロック後に制御線ＣＬ
（３）の電位をローとする。制御線ＣＬ（３）の電位がローとなった１クロック後に制御
線ＣＬ（４）の電位をローとする。
したがって、期間ＲＣは、サブアレイ１ａ、サブアレイ２ａにおいて４クロックであるが
、サブアレイ１ｂ、サブアレイ２ｂにおいては３クロックであり、期間ＰＭ＿ＯＮは、サ
ブアレイ１ａ、サブアレイ２ａにおいて１クロックであるが、サブアレイ１ｂ、サブアレ
イ２ｂにおいては２クロックである。
なお、図１４（Ｂ）の場合と同様に、例えば、制御線ＣＬ（１）の電位がローとなった後
、制御線ＣＬ（２）の電位がローとなるまでの１クロックの期間は、必ずしも、サブアレ
イ１ａのトランジスタ１０９やトランジスタ１１０がオフである必要はなく、したがって
、この期間の制御線ＣＬ（１）の電位がローである必要はない。
例えば、図１７に示すように、制御線ＣＬ（１）の電位と制御線ＣＬ（２）の電位がほぼ
同時にローとなるような動作でもよい。この場合は、サブアレイ１ａ、サブアレイ１ｂに
おいて、期間ＰＭ＿ＯＮはともに２クロックであるが、期間ＲＣは、サブアレイ１ａでは
４クロック、サブアレイ１ｂでは３クロックである。なお、サブアレイ１ａのリカバリー
が開始されてから、サブアレイ１ｂが通常動作するまでの時間は、図１６（Ｂ）の場合と
同じである。
以上は、１つのメモリセルアレイを有する記憶装置におけるバックアップとリカバリーに
関する説明であるが、演算処理装置は、複数のメモリセルアレイを有することがある。そ
の場合のバックアップとリカバリーに関して説明する。
図１８に示す記憶装置１００ｆは、４つのメモリセルアレイ（メモリセルアレイ１０４Ａ
乃至メモリセルアレイ１０４Ｄ）と、それらに付随するビット線ドライバ１０１Ａ乃至ビ
ット線ドライバ１０１Ｄ、ワード線ドライバ１０２Ａ乃至ワード線ドライバ１０２Ｄ、バ
ックアップ・リカバリー・ドライバ１０３Ａ乃至バックアップ・リカバリー・ドライバ１
０３Ｄ等を有する。なお、メモリセルアレイの数は４に限られず、２以上であればよい。
これらには、上記に説明したビット線ドライバ１０１、ワード線ドライバ１０２、バック
アップ・リカバリー・ドライバ１０３、メモリセルアレイ１０４あるいはそれらを変形し
たものを適用できる。その他にも、メモリセルアレイの動作に必要な回路、それに付随す
る回路の動作に必要な回路等もあるが、それらは図示されていない。それらについては、
図２（Ａ）を参照できる。
４つのメモリセルアレイとそれらに付随する回路には、パワーゲーティングスイッチ１２
１Ａ乃至パワーゲーティングスイッチ１２１Ｄ、パワーゲーティングスイッチ１２２Ａ乃
至パワーゲーティングスイッチ１２２Ｄ、パワーゲーティングスイッチ１２３Ａ乃至パワ
ーゲーティングスイッチ１２３Ｄが設けられており、例えば、パワーゲーティングスイッ
チ１２１Ａ乃至パワーゲーティングスイッチ１２１Ｄは、それぞれ、ビット線ドライバ１
０１Ａ乃至ビット線ドライバ１０１Ｄ、ワード線ドライバ１０２Ａ乃至ワード線ドライバ
１０２Ｄの電源供給を制御でき、パワーゲーティングスイッチ１２２Ａ乃至パワーゲーテ
ィングスイッチ１２２Ｄは、メモリセルアレイ１０４Ａ乃至メモリセルアレイ１０４Ｄの
電源供給を制御でき、パワーゲーティングスイッチ１２３Ａ乃至パワーゲーティングスイ
ッチ１２３Ｄは、バックアップ・リカバリー・ドライバ１０３Ａ乃至バックアップ・リカ
バリー・ドライバ１０３Ｄの電源供給を制御できる。
なお、記憶装置１００ｆには、電位ＶＤＤＨ、電位ＶＤＤＤ、電位ＶＤＤＭ、電位ＶＤＤ
Ｍより低い電位ＶＳＳＳ、電位ＶＳＳＭも供給されるものとするが、一部は図１８には示
されていない。記憶装置１００ｆに供給される電位は図２（Ｂ）を参照すればよい。
記憶装置１００ｆのバックアップおよびリカバリーの操作の例について説明する。記憶装
置１００ｆは複数のメモリセルアレイ（メモリセルアレイ１０４Ａ乃至メモリセルアレイ
１０４Ｄ）を有するが、これらは、図５あるいは図６に関して説明したサブアレイに相当
するので、図５あるいは図６に示された記憶装置と同様に駆動することができる。
ここでは、メモリセルアレイ１０４Ａ乃至メモリセルアレイ１０４Ｄは、図１（Ａ）に示
されるように接続されているものとする。したがって、例えば、図１８のメモリセルアレ
イ１０４Ａ乃至メモリセルアレイ１０４Ｄが図５のサブアレイ１乃至サブアレイ４に対応
し、パワーゲーティングスイッチ１２２Ａ乃至パワーゲーティングスイッチ１２２Ｄが、
図５のパワーゲーティングスイッチ１２２（１）乃至パワーゲーティングスイッチ１２２
（４）に対応すると考えればよい。
図５に示される回路では、パワーゲーティングスイッチ１２１Ａ乃至パワーゲーティング
スイッチ１２１Ｄ、および、パワーゲーティングスイッチ１２３Ａ乃至パワーゲーティン
グスイッチ１２３Ｄに相当する部分が記載されていないので、そのことに注意する必要が
ある。
図１９はバックアップの動作例を示す。図１９において、ＣＬ＿Ａはメモリセルアレイ１
０４Ａの制御線の信号電位を、ＰＧ＿Ｍ＿Ａは、パワーゲーティングスイッチ１２２Ａを
制御する信号電位を、ＰＧ＿Ｐ＿Ａは、パワーゲーティングスイッチ１２１Ａおよびパワ
ーゲーティングスイッチ１２３Ａを制御する信号電位を意味する。ＣＬ＿Ｂ乃至ＣＬ＿Ｄ
、ＰＧ＿Ｍ＿Ｂ乃至ＰＧ＿Ｍ＿Ｄ、ＰＧ＿Ｐ＿Ｂ乃至ＰＧ＿Ｐ＿Ｄも同様である。
図１９では、例えば、パワーゲーティング信号ＰＧ＿Ｍ＿Ａをハイとして、１クロック後
にパワーゲーティング信号ＰＧ＿Ｐ＿Ａをハイとしているが、図１２（Ｂ）に関して説明
したように同時にハイとしてもよいし、２クロック以上後でハイとしてもよい。また、パ
ワーゲーティング信号ＰＧ＿Ｍ＿Ｄがハイとなった後、パワーゲーティング信号ＰＧ＿Ｐ
＿Ａ乃至パワーゲーティング信号ＰＧ＿Ｐ＿Ｄを同時にハイとしてもよい。
また、パワーゲーティング信号ＰＧ＿Ｍ＿Ａをハイとして、１クロック後にパワーゲーテ
ィング信号ＰＧ＿Ｍ＿Ｂをハイとしているが、図１３（Ｂ）に関して説明したように、２
クロック以上後でハイとしてもよい。
図２０はリカバリーの動作例を示す。図２０では、パワーゲーティング信号ＰＧ＿Ｐ＿Ａ
をローとした１クロック後で、パワーゲーティング信号ＰＧ＿Ｐ＿Ｂをローとするように
、１クロックずつ遅らせているが、２クロック以上遅らせてもよい。あるいは、パワーゲ
ーティング信号ＰＧ＿Ｐ＿Ａ乃至パワーゲーティング信号ＰＧ＿Ｐ＿Ｄを同時にローとし
てもよい。
パワーゲーティング信号ＰＧ＿Ｐ＿Ａ乃至パワーゲーティング信号ＰＧ＿Ｐ＿Ｄを除くと
、図１６に関して説明したこととほとんど同じであるので説明は省略する。
（実施の形態２）
本実施の形態では、実施の形態１で説明した記憶装置１００（あるいは記憶装置１００ａ
乃至記憶装置１００ｅ）を、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）と
単結晶シリコンを用いたトランジスタ（Ｓｉトランジスタ）を含む半導体装置で作製する
場合の具体的なデバイス構造について説明する。
＜デバイス構造＞
図２１（Ａ）は、ＯＳトランジスタとＳｉトランジスタを含む半導体装置のデバイス構造
の一例を示す断面図である。図２１（Ａ）には、このような半導体装置として記憶装置１
００を示している。なお、図２１（Ａ）は、記憶装置１００を特定の面で切った断面図で
はなく、記憶装置１００の積層構造を説明するための図面である。図２１（Ａ）には、代
表的に、記憶装置１００のメモリセルアレイ１０４（あるいはメモリセルＭＣ）を構成す
るインバータ１０６、トランジスタ１０９、容量素子１１１を示している。トランジスタ
２０２及びトランジスタ２０３は、インバータ１０６を構成するＳｉトランジスタである
。トランジスタ２０２はｐチャネル型であり、トランジスタ２０３はｎチャネル型である
インバータ１０６上に、トランジスタ１０９および容量素子１１１が積層されている。
半導体基板を用いて記憶装置１００が作製される。半導体基板として、バルク状の単結晶
シリコンウェハ２０１が用いられている。なお、記憶装置１００の基板は、バルク状の単
結晶シリコンウェハに限定されるものではなく、様々な半導体基板を用いることができる
。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
トランジスタ２０２、トランジスタ２０３は、単結晶シリコンウェハ２０１に、ＣＭＯＳ
プロセスを用いて作製することができる。絶縁層２１０は、これらトランジスタを電気的
に分離するための絶縁物である。トランジスタ２０２、トランジスタ２０３を覆って、絶
縁層２１１が形成されている。絶縁層２１１上には、導電体２３１乃至導電体２３３が形
成されている。絶縁層２１１に設けられた開口に、導電体２２１乃至導電体２２４が形成
されている。導電体２２１乃至導電体２２４、導電体２３１乃至導電体２３３により、図
示のようにトランジスタ２０２のドレインとトランジスタ２０３のドレインを接続してイ
ンバータ１０６を構成している。
トランジスタ２０２、トランジスタ２０３上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎ
ｄ ｏｆ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶
縁層２１２乃至絶縁層２１４および導電体２４１乃至導電体２４５、導電体２５１乃至導
電体２５６、導電体２６１乃至導電体２６５により３層の配線層が形成されている。
この配線層を覆って絶縁層２７６が形成される。絶縁層２７６上に、トランジスタ１０９
および容量素子１１１が形成されている。
トランジスタ１０９は、酸化物半導体層２７１、導電体２８１、導電体２８２、導電体２
９１を有する。酸化物半導体層２７１にチャネル形成領域が存在する。導電体２９１はゲ
ート電極を構成し、導電体２８１、２８２は、それぞれ、ソース電極、ドレイン電極を構
成する。導電体２８２は、導電体２５１乃至導電体２５６により、インバータ１０６に接
続されている。
なお、導電体２８２は、図示されていないインバータ１０５の入力端子（すなわち、イン
バータ１０５を構成するトランジスタのゲート電極）にも接続する。
容量素子１１１は、ＭＩＭ型の容量素子であり、電極として導電体２８１および導電体２
９２を有し、誘電体（絶縁膜）として、絶縁層２７７を有する。絶縁層２７７は、トラン
ジスタ１０９のゲート絶縁層を構成する絶縁物でもある。
トランジスタ１０９および容量素子１１１を覆って、絶縁層２７８が形成されている。絶
縁層２７８上には、導電体２９６、導電体２９７が形成されている。導電体２９６、導電
体２９７は、それぞれ、トランジスタ１０９、容量素子１１１に接続されており、これら
の素子を配線層に設けられた配線に接続するため電極（配線）として設けられている。例
えば図示のように、導電体２９６は、導電体２６２乃至導電体２６５、導電体２８４によ
り、導電体２６１に接続されている。導電体２９７は、導電体２４２乃至導電体２４５、
導電体２８３により、導電体２４１に接続されている。
半導体装置を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導電膜等
）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積
（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成すること
ができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法が
用いられる。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子
層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。
記憶装置１００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することが
できる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニ
ウムおよび酸化タンタル等でなる膜があげられる。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
記憶装置１００の導電体は、単層の導電膜で、または２層以上の導電膜で形成することが
できる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタ
ル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、
マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。
また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた
多結晶シリコン膜等を用いることができる。
＜トランジスタの他の構成例＞
半導体装置を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図２１（Ａ）に
限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。
また、ＯＳトランジスタを図２１（Ｂ）に示すような構造とすることができる。図２１（
Ｂ）の例では、トランジスタ１０９には、さらに酸化物半導体層２７３が設けられている
。図２１（Ｂ）のトランジスタ１０９も、酸化物半導体層２７１にチャネルが形成される
。
図２１（Ｂ）のトランジスタ１０９を作製するには、導電体２８１、導電体２８２を形成
した後、酸化物半導体層２７３を構成する酸化物半導体膜、絶縁層２７７を構成する絶縁
膜、および導電体２９１を構成する導電膜を積層する。そして、この導電膜をエッチング
するためのレジストマスクを用いて、この積層膜をエッチングすることで、酸化物半導体
層２７３、導電体２９１が形成される。この場合、容量素子１１１においては、絶縁層２
７７は、導電体２９２に覆われていない領域が除去されている。
例えば、図２１（Ａ）のトランジスタ１０９において、酸化物半導体層２７１を構成元素
の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系
酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層と
も、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。
例えば、酸化物半導体層２７１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、
一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸
化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：
６：４、または１：９：６の酸化物膜で形成することができる。
また、図２１（Ｂ）において、酸化物半導体層２７１を２層構造とし、酸化物半導体層２
７３を単層構造とし、３層の酸化物半導体膜からトランジスタ１０９を形成してもよい。
この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成して
もよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で酸化物半導体層２７１および酸化物半導体層２７
３を形成する場合、酸化物半導体層２７１の下層と酸化物半導体層２７３は、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：
６の酸化物膜で形成し、酸化物半導体層２７１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝
１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。
図２２に、ＳｉトランジスタおよびＯＳトランジスタの他の構成例を示す。
図２２は、Ｓｉトランジスタ、ＯＳトランジスタの構成の一例を示す断面図である。図２
２において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）にお
けるＳｉトランジスタであるトランジスタ２０２及びＯＳトランジスタであるトランジス
タ１０９の断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネル長方向に直角な方向
）における同断面図を示す。ただし、レイアウトにおいてトランジスタ２０２のチャネル
長方向とトランジスタ１０９のチャネル長方向とが、必ずしも一致していなくともよい。
図２２は、断面構造を説明するための図である。また、図２２では、酸化物半導体膜にチ
ャネル形成領域を有するＯＳトランジスタであるトランジスタ１０９が、単結晶のシリコ
ンのチャネル形成領域を有するトランジスタ２０２上に形成されている場合を例示してい
る。図２２では、単結晶シリコン基板を基板３００として用いる場合を例示している。な
お、基板３００に、複数の導電型の異なる層もしくはウェルが積層する構造が設けられて
もよい。
また、トランジスタ２０２は、素子分離法により、他の半導体素子と電気的に分離されて
いる。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２２では、トレンチ分離法を用いてト
ランジスタ２０２を電気的に分離する場合を例示している。エッチング等により基板３０
０に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物
をエッチング等により部分的に除去することで形成される素子分離領域３０１により、ト
ランジスタ２０２を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板３００の凸部には、トランジスタ２０２の不純
物領域３０２及び不純物領域３０３と、不純物領域３０２及び不純物領域３０３に挟まれ
たチャネル形成領域３０４とが存在する。さらに、トランジスタ２０２は、チャネル形成
領域３０４を覆う絶縁層３０５と、絶縁層３０５を間に挟んでチャネル形成領域３０４と
重なるゲート電極３０６とを有する。
トランジスタ２０２では、チャネル形成領域３０４における凸部の側部及び上部と、ゲー
ト電極３０６とが絶縁層３０５を間に挟んで重なることで、チャネル形成領域３０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２０２の
基板上における専有面積を小さく抑えつつ、トランジスタ２０２におけるキャリアの移動
量を増加させることができる。その結果、トランジスタ２０２は、オン電流が大きくなる
。特に、チャネル形成領域３０４における凸部のチャネル幅方向の長さ（チャネル幅）を
Ｗ、チャネル形成領域３０４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚
さＴの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため
、トランジスタ２０２のオン電流をより大きくすることができ、電界効果移動度もより高
められる。
なお、バルクの半導体基板を用いたトランジスタ２０２の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。
トランジスタ２０２上には、絶縁層３１１が設けられている。絶縁層３１１には開口部が
形成されている。そして、上記開口部には、不純物領域３０２、不純物領域３０３にそれ
ぞれ電気的に接続されている導電体３１２、導電体３１３と、ゲート電極３０６に電気的
に接続されている導電体３１４とが、形成されている。導電体３１２は、絶縁層３１１上
に形成された導電体３１６に電気的に接続されており、導電体３１３は、絶縁層３１１上
に形成された導電体３１７に電気的に接続されており、導電体３１４は、絶縁層３１１上
に形成された導電体３１８に電気的に接続されている。
導電体３１６乃至導電体３１８上には、絶縁層３２０が設けられている。絶縁層３２０上
には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層３２１が設けられて
いる。絶縁層３２１上には絶縁層３２２が設けられており、絶縁層３２２上には、トラン
ジスタ１０９が設けられている。
絶縁層３２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である
程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることがで
きる。
トランジスタ１０９は、酸化物半導体層３３０、酸化物半導体層３３０に接する導電体３
３２及び導電体３３３、酸化物半導体層３３０を覆っている絶縁層３３１、並びに、絶縁
層３３１を間に挟んで酸化物半導体層３３０と重なるゲート電極３３４を有する。導電体
３３２及び導電体３３３は、ソース電極またはドレイン電極として機能する。導電体３３
３は、絶縁層３２０乃至絶縁層３２２に設けられた開口において導電体３１８に接続され
ている。
図示されていないが、トランジスタ１０９上に、絶縁層が設けられてもよい。絶縁層には
開口部が設けられ、上記開口部においてゲート電極３３４に接する導電体が、絶縁層上に
設けられてもよい。
なお、図２２において、トランジスタ１０９は、ゲート電極３３４を酸化物半導体層３３
０の片側において少なくとも有していればよいが、絶縁層３２２を間に挟んで酸化物半導
体層３３０と重なるゲート電極を、さらに有していてもよい。
トランジスタ１０９が、一対のゲート電極を有している場合、一方のゲート電極にはオン
状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が
独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さ
の電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が
与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トラン
ジスタの閾値電圧を制御することができる。
また、図２２では、トランジスタ１０９が、一のゲート電極３３４に対応した一のチャネ
ル形成領域を有する、シングルチャネル構造である場合を例示している。トランジスタ１
０９に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導
体層に複数のチャネル形成領域を有する、マルチチャネル構造とすることができる。
図２２には、トランジスタ１０９は、酸化物半導体層３３０が、酸化物半導体層３３０ａ
乃至酸化物半導体層３３０ｃでなる３層構造の例を示している。特に、酸化物半導体層３
３０ａおよび酸化物半導体層３３０ｂの側面を酸化物半導体層３３０ｃが覆うような構造
である。ただし、酸化物半導体層３３０ａ乃至酸化物半導体層３３０ｃのいずれか一つあ
るいは二つがなくてもよい。例えば、トランジスタ１０９が有する酸化物半導体層３３０
が、単層の金属酸化物膜で構成されていてもよい。
（実施の形態３）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体について説明する。
ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅ
ｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる
水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のこ
とをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質
的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密
度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃ
ｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規
格化されたオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍ程度に低くすることができる。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準
位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導
体中や、他の層との界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度ま
で高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半
導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化Ｏ
Ｓとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることと
する。
例えば、シリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好まし
くは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３未満とする。
例えば、水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
例えば、窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下さ
せることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度
は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度
は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−
Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−
Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（
ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であ
り、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含ん
でいてもよい。必要とする電気的特性（電界効果移動度、しきい値電圧等）に応じて、適
切な組成の酸化物半導体を形成すればよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚ
ｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物
半導体の原子数比は、誤差として±２０％の変動を含む。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ター
ゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、
３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：
４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好
ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填
率（相対密度）は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いター
ゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５
０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）の
Ｉｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝
１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：
２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩ
ｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこの
ような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を
反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
図２３（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２３（Ｂ）は、図２
３（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。
図２３（Ｃ）は、図２３（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図２３（Ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変
化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう）を行うと、スポットが観測される
（図２４（Ａ）参照）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう）になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を
用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。な
お、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間
が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、
欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場
合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を
行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−
ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測さ
れる場合がある（図２４（Ｂ）参照）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。
ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折
パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲
におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともい
う）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡ
Ｃ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに好
ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を
非ＣＡＡＣ化率と表記する。
一例として、成膜直後（”ａｓ−ｓｐｕｔｔｅｒｅｄ”と表記）、または酸素を含む雰囲
気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャ
ンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画
に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎ
ｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化
率の算出には、６試料における平均値を用いた。
成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％
（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣ
ＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処
理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また
、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得ら
れることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２４（Ｃ）および図２４（Ｄ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）および４５
０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２４（Ｃ）と図２４（Ｄ）
とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質で
あることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質
が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。
（実施の形態４）
上記で説明した記憶装置を有する演算処理装置は、様々な半導体装置、電子機器に用いる
ことが可能である。電子機器として、例えば、パーソナルコンピュータ、記録媒体を備え
た画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディ
スプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲー
ム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディ
スプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カ
ーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、
プリンタ複合機等が挙げられる。これら電子機器の具体例を図２５（Ａ）乃至図２５（Ｆ
）に示す。
図２５（Ａ）は携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機４００
は、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピ
ーカ４０６、操作キー４０７、およびスタイラス４０８等を有する。
図２５（Ｂ）は携帯情報端末の構成の一例を示す外観図である。携帯情報端末４１０は、
筐体４１１、筐体４１２、表示部４１３、表示部４１４、接続部４１５、および操作キー
４１６等を有する。表示部４１３は筐体４１１に設けられ、表示部４１４は筐体４１２に
設けられている。接続部４１５により筐体４１１と筐体４１２は接続されており、筐体４
１１と筐体４１２の間の角度は、接続部４１５により変更可能となっている。そのため、
表示部４１３における映像の切り替えを、接続部４１５における筐体４１１と筐体４１２
との間の角度に従って、切り替える構成としてもよい。また、表示部４１３および／また
は表示部４１４としてタッチパネル付の表示装置を使用してもよい。
図２５（Ｃ）はノート型パーソナルコンピュータの構成の一例を示す外観図である。パー
ソナルコンピュータ４２０は、筐体４２１、表示部４２２、キーボード４２３、およびポ
インティングデバイス４２４等を有する。
図２５（Ｄ）は、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫４３
０は、筐体４３１、冷蔵室用扉４３２、および冷凍室用扉４３３等を有する。
図２５（Ｅ）は、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ４４０は
、筐体４４１、筐体４４２、表示部４４３、操作キー４４４、レンズ４４５、および接続
部４４６等を有する。操作キー４４４およびレンズ４４５は筐体４４１に設けられており
、表示部４４３は筐体４４２に設けられている。そして、筐体４４１と筐体４４２は、接
続部４４６により接続されており、筐体４４１と筐体４４２の間の角度は、接続部４４６
により変えることが可能な構造となっている。筐体４４１に対する筐体４４２の角度によ
って、表示部４４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを
行うことができる。
図２５（Ｆ）は、自動車の構成の一例を示す外観図である。自動車４５０は、車体４５１
、車輪４５２、ダッシュボード４５３、およびライト４５４等を有する。
また、上記の実施の形態で説明した記憶装置は、様々な演算処理装置（例えば、ＣＰＵ、
マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）のキャ
ッシュメモリ、メインメモリ、ストレージに用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 記憶装置
１００ａ 記憶装置
１００ｂ 記憶装置
１００ｃ 記憶装置
１００ｄ 記憶装置
１００ｅ 記憶装置
１００ｆ 記憶装置
１０１ ビット線ドライバ
１０１Ａ ビット線ドライバ
１０１Ｂ ビット線ドライバ
１０１Ｃ ビット線ドライバ
１０１Ｄ ビット線ドライバ
１０２ ワード線ドライバ
１０２Ａ ワード線ドライバ
１０２Ｂ ワード線ドライバ
１０２Ｃ ワード線ドライバ
１０２Ｄ ワード線ドライバ
１０３ バックアップ・リカバリー・ドライバ
１０３ａ バックアップ・リカバリー・ドライバ
１０３Ａ バックアップ・リカバリー・ドライバ
１０３Ｂ バックアップ・リカバリー・ドライバ
１０３Ｃ バックアップ・リカバリー・ドライバ
１０３Ｄ バックアップ・リカバリー・ドライバ
１０４ メモリセルアレイ
１０４ａ メモリセルアレイ
１０４ｂ メモリセルアレイ
１０４ｃ メモリセルアレイ
１０４Ａ メモリセルアレイ
１０４Ｂ メモリセルアレイ
１０４Ｃ メモリセルアレイ
１０４Ｄ メモリセルアレイ
１０５ インバータ
１０６ インバータ
１０７ アクセストランジスタ
１０８ アクセストランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ 容量素子
１１２ 容量素子
１１３ プリチャージ・イコライズ回路
１１４ センスアンプ
１１５ 書き込み回路
１１６ カラムデコーダ
１１７ バッファー回路
１１８ ロウデコーダ
１１９ コントロールロジック回路
１２０ データ出力回路
１２１ パワーゲーティングスイッチ
１２１Ａ パワーゲーティングスイッチ
１２１Ｂ パワーゲーティングスイッチ
１２１Ｃ パワーゲーティングスイッチ
１２１Ｄ パワーゲーティングスイッチ
１２２ パワーゲーティングスイッチ
１２２ａ パワーゲーティングスイッチ
１２２ｂ パワーゲーティングスイッチ
１２２Ａ パワーゲーティングスイッチ
１２２Ｂ パワーゲーティングスイッチ
１２２Ｃ パワーゲーティングスイッチ
１２２Ｄ パワーゲーティングスイッチ
１２３ パワーゲーティングスイッチ
１２３Ａ パワーゲーティングスイッチ
１２３Ｂ パワーゲーティングスイッチ
１２３Ｃ パワーゲーティングスイッチ
１２３Ｄ パワーゲーティングスイッチ
１２４ パワーゲーティングトランジスタ
１２５ パワーゲーティングトランジスタ
１２６ パワーゲーティングトランジスタ
２０１ 単結晶シリコンウェハ
２０２ トランジスタ
２０３ トランジスタ
２１０ 絶縁層
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２２１ 導電体
２２２ 導電体
２２３ 導電体
２２４ 導電体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２４１ 導電体
２４２ 導電体
２４３ 導電体
２４４ 導電体
２４５ 導電体
２５１ 導電体
２５２ 導電体
２５３ 導電体
２５４ 導電体
２５５ 導電体
２５６ 導電体
２６１ 導電体
２６２ 導電体
２６３ 導電体
２６４ 導電体
２６５ 導電体
２７１ 酸化物半導体層
２７３ 酸化物半導体層
２７６ 絶縁層
２７７ 絶縁層
２７８ 絶縁層
２８１ 導電体
２８２ 導電体
２８３ 導電体
２８４ 導電体
２９１ 導電体
２９２ 導電体
２９６ 導電体
２９７ 導電体
３００ 基板
３０１ 素子分離領域
３０２ 不純物領域
３０３ 不純物領域
３０４ チャネル形成領域
３０５ 絶縁層
３０６ ゲート電極
３１１ 絶縁層
３１２ 導電体
３１３ 導電体
３１４ 導電体
３１６ 導電体
３１７ 導電体
３１８ 導電体
３２０ 絶縁層
３２１ 絶縁層
３２２ 絶縁層
３３０ 酸化物半導体層
３３０ａ 酸化物半導体層
３３０ｂ 酸化物半導体層
３３０ｃ 酸化物半導体層
３３１ 絶縁層
３３２ 導電体
３３３ 導電体
３３４ ゲート電極
４００ 携帯型ゲーム機
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカ
４０７ 操作キー
４０８ スタイラス
４１０ 携帯情報端末
４１１ 筐体
４１２ 筐体
４１３ 表示部
４１４ 表示部
４１５ 接続部
４１６ 操作キー
４２０ パーソナルコンピュータ
４２１ 筐体
４２２ 表示部
４２３ キーボード
４２４ ポインティングデバイス
４３０ 電気冷凍冷蔵庫
４３１ 筐体
４３２ 冷蔵室用扉
４３３ 冷凍室用扉
４４０ ビデオカメラ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ 操作キー
４４５ レンズ
４４６ 接続部
４５０ 自動車
４５１ 車体
４５２ 車輪
４５３ ダッシュボード
４５４ ライト
ＡＤＤＲ アドレスデータ
ＢＬａ ビット線
ＢＬｂ ビット線
ＢＲＳ バックアップ・リカバリー信号
ＢＷ バイト書き込みイネーブル信号
ＣＥ チップイネーブル信号
ＣＬ 制御線
ＣＬＫ クロック信号
ＧＷ グローバル書き込みイネーブル信号
ＭＣ メモリセル
ＰＧ＿Ｍ パワーゲーティング信号
ＰＧ＿Ｐ パワーゲーティング信号
ＷＤＡＴＡ 書き込みデータ
ＷＬ ワード線

Claims (2)

  1. それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個のインバータと、
    トランジスタと、
    容量素子と、を有し、
    前記偶数個のインバータのいずれか１つの出力が、前記トランジスタを介して前記容量素子に入力される構成となっている第１のメモリセルと第２のメモリセルを有する演算処理装置の駆動方法であって、
    第１の時間に前記第１のメモリセルのトランジスタをオンとし、
    第２の時間に前記第１のメモリセルのトランジスタをオフとし、
    第３の時間に前記第１のメモリセルの前記偶数個のインバータの少なくとも１つのインバータへの電源の供給を停止し、
    第４の時間に前記第２のメモリセルのトランジスタをオンとし、
    第５の時間に前記第２のメモリセルのトランジスタをオフとし、
    第６の時間に前記第２のメモリセルの前記偶数個のインバータの少なくとも１つのインバータへの電源の供給を停止し、
    前記第４の時間は、前記第１の時間より遅く且つ前記第３の時間より早い演算処理装置の駆動方法。
  2. 前記第４の時間は、前記第２の時間と同時又は前記第２の時間より遅い請求項１に記載の演算処理装置の駆動方法。
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US9436790B1 (en) * 2013-11-25 2016-09-06 Marvell International Ltd. Systems and methods for integrated circuit design
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
US10037294B2 (en) 2016-05-20 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
WO2018015833A1 (en) 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9947673B1 (en) 2017-04-04 2018-04-17 United Microelectronics Corp. Semiconductor memory device

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4562300B2 (ja) * 2000-11-14 2010-10-13 ルネサスエレクトロニクス株式会社 クロック制御方法及び回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7528643B2 (en) * 2003-02-12 2009-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device having the same, and driving method of the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7130234B2 (en) 2003-12-12 2006-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101481398B1 (ko) * 2009-12-11 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로 및 cpu
JP2013009285A (ja) * 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
TWI562142B (en) 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
US8760903B2 (en) 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
JP5267623B2 (ja) * 2011-07-27 2013-08-21 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP5938887B2 (ja) * 2011-12-14 2016-06-22 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP6046514B2 (ja) * 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9703704B2 (en) 2012-05-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102087443B1 (ko) 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US8953365B2 (en) * 2013-06-07 2015-02-10 International Business Machines Corporation Capacitor backup for SRAM

Also Published As

Publication number Publication date
US9245593B2 (en) 2016-01-26
KR102275031B1 (ko) 2021-07-07
KR20150044398A (ko) 2015-04-24
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