JP6953572B2 - 演算処理装置の駆動方法 - Google Patents

Description

１つの実施形態は、演算処理装置に関する。

演算処理装置（中央演算処理装置（ＣＰＵ）等）では、多くの場合、ストアドプログラム
方式と呼ばれるアーキテクチャが採用されている。ストアドプログラム方式の演算処理装
置では、命令とその実行に必要なデータが記憶装置（半導体記憶装置等）に格納されてお
り、命令とデータが記憶装置から順次読み込まれ、命令が実行される。

記憶装置には、データや命令を記憶するための主記憶装置と高速でデータの書き込みと読
み出しができるキャッシュメモリがある。キャッシュメモリは、演算処理装置の演算装置
（演算部とも言える）または制御装置（制御部とも言える）と、主記憶装置の間に介在し
、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、
演算処理装置に設けられている。通常は、キャッシュメモリとしてはＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが用いられる。

演算処理装置内に設けられるキャッシュメモリの容量は年々増加する傾向にある。これに
伴い、演算処理装置の全消費電力のうちキャッシュメモリの消費電力の占める割合が飛躍
的に大きくなっているため、キャッシュメモリの消費電力を低減する様々な方法が提案さ
れている。

例えば、キャッシュメモリをいくつかのブロックに分割し、過去の履歴情報などから使用
頻度の少ないブロック（あるいはライン）を低い電圧で動作させる方法などが提案されて
いる。また、アクセスされる見込みの少ないキャッシュラインへの電源供給を停止すると
いった方法も提案されている。

また、キャッシュメモリには、演算がほとんどおこなわれていない場合にも、データ等を
待機させておくことが求められるが、そのような場合には、データを消費電力の少ない他
の記憶装置に退避させて、キャッシュメモリの電源供給を停止することにより、消費電力
を低減できる。データの退避先としては、高速応答性を確保するため演算処理装置内に設
けることが望まれる。

例えば、特許文献１では、ＳＲＡＭなどの揮発性メモリと、揮発性メモリよりもデータの
保持特性に優れるバックアップメモリとを併用するキャッシュメモリにおいて、電源供給
を停止する前に、揮発性メモリのデータをバックアップメモリに退避（バックアップ）さ
せ、電源供給再開後に揮発性メモリにデータを戻す（リカバリーする）構成について記載
されている。

米国特許出願公開第２０１３／０２３２３６５号明細書

消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置（あるいは電子装置）やその駆動方法、アー
キテクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つである。

例えば、それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個の
インバータと、トランジスタと、容量素子と、を有し、偶数個のインバータのいずれか１
つの出力が、トランジスタを介して容量素子に入力される構成となっているメモリセルが
マトリクス状に設けられたメモリセルアレイと、容量素子から偶数個のインバータへのデ
ータの移動である第１の処理、および、偶数個のインバータから容量素子へのデータの移
動である第２の処理をおこなわせるバックアップ・リカバリー・ドライバとを有し、バッ
クアップ・リカバリー・ドライバは、第１の処理の後、メモリセルアレイの第１の領域の
メモリセルのいずれもが書き換えられなかった場合には、第２の処理をおこなわずに、メ
モリセルアレイの電源を遮断し、バックアップ・リカバリー・ドライバは、第１の処理の
後、メモリセルアレイの第１の領域の少なくとも１つのメモリセルが書き換えられた場合
には、第２の処理をおこなった後に、メモリセルアレイの電源を遮断することを特徴とす
る演算処理装置である。バックアップ・リカバリー・ドライバには、メモリセルアレイの
第１の領域を特定する信号と、メモリセルアレイへのデータの書き込みを指示する信号が
入力されてもよい。バックアップ・リカバリー・ドライバは、メモリセルのトランジスタ
のゲートに接続する複数の配線に接続し、第１の処理および第２の処理は、複数の配線の
電位を変動させることによりおこなわれてもよい。メモリセルのトランジスタが酸化物半
導体を有し、酸化物半導体中にチャネル形成領域を有してもよい。メモリセルのトランジ
スタが膜状の半導体を有し、膜状の半導体中にチャネル形成領域を有してもよい。バック
アップ・リカバリー・ドライバはＳＲフリップフロップとＡＯＩゲートを有し、ＳＲフリ
ップフロップの出力がＡＯＩゲートに入力され、ＡＯＩゲートの出力が、バックアップ・
リカバリー・ドライバの出力を決定する構成でもよい。

または、それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個の
インバータと、トランジスタと、容量素子と、を有し、偶数個のインバータのいずれか１
つの出力が、トランジスタを介して容量素子に入力される構成となっているメモリセルが
マトリクス状に設けられたメモリセルアレイを有する演算処理装置において、容量素子か
ら偶数個のインバータへデータを移動させる第１の過程と、第１の過程の後に、メモリセ
ルへの電源の供給を遮断する過程と、を有し、第１の過程の後に、第１の領域のいずれか
１つのメモリセルが書き換えられた場合には、偶数個のインバータから容量素子へデータ
を移動させる第２の過程の後で、メモリセルへの電源の供給を遮断し、第１の過程の後に
、第１の領域のいずれのメモリセルも書き換えられなかった場合には、第２の過程をおこ
なわずに、メモリセルへの電源の供給を遮断することを特徴とする演算処理装置の駆動方
法である。メモリセルアレイの第１の領域を特定する信号と、メモリセルアレイへのデー
タの書き込みを指示する信号が同時に入力されたことにより、第１の領域のいずれか１つ
のメモリセルが書き換えられたことを判断する構成でもよい。第１の過程および第２の過
程は、トランジスタのゲートの電位を変動させることによりおこなわれてもよい。その他
のこともクレームされる。

消費電力を低減できる演算処理装置やその駆動方法、アーキテクチャ等を提供すること、
または、安定してデータを保持できる演算処理装置やその駆動方法、アーキテクチャ等を
提供すること、または、新規の演算処理装置（あるいは電子装置）やその駆動方法、アー
キテクチャ等を提供すること、または、明細書、図面、請求項などの記載から抽出された
上記以外の一または複数の課題の少なくとも一つを達成できる。

記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の動作例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 記憶装置の断面構造の例を説明する図。 記憶装置の断面構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 演算処理装置を備えた電子機器を説明する図。

以下では、実施の形態について図面を用いて詳細に説明する。但し、以下の説明に限定さ
れず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る
ことは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈
されるものではない。また、以下の一以上の実施の形態は、他の一以上の実施の形態と適
宜組み合わせて実施することができる。

なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、信号のハイやローという表現は、回路構成によって逆転する場合もある。

（実施の形態１）
本実施の形態では、図１乃至図１６および図１８乃至図２０を用いて記憶装置の構成例を
説明すると共に、当該記憶装置の駆動方法の例を、図１７を用いて説明する。本実施の形
態で説明する記憶装置は、例えば、演算処理装置のキャッシュメモリとして使用できるが
、他の装置でもよい。例えば、磁気記憶装置のためのキャッシュメモリとして使用しても
よいし、フラッシュメモリのキャッシュメモリとして使用してもよい。または、磁気記憶
素子と、フラッシュメモリのような半導体記憶素子とを組み合わせて実現した記憶装置の
ためのキャッシュメモリとして使用してもよい。

図１（Ａ）には、記憶装置１００ａの構成を示す。記憶装置１００ａはビット線ドライバ
１０１、ワード線ドライバ１０２、バックアップ・リカバリー・ドライバ１０３、メモリ
セルアレイ１０４ａを有する。

ビット線ドライバ１０１には複数のビット線ＢＬａ（ＢＬａ（１）、ＢＬａ（２）、・・
、ＢＬａ（ｎ）等）およびビット線ＢＬｂ（ＢＬｂ（１）、ＢＬｂ（２）、・・、ＢＬｂ
（ｎ）等）が接続し、ビット線ドライバ１０１はビット線ＢＬａ、ビット線ＢＬｂに信号
を出力する。ワード線ドライバ１０２には複数のワード線ＷＬ（ＷＬ（１）、ＷＬ（２）
、ＷＬ（３）等）が接続し、ワード線ドライバ１０２はワード線ＷＬに信号を出力する。
バックアップ・リカバリー・ドライバ１０３には複数の制御線ＣＬ（ＣＬ（１）、ＣＬ（
２）、ＣＬ（３）等）が接続し、バックアップ・リカバリー・ドライバ１０３は制御線Ｃ
Ｌに信号を出力する。

メモリセルアレイ１０４ａには、メモリセルＭＣ（ＭＣ（１，１）、ＭＣ（２，１）、Ｍ
Ｃ（３，１）、・・、ＭＣ（１，２）、ＭＣ（２，２）、ＭＣ（３，２）、・・、ＭＣ（
１，ｎ）、ＭＣ（２，ｎ）、ＭＣ（３，ｎ）等）がマトリクス状に配置されている。それ
ぞれのメモリセルＭＣは、ビット線ＢＬａ、ビット線ＢＬｂ、ワード線ＷＬ、制御線ＣＬ
と接続する。

メモリセルＭＣ（３，２）は、例えば、図１（Ｂ）に示すような接続関係および回路構成
である。すなわち、メモリセルＭＣ（３，２）は、ビット線ＢＬａ（２）、ビット線ＢＬ
ｂ（２）、ワード線ＷＬ（３）、制御線ＣＬ（３）に接続する。メモリセルＭＣ（３，２
）は、インバータ１０５、インバータ１０６、アクセストランジスタ１０７、アクセスト
ランジスタ１０８、トランジスタ１０９、トランジスタ１１０、容量素子１１１、容量素
子１１２を有する。他のメモリセルＭＣも同様な構成である。

ここで、インバータ１０５、インバータ１０６、アクセストランジスタ１０７、アクセス
トランジスタ１０８より構成される回路は通常のＳＲＡＭのメモリセルで用いられる構成
である。なお、これ以外のＳＲＡＭのメモリセルで用いられる回路構成であってもよい。
また、ＳＲＡＭに限らず、偶数個のインバータからなるループを有するメモリセルでもよ
い。また、インバータ間にトランジスタ等のスイッチを有してもよい。トランジスタ１１
０と容量素子１１２はなくてもよい。

メモリセルＭＣ（３，２）は、通常のＳＲＡＭのメモリセルに容量素子１１１、容量素子
１１２を付加し、容量素子１１１、容量素子１１２とインバータ１０５、インバータ１０
６との接続を、オフ抵抗が十分に高いトランジスタ１０９、トランジスタ１１０で制御す
ることで、容量素子１１１、容量素子１１２に蓄積された電荷の保持、あるいは放出をお
こなう。トランジスタ１０９、トランジスタ１１０のゲートは制御線ＣＬに接続しており
、制御線ＣＬの電位によって、トランジスタ１０９、トランジスタ１１０をオンあるいは
オフとできる。

例えば、インバータ１０５とインバータ１０６がある状態となっている場合、トランジス
タ１０９をオンとすれば、容量素子１１１のトランジスタ１０９側の電極の電位は、イン
バータ１０６の出力電位に近づく。トランジスタ１０９のオン抵抗が小さいほど、また、
容量素子１１１の容量が小さいほど、より早く出力電位に近づく。このようにして、イン
バータ１０６の出力電位をコピーできる。

その後、トランジスタ１０９をオフとすれば、容量素子１１１のトランジスタ１０９側の
電極の電位はしばらく保持される。例えば、インバータ１０６の電源を切断する等の処理
をおこなうとインバータ１０６の出力の電位が変動するので、容量素子１１１のトランジ
スタ１０９側の電極の電位も、それに応じて変動するが、トランジスタ１０９のオフ抵抗
が大きいほど、また、容量素子１１１の容量が大きいほど、変動に要する時間が長くなる
。

トランジスタ１０９、トランジスタ１１０は特許文献１に記載されているような各種の酸
化物半導体を用いたトランジスタでもよいが、それらに限られない。シリコンその他の材
料を用いてもよい。用いられうる材料は、容量素子１１１、容量素子１１２の容量や、ト
ランジスタ１０９、トランジスタ１１０のオン抵抗、オフ抵抗あるいはそれらの比率や、
記憶装置の各種の動作において許容あるいは制限される各種の時間で決定できる。膜状の
半導体にチャネル形成領域を有する構成とするとオフ抵抗を高めることができ、一方で、
オン抵抗はそれほど上昇しないので好適である。

一般に、移動度の低い半導体材料であると、オン抵抗は高くなるが、オフ抵抗も同様に高
くなるので、より長時間の電荷の維持が可能である。一方、オン抵抗に対するオフ抵抗の
比率が一定の値以上であれば、保持時間を、後述するバックアップやリカバリーに要する
時間に対して十分に大きくすることができる。

ところで、すべてのメモリセルＭＣのバックアップが必要というわけではない。例えば、
リカバリーしてから、メモリセルＭＣのデータが書き換えられていない（以下、クリーン
状態、ともいう）場合には、容量素子１１１および容量素子１１２には、前回、バックア
ップしたデータが保存されていると考えられる。

一方、リカバリー後にデータが一度でも書き換えられた（以下、ダーティー状態、ともい
う）場合には、容量素子１１１および容量素子１１２に保存されているデータが、前回、
バックアップしたデータと同じでない可能性があると考えられる。なお、ダーティー状態
であっても、結果的に以前と同じデータであることもある。

例えば、ある行（ライン）のすべてのメモリセルＭＣにおいて、リカバリーしてから、全
くデータが書き換えられていないのであれば、その行のすべてのメモリセルＭＣの容量素
子１１１、容量素子１１２には、前回にバックアップしたときのデータが保持されている
ので、その行のデータのバックアップ処理は不要である。したがって、その行に対応する
制御線ＣＬに信号を供給する必要はない。

制御線ＣＬは全体としては大きな容量を有するので、すべての制御線ＣＬの電位を上昇さ
せたり下降させたりするには、多量の電荷を移動させる必要があり、消費電力が大きくな
る。また、その時間が短ければ瞬間的に大きな電流が流れることとなる。

このような大電流は演算処理装置の電源に大きな負担をかけるため、電圧の降下等をもた
らすことがある。このことはバックアップの失敗の要因ともなりえる。また、配線に過大
な電流が流れることによる変形や破断等の要因ともなる。

したがって、バックアップをメモリセルアレイ１０４全体でおこなうのではなく、必要な
行や部分に対してのみおこなうことは、消費電力の低減とともに、瞬間的な大電流を避け
るうえで効果的である。このようなバックアップの方法を選択的バックアップという。

選択的バックアップでは、バックアップの際に、バックアップ・リカバリー・ドライバ１
０３が、前回のリカバリー以降におけるメモリセルアレイ１０４ａの書き換え状況を元に
、それに応じた信号を複数の制御線ＣＬに供給することで、必要な行や部分に対してのみ
選択的にバックアップをおこなう。

本実施の形態の記憶装置の他の例を図２に示す。図２に示す記憶装置１００ｂは制御線Ｃ
Ｌが３行ごとに独立して制御される構成となっている。すなわち、第１行乃至第３行のメ
モリセルＭＣは、制御線ＣＬ（１）乃至制御線ＣＬ（３）に、第４行乃至第６行のメモリ
セルＭＣは、制御線ＣＬ（４）乃至制御線ＣＬ（６）に接続するが、制御線ＣＬ（１）乃
至制御線ＣＬ（３）には同じ信号が供給される。また、制御線ＣＬ（４）乃至制御線ＣＬ
（６）にも同じ信号が供給される。変形例として、図３に示す記憶装置１００ｃのように
バックアップ・リカバリー・ドライバ１０３と制御線ＣＬの間にバッファー１１３を設け
てもよい。

記憶装置１００ｂあるいは記憶装置１００ｃの場合には、バックアップ・リカバリー・ド
ライバ１０３は、リカバリー後、第１行乃至第３行のすべてのメモリセルＭＣにおいて、
データが書き換えられなかった場合には、バックアップの際に、制御線ＣＬ（１）乃至制
御線ＣＬ（３）に信号を供給しない。したがって、第１行乃至第３行のメモリセルＭＣに
おいてはバックアップがおこなわれない。逆に、リカバリー後、第１行乃至第３行のメモ
リセルＭＣの一つでも、データが書き換えられた場合には、バックアップ・リカバリー・
ドライバ１０３は、バックアップの際に制御線ＣＬ（１）乃至制御線ＣＬ（３）に信号を
供給し、バックアップがおこなわれる。

なお、集積度を高めるために、１つの制御線ＣＬが隣接する２つの行のメモリセルＭＣに
よって共有されてもよい。例えば、図４に示すように、第１行と第２行の間に制御線ＣＬ
（１／２）が設けられてもよい。このような構成を用いた記憶装置１００ｄでは、メモリ
セルアレイ１０４ｂは、図５のような構成となる。

なお、複数の制御線ＣＬの出力を制御できるバックアップ・リカバリー・ドライバ１０３
の配置例は、以上に限られず、例えば、図６（Ａ）に示す記憶装置１００ｅのようにワー
ド線ドライバ１０２内部に設けられていてもよいし、図６（Ｂ）に示す記憶装置１００ｆ
のようにワード線ドライバ１０２の外側に設けられていてもよいし、あるいは、図示しな
いが、ワード線ドライバとメモリセルアレイの間に設けられていてもよいし、メモリセル
アレイ内部に設けられていてもよい。

図７（Ａ）は、以上に示される記憶装置１００ａ乃至記憶装置１００ｆあるいはそれらの
変形例等（以下、記憶装置１００とする）の（一部あるいは全部の）信号の経路の例を示
す図である。ビット線ドライバ１０１は、プリチャージ・イコライズ回路１１４、センス
アンプ１１５、書き込み回路１１６、カラムデコーダ１１７を有する。ワード線ドライバ
１０２はバッファー回路１１８、ロウデコーダ１１９を有する。記憶装置１００は、その
他にコントロールロジック回路１２０、データ出力回路１２１を有する。なお、メモリセ
ルアレイ１０４には、上記に示したメモリセルアレイ１０４ａ、メモリセルアレイ１０４
ｂあるいはその変形例等を用いることができる。

記憶装置１００には、書き込みデータＷＤＡＴＡ、アドレスデータＡＤＤＲ、チップイネ
ーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷ、バイト書き込みイネーブル信
号ＢＷ等が入力される。このうち、チップイネーブル信号ＣＥ、グローバル書き込みイネ
ーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷはコントロールロジック回路１２０
に入力される。コントロールロジック回路１２０が処理する信号は、これらに限定される
ものではなく、必要に応じて、他の制御信号を入力してもよい。また、書き込みデータＷ
ＤＡＴＡは書き込み回路１１６に入力される。アドレスデータＡＤＤＲはカラムデコーダ
１１７とロウデコーダ１１９に入力される。さらに、バックアップ・リカバリー・ドライ
バ１０３にはバックアップ・リカバリー信号ＢＲＳが入力される。バックアップ・リカバ
リー信号ＢＲＳは複数の経路から入力されることもある。なお、それら以外にも、クロッ
ク信号ＣＬＫやその他の信号が入力されることがある。また、上記の信号すべてが必要と
いうわけではない。

コントロールロジック回路１２０は、チップイネーブル信号ＣＥ、グローバル書き込みイ
ネーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷを処理して、カラムデコーダ１１
７とロウデコーダ１１９を制御する信号を出力し、この信号はカラムデコーダ１１７とロ
ウデコーダ１１９に入力される。これらの信号および書き込みデータＷＤＡＴＡ、アドレ
スデータＡＤＤＲをもとに、ビット線ドライバ１０１から、ビット線ＢＬａ、ビット線Ｂ
Ｌｂに、また、ワード線ドライバ１０２からワード線ＷＬ信号が供給される。また、バッ
クアップ・リカバリー信号ＢＲＳをもとに、バックアップ・リカバリー・ドライバ１０３
から制御線ＣＬに信号が供給される。センスアンプ１１５から出力された信号はデータ出
力回路１２１を経て記憶装置１００から出力される。

図７（Ｂ）は、上記に示される記憶装置１００の（一部あるいは全部の）電源の配線の例
を示す図である。記憶装置１００には、電位ＶＤＤＨ、電位ＶＤＤＤ、電位ＶＤＤＭ、電
位ＶＳＳＭ（＜電位ＶＤＤＭ）、電位ＶＳＳＳ（＜電位ＶＤＤＤ）が供給される。

なお、一例では、電位ＶＤＤＨ＞電位ＶＤＤＤ＞電位ＶＤＤＭ＞電位ＶＳＳＭ＞電位ＶＳ
ＳＳである。このとき、インバータ１０６から出力される電位は電位ＶＳＳＭ以上である
一方、トランジスタ１０９をオフとするための制御線ＣＬの電位はＶＳＳＳ程度であり、
電位ＶＳＳＭが電位ＶＳＳＳと同じ場合よりも、トランジスタ１０９のオフ抵抗を高める
ことができる。

ビット線ドライバ１０１、ワード線ドライバ１０２、コントロールロジック回路１２０、
データ出力回路１２１には、電位ＶＤＤＤと電位ＶＳＳＳが、また、バックアップ・リカ
バリー・ドライバ１０３には、電位ＶＤＤＨと電位ＶＳＳＳが、メモリセルアレイ１０４
には、電位ＶＤＤＭと電位ＶＳＳＭが供給される。

また、電位ＶＤＤＤを供給する端子と、ビット線ドライバ１０１、ワード線ドライバ１０
２、コントロールロジック回路１２０、データ出力回路１２１の間、電位ＶＤＤＭを供給
する端子とメモリセルアレイ１０４の間、電位ＶＤＤＨを供給する端子とバックアップ・
リカバリー・ドライバ１０３の間には、それぞれ、パワーゲーティングスイッチ１２２、
パワーゲーティングスイッチ１２３、パワーゲーティングスイッチ１２４が設けられ、メ
モリセルアレイ１０４からデータを読み出す、あるいは、メモリセルアレイ１０４にデー
タを書き込む必要がない時間帯（メモリセルアレイに外部からアクセスされない時間帯）
にはこれらのスイッチの一部あるいは全部をオフとすることで消費電力を減らせる。

図９は、パワーゲーティングスイッチ１２２、パワーゲーティングスイッチ１２３、パワ
ーゲーティングスイッチ１２４を、ｐ型トランジスタのパワーゲーティングトランジスタ
１２５、パワーゲーティングトランジスタ１２６、パワーゲーティングトランジスタ１２
７を用いて構成した例である。パワーゲーティングトランジスタ１２５とパワーゲーティ
ングトランジスタ１２７のゲートにはパワーゲーティング信号ＰＧ＿Ｐが、パワーゲーテ
ィングトランジスタ１２６のゲートにはパワーゲーティング信号ＰＧ＿Ｍが与えられ、パ
ワーゲーティングトランジスタ１２５、パワーゲーティングトランジスタ１２６、パワー
ゲーティングトランジスタ１２７がオンオフする。

なお、以下の説明では、パワーゲーティングトランジスタ１２５、パワーゲーティングト
ランジスタ１２６、パワーゲーティングトランジスタ１２７のオフ抵抗が十分に大きいた
め、これらの１つあるいは複数をオフとすることにより、対応する１つあるいは複数の回
路の電位は実質的にＶＳＳＳあるいはＶＳＳＭになるとする。

なお、パワーゲーティングスイッチ１２２、パワーゲーティングスイッチ１２３、パワー
ゲーティングスイッチ１２４のそれぞれは、独立に制御できる複数のスイッチを有しても
よい。例えば、メモリセルアレイ１０４を複数の部分に分割し、それぞれへの電源供給を
制御するために複数のパワーゲーティングスイッチ１２３を設けてもよい。

なお、パワーゲーティングスイッチ１２２、パワーゲーティングスイッチ１２４は設けず
、図８（Ａ）のように、パワーゲーティングスイッチ１２３ａのみを設けてもよい。ある
いは、図８（Ｂ）のように、電位ＶＳＳＭを供給する端子とメモリセルアレイ１０４の間
にのみパワーゲーティングスイッチ１２３ｂを設けてもよい。

演算処理装置は、複数のメモリセルアレイを有することがある。図１０に示す記憶装置１
００ｇは、４つのメモリセルアレイ（メモリセルアレイ１０４Ａ乃至メモリセルアレイ１
０４Ｄ）と、それらに付随するビット線ドライバ１０１Ａ乃至ビット線ドライバ１０１Ｄ
、ワード線ドライバ１０２Ａ乃至ワード線ドライバ１０２Ｄ、バックアップ・リカバリー
・ドライバ１０３Ａ乃至バックアップ・リカバリー・ドライバ１０３Ｄ等を有する。なお
、メモリセルアレイの数は４に限られず、２以上であればよい。

これらには、上記に説明したビット線ドライバ１０１、ワード線ドライバ１０２、バック
アップ・リカバリー・ドライバ１０３、メモリセルアレイ１０４あるいはそれらを変形し
たものを適用できる。その他にも、メモリセルアレイの動作に必要な回路、それに付随す
る回路の動作に必要な回路等もあるが、それらは図示されていない。それらについては、
図７（Ａ）を参照できる。

４つのメモリセルアレイとそれらに付随する回路には、パワーゲーティングスイッチ１２
２Ａ乃至パワーゲーティングスイッチ１２２Ｄ、パワーゲーティングスイッチ１２３Ａ乃
至パワーゲーティングスイッチ１２３Ｄ、パワーゲーティングスイッチ１２４Ａ乃至パワ
ーゲーティングスイッチ１２４Ｄが設けられており、例えば、パワーゲーティングスイッ
チ１２２Ａ乃至パワーゲーティングスイッチ１２２Ｄは、それぞれ、ビット線ドライバ１
０１Ａ乃至ビット線ドライバ１０１Ｄ、ワード線ドライバ１０２Ａ乃至ワード線ドライバ
１０２Ｄの電源供給を制御でき、パワーゲーティングスイッチ１２３Ａ乃至パワーゲーテ
ィングスイッチ１２３Ｄは、メモリセルアレイ１０４Ａ乃至メモリセルアレイ１０４Ｄの
電源供給を制御でき、パワーゲーティングスイッチ１２４Ａ乃至パワーゲーティングスイ
ッチ１２４Ｄは、バックアップ・リカバリー・ドライバ１０３Ａ乃至バックアップ・リカ
バリー・ドライバ１０３Ｄの電源供給を制御できる。

なお、記憶装置１００ｇには、電位ＶＤＤＨ、電位ＶＤＤＤ、電位ＶＤＤＭ以外に、より
低い電位ＶＳＳＳ、電位ＶＳＳＭも供給されるものとするが、図１０には示されていない
。記憶装置１００ｇに供給される電位は図７（Ｂ）を参照すればよい。

例えば、記憶装置１００ｇでは、メモリセルアレイ１０４Ａ乃至メモリセルアレイ１０４
Ｄのバックアップを行うに際して、これらのメモリセルアレイのうち、リカバリー以後に
データが書き換えられたメモリセルを有するメモリセルアレイ（ダーティーなメモリセル
アレイ）のみをバックアップしてもよい。

一般に、キャッシュメモリは、時間的、空間的局所性が顕著であるため、時間を限定すれ
ば、データの書き換えられる部分は限定される。また、書き換える部分を特定の領域に偏
らせてもよい。

したがって、メモリセルアレイ１０４Ａ乃至メモリセルアレイ１０４Ｄのうち、リカバリ
ー後に、１つのメモリセルアレイのみが書き換えられ（ダーティー）、他の３つのメモリ
セルアレイは全く書き換えられない（クリーン）、という事態が出現する頻度は極めて大
きい。特に下層のキャッシュメモリ（Ｌ２、Ｌ３等）では、このような傾向が顕著である
。この場合、ダーティーなメモリセルアレイが１つだけであれば、そのメモリセルアレイ
のみバックアップをおこなえばよく、すべてのメモリセルアレイをバックアップする場合
に比較して、制御線ＣＬの駆動に必要な電力をほぼ４分の１にできる。

一方、Ｌ１キャッシュメモリやレジスタ等では、全領域にわたって頻繁に書き換えられる
可能性があるが、行レベルでは、書き換えられないものも多い。したがって、このような
場合には、行ごとにバックアップするか否かを判断するとよい。

バックアップ・リカバリー・ドライバ１０３の詳細について説明する。上記のようにバッ
クアップ・リカバリー・ドライバ１０３は、１つまたは複数の行ごと、あるいは、より大
きな単位（サブアレイあるいはメモリセルアレイ）で、それぞれがクリーンであるかダー
ティーであるかに基づいて、バックアップをおこなうか否かを判断する。この処理は、回
路的（ハードウェア的）に実行されてもよいし、ソフトウェアで実行されてもよい。

図１１（Ａ）に示されるバックアップ・リカバリー・ドライバ１０３ａには、信号ＳＩＧ
１と、選択的にバックアップをおこなう行や部分等の場所を特定することのできる信号Ｘ
Ａ（１）乃至信号ＸＡ（ｎ）が、直接、あるいは間接に入力される。信号ＸＡ（１）乃至
信号ＸＡ（ｎ）や信号ＳＩＧ１は、メモリ等他の回路に入力され、適切に処理されたもの
が、バックアップ・リカバリー・ドライバ１０３ａに入力される構成でもよい。

信号ＸＡとしては、例えば、ワード線の出力電位や後述するロウアドレス信号ＲＡ、サブ
アレイ選択信号ＳＥＬ等を用いることができる。信号ＳＩＧ１は、バックアップとリカバ
リーおよびデータの書き換えに関する情報を有する信号で、複数の経路から入力されるこ
ともある。例えば、ライトイネーブル信号ＷＥやバックアップ・リカバリー信号ＢＲＳ等
が含まれる。

なお、信号ＸＡに、データの書き換えに関する情報が含まれていてもよい。例えば、読み
出しの際と、書き込みの際とで、異なるワード線に信号が送られる構造のＳＲＡＭセルで
あれば、書き込みの際のみに信号が送られるワード線の信号をＸＡとして用いてもよい。
この場合、信号ＳＩＧ１には、データの書き換えに関する情報が含まれなくてもよい。

バックアップ・リカバリー・ドライバ１０３ａは、これらの信号を内部あるいは外部に記
憶し、制御線ＣＬ（１）乃至制御線ＣＬ（ｎ）のうちバックアップが必要なものに、バッ
クアップのための電位を供給する。

図１１（Ａ）に示されるバックアップ・リカバリー・ドライバ１０３ａでは、１つの信号
ＸＡに対して出力が１つであるが、例えば、図１１（Ｂ）に示されるバックアップ・リカ
バリー・ドライバ１０３ｂのように複数の信号ＸＡに対して出力が１つでもよい。バック
アップ・リカバリー・ドライバ１０３ｂでは、３つの信号ＸＡ（例えば、信号ＸＡ（１）
乃至信号ＸＡ（３））につき、１つの出力が得られ、これは３つに分割され、制御線ＣＬ
（１）乃至制御線ＣＬ（３）に供給される。

図１２（Ａ）に示されるバックアップ・リカバリー・ドライバ１０３ｃは、内部にメモリ
を有し、第１行乃至第ｎ行のダーティー・イネーブル信号ＤＥ（１）乃至ダーティー・イ
ネーブル信号ＤＥ（ｎ）が入力される。ダーティー・イネーブル信号ＤＥとは、当該行（
あるいはより大きな単位）内のメモリセルＭＣで、リカバリー後にデータが書き換えられ
た場合（同じデータが上書きされる場合も含む）、すなわち、ダーティーとなった場合に
ハイとなる信号である。ダーティー・イネーブル信号ＤＥはリカバリー後に複数回ハイと
なることがある。

バックアップ・リカバリー・ドライバ１０３ｃには、信号ＳＩＧ２も入力される。信号Ｓ
ＩＧ２はバックアップ・リカバリー・ドライバ１０３ｃの動作に関連する信号で、複数の
経路から入力されることもある。一例として、バックアップ・リカバリー信号ＢＲＳ等を
含む。

バックアップ・リカバリー・ドライバ１０３ｃは、ダーティー・イネーブル信号ＤＥ（１
）乃至ダーティー・イネーブル信号ＤＥ（ｎ）を記憶し、信号ＳＩＧ２にしたがって、制
御線ＣＬ（１）乃至制御線ＣＬ（ｎ）にバックアップに必要な電位を供給する。具体的に
は、リカバリー後、ダーティー・イネーブル信号ＤＥが一度でもハイとなった行（あるい
はより大きな単位）には、バックアップの際に、制御線ＣＬに、トランジスタ１０９ある
いはトランジスタ１１０がオンとなるような電位を供給する。

バックアップ後、次にリカバリーされ、通常の駆動状態となるまでの間にバックアップ・
リカバリー・ドライバ１０３ｃに記憶されたダーティー・イネーブル信号ＤＥ（１）乃至
ダーティー・イネーブル信号ＤＥ（ｎ）に基づくデータは消去（リセット）される。

図１２（Ｂ）に示されるバックアップ・リカバリー・ドライバ１０３ｄは、外部のメモリ
１５０にダーティー・イネーブル信号ＤＥ（１）乃至ダーティー・イネーブル信号ＤＥ（
ｎ）に基づくデータを記憶し、これと信号ＳＩＧ２をもとに制御線ＣＬ（１）乃至制御線
ＣＬ（ｎ）にバックアップに必要な電位を供給する。メモリ１５０は、例えば、メモリセ
ルアレイ１０４の一部でもよい。

バックアップ後、次にリカバリーされ、通常の駆動状態となるまでの間にメモリ１５０に
記憶されたダーティー・イネーブル信号ＤＥ（１）乃至ダーティー・イネーブル信号ＤＥ
（ｎ）は消去される。

例えば、メモリ１５０が、メモリセルアレイ１０４内の１つのカラムに設けられたビット
群で、このビット群のデータがバックアップされない構造となっていれば、他のメモリセ
ルＭＣのバックアップ後に、メモリセルアレイ１０４の電源が遮断された際に自動的にデ
ータは消去される。

リカバリーの際には、何らかのデータ（例えば、データ”０”）が自動的に書き込まれる
ような設定とし、ダーティー・イネーブル信号ＤＥが入力される際には異なるデータ（例
えば、データ”１”）が自動的に書き込まれ、保持されるような設定とすればよい。

バックアップ・リカバリー・ドライバ１０３ｃの一例として、図１３（Ａ）にバックアッ
プ・リカバリー・ドライバ１０３ｅを示す。バックアップ・リカバリー・ドライバ１０３
ｅは行（あるいはより大きな単位）ごとに設けられたバックアップ・リカバリー出力回路
１５１（１）乃至バックアップ・リカバリー出力回路１５１（ｎ）を有する。

バックアップ・リカバリー出力回路１５１（１）乃至バックアップ・リカバリー出力回路
１５１（ｎ）には、それぞれ、ダーティー・イネーブル信号ＤＥ（１）乃至ダーティー・
イネーブル信号ＤＥ（ｎ）が入力され、これは、バックアップ・リカバリー出力回路１５
１（１）乃至バックアップ・リカバリー出力回路１５１（ｎ）内部に記憶される。

また、バックアップ・リカバリー出力回路１５１（１）乃至バックアップ・リカバリー出
力回路１５１（ｎ）には、それぞれ、バックアップ・イネーブル信号ＢＫＥ、リカバリー
・イネーブル信号ＲＣＥが入力される。バックアップ・イネーブル信号ＢＫＥとリカバリ
ー・イネーブル信号ＲＣＥはバックアップ・リカバリー信号ＢＲＳを構成する（一部ある
いは全部の）信号である。

バックアップ・リカバリー出力回路１５１（１）乃至バックアップ・リカバリー出力回路
１５１（ｎ）は、それぞれ、制御線ＣＬ（１）乃至制御線ＣＬ（ｎ）に接続される。

なお、図１３（Ｂ）に示すバックアップ・リカバリー・ドライバ１０３ｆのように、例え
ば、バックアップ・リカバリー出力回路１５１と制御線ＣＬの間に昇圧回路１５２あるい
はその他の回路を有してもよい。

バックアップ・リカバリー出力回路１５１の例を図１４（Ａ）に示す。バックアップ・リ
カバリー出力回路１５１はＳＲフリップフロップ１５３、ＡＮＤゲート１５４、ＮＯＲゲ
ート１５５、直列された奇数個のインバータ１５６を有する。ＡＮＤゲート１５４とＮＯ
Ｒゲート１５５はＡＯＩ（ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ）ゲートを構成する。

ＳＲフリップフロップ１５３の端子Ｓにはダーティー・イネーブル信号ＤＥが、端子Ｒに
はリカバリー・イネーブル信号ＲＣＥが入力される。回路特性上、ダーティー・イネーブ
ル信号ＤＥとリカバリー・イネーブル信号ＲＣＥが同時にハイとなることはない。また、
バックアップ・イネーブル信号ＢＫＥとリカバリー・イネーブル信号ＲＣＥが同時にハイ
となることもない。

後者の特徴に着目すれば、ＮＯＲゲート１５５の代わりにＸＯＲゲートやＸＮＯＲゲート
を用いてもよい。なお、ＸＯＲゲートを使用する場合には、インバータ１５６は０または
偶数個となる（図１５（Ａ）参照）。

また、ＡＮＤゲート１５４は、一般的に、図１５（Ｂ）に示されるようにＮＡＮＤゲート
１６２とインバータ１６３を直列に接続するものであり、ＮＡＮＤゲート１６２の出力信
号はインバータ１６３の出力信号を反転したものである。これらをＸＯＲゲートの入力信
号に用いてもよい。

図１５（Ｂ）に示すように、ＸＯＲゲート１６１は、Ｐ型トランジスタ１６４ａ、Ｎ型ト
ランジスタ１６４ｂ、Ｐ型トランジスタ１６４ｃ、Ｎ型トランジスタ１６４ｄを有する。
図１５（Ｂ）のＸＯＲゲート１６１では、リカバリー・イネーブル信号ＲＣＥとＡＮＤゲ
ート１５４の出力信号に加えて、ＡＮＤゲート１５４の出力信号の反転信号が入力される
ので、通常のＸＯＲゲートで必要とされるインバータが不要である。

図１４（Ａ）では、バックアップ・イネーブル信号ＢＫＥとＳＲフリップフロップ１５３
の出力がともにハイのとき、ＡＮＤゲート１５４がハイを出力する。しかし、同様な機能
はＡＮＤゲート以外でも実現できる。

例えば、ＳＲフリップフロップ１５３が、ダーティーな状態の際にはローを、クリーンな
場合にはハイを出力するように設定し、ＳＲフリップフロップ１５３の出力と、バックア
ップ・イネーブル信号ＢＫＥの反転信号（すなわち、通常はハイであるが、バックアップ
の際にはローとなる信号）をＮＯＲゲートに入力する構成でもよい。

また、図１４（Ａ）では、ＮＯＲゲート１５５により、リカバリー・イネーブル信号ＲＣ
Ｅ、あるいは、ＡＮＤゲート１５４の出力のいずれかがハイとなるときに、ＮＯＲゲート
１５５の出力がローとなる。しかしながら、同様な機能はＮＯＲゲート以外でも実現でき
る。例えば、上記のようにＮＯＲゲートの代わりにＸＯＲゲートを用いることもできる。

このように、バックアップ・リカバリー出力回路１５１をより一般化して表現すれば、Ｓ
Ｒフリップフロップ１５３（あるいはそれと同等な機能を有する回路）の出力と、バック
アップ・イネーブル信号ＢＫＥあるいはその反転信号が入力される第１の回路と、第１の
回路の出力とリカバリー・イネーブル信号ＲＣＥあるいはその反転信号が入力される第２
の回路とを有し、第１の回路および第２の回路はＯＲ論理、ＮＯＲ論理、ＡＮＤ論理、Ｎ
ＡＮＤ論理、ＸＮＯＲ論理あるいはＸＯＲ論理のいずれか少なくとも１つを実現できる回
路である。

また、バックアップ・リカバリー出力回路１５１は、以下の表１に示される真理値表ある
いはその派生物（Ｄｅｒｉｖａｔｉｖｅ、後述する）を満たす三入力の論理回路を有する
回路でもよい。

表中、ＳＲ−ＦＦとは図１４（Ａ）のＳＲフリップフロップ１５３の出力信号であり、こ
こでは、ダーティーな場合を”１”、クリーンな場合を”０”とする。また、ＢＫＥはバ
ックアップ・イネーブル信号ＢＫＥであり、ここでは、バックアップ処理をおこなうとき
を”１”、その他の場合を”０”とする。また、ＲＣＥはリカバリー・イネーブル信号Ｒ
ＣＥであり、ここでは、リカバリー処理をおこなうときを”１”、その他の場合を”０”
とする。

表１においてＯＵＴ＿ＡおよびＯＵＴ＿Ｂは、三入力の論理回路の出力信号であり、ＯＵ
Ｔ＿ＢはＯＵＴ＿Ａの反転信号である。ＯＵＴ＿ＡおよびＯＵＴ＿Ｂのいずれか一方が出
力されればよい。なお、表中、”ａｎｙ”は、”１”でも”０”でもよいことを意味する
。上記のように、バックアップ・イネーブル信号ＢＫＥとリカバリー・イネーブル信号Ｒ
ＣＥが同時にハイとなることがないので、このような組み合わせが現実的な意味を持たな
いためである。

例えば、図１４（Ａ）のＡＯＩゲートはこの論理式のＯＵＴ＿Ｂを満たす。ＡＯＩゲート
はバックアップ・イネーブル信号ＢＫＥとリカバリー・イネーブル信号ＲＣＥがともに”
１”のときにＯＵＴ＿Ｂは”０”である。しかし、上述のとおり、このときのＯＵＴ＿Ｂ
は”１”でも”０”でもよい。したがって、ＯＵＴ＿Ｂが得られる論理ゲートはＡＯＩゲ
ートに限定されない。

また、論理ゲートに限定されず、マルチプレクサにより、表１の真理値表およびその派生
物を実現させることもできる。

図１６（Ａ）のマルチプレクサ１６５ａは、複数のスイッチを有し、スイッチの組み合わ
せによりＯＵＴ＿Ａが”０”（電位ＶＳＳＳ）か”１”（電位ＶＤＤＨ）となる。なお、
上記のように、リカバリー・イネーブル信号ＲＣＥが”１”であればＯＵＴ＿Ａが”１”
であること、および、バックアップ・イネーブル信号ＢＫＥが”０”であればＯＵＴ＿Ａ
が”０”であるから、通常の三入力マルチプレクサに比べて構造が簡略化できる。また、
表１のＯＵＴ＿Ｂを出力するには、図１６（Ｂ）に示すマルチプレクサ１６５ｂのような
回路構成とすればよい。

表１のＳＲ−ＦＦの”０”と”１”を、以下の表２のように入れ替えてもよい。

同様に、独立に、ＢＫＥの”０”と”１”を入れ替えても、ＲＣＥの”０”と”１”を入
れ替えてもよい。このように”０”と”１”を入れ替えたものを派生物と呼ぶ。ＳＲ−Ｆ
ＦとＢＫＥとＲＣＥの”０”と”１”を独立に入れ替えることにより、表１と表２以外に
６種類の派生物がある。

ＳＲフリップフロップ１５３の回路構成例は図１４（Ｂ）に示される。ＳＲフリップフロ
ップ１５３は、インバータ１５７ａ、インバータ１５７ｂ、ＮＡＮＤゲート１５８ａ、Ｎ
ＡＮＤゲート１５８ｂを有する。インバータ１５７ａには、ダーティー・イネーブル信号
ＤＥが、インバータ１５７ｂにはリカバリー・イネーブル信号ＲＣＥが入力される。また
、ＮＡＮＤゲート１５８ｂの出力がＮＡＮＤゲート１５８ａに、また、ＮＡＮＤゲート１
５８ａの出力がＮＡＮＤゲート１５８ｂに入力される。

なお、ダーティー・イネーブル信号ＤＥやリカバリー・イネーブル信号ＲＣＥの定義によ
っては、インバータ１５７ａ、インバータ１５７ｂのいずれか一方、あるいは双方が不要
な場合もある。例えば、ダーティーな状態を表すダーティー・イネーブル信号ＤＥがロー
である場合には、インバータ１５７ａは不要である。

後述するようにダーティー・イネーブル信号ＤＥはＡＮＤゲートの出力として得られる場
合があるが、ＡＮＤゲートはＮＡＮＤゲートとインバータの直列接続で構成されることが
多い。したがって、インバータ１５７ａの出力信号とＡＮＤゲート中のＮＡＮＤゲートの
出力信号は同じであるので、この場合もインバータ１５７ａは不要である。

図１４（Ｂ）に示されるＳＲフリップフロップ１５３では、ダーティー・イネーブル信号
ＤＥが一度でもハイとなると端子Ｑの電位はハイを維持する。２回目にダーティー・イネ
ーブル信号ＤＥがハイとなっても同じである。ただし、リカバリー・イネーブル信号ＲＣ
Ｅがハイとなると端子Ｑの電位はローに転換し、その状態を維持する。

なお、ＳＲフリップフロップ１５３において、ダーティー・イネーブル信号ＤＥとリカバ
リー・イネーブル信号ＲＣＥが入力する端子を入れ替えると、リカバリー・イネーブル信
号ＲＣＥがハイとなると端子Ｑの電位はハイに、ダーティー・イネーブル信号ＤＥがハイ
となると端子Ｑの電位はローになる。

図１７（Ａ）および図１７（Ｂ）を用いて、バックアップ・リカバリー出力回路１５１お
よびそれに関連する回路の動作例を説明する。

まず、リカバリーの動作について図１７（Ａ）を用いて説明する。最初、パワーゲーティ
ング信号ＰＧ＿Ｍ、パワーゲーティング信号ＰＧ＿Ｐはともにハイの状態である。このと
き、図９に示すパワーゲーティングトランジスタ１２５乃至パワーゲーティングトランジ
スタ１２７はいずれもオフである（期間ＳＤ）。

次に、パワーゲーティング信号ＰＧ＿Ｐがローとなり、パワーゲーティングトランジスタ
１２５とパワーゲーティングトランジスタ１２７がオンとなり、ビット線ドライバ１０１
、ワード線ドライバ１０２、バックアップ・リカバリー・ドライバ１０３（バックアップ
・リカバリー出力回路１５１を含む）に電源が供給される（期間ＰＰ＿ＯＮ）。

さらに、リカバリー・イネーブル信号ＲＣＥがハイとなる（期間ＲＣ）。図１４（Ａ）の
ＡＯＩゲートは、リカバリー・イネーブル信号ＲＣＥがハイであれば、ＡＮＤゲート１５
４の出力に関わらずローを出力するため、リカバリー・イネーブル信号ＲＣＥがハイであ
る期間には、制御線ＣＬの電位はハイとなる。

この結果、メモリセルＭＣ内のトランジスタ１０９、トランジスタ１１０がオンとなり、
容量素子１１１、容量素子１１２に蓄積されていた電荷が、インバータ１０５、インバー
タ１０６の入力端子に移動する。

なお、同時に、リカバリー・イネーブル信号ＲＣＥがハイで、ダーティー・イネーブル信
号ＤＥがローであるので、ＳＲフリップフロップ１５３の端子Ｑの電位はローを出力し、
その状態を維持する。すなわち、リカバリー・イネーブル信号ＲＣＥは、ＳＲフリップフ
ロップ１５３のリセットもおこなう。

その後、パワーゲーティング信号ＰＧ＿Ｍがローとなり、パワーゲーティングトランジス
タ１２６がオンとなる（期間ＰＭ＿ＯＮ）。メモリセルアレイ１０４（すなわち、インバ
ータ１０５、インバータ１０６）に電源が供給され、インバータ１０５、インバータ１０
６は、それぞれ、容量素子１１１、容量素子１１２に蓄積されていた電位に応じた電位を
出力する。その後、リカバリー・イネーブル信号ＲＣＥがローとなり、通常の駆動状態と
なる。

通常の駆動状態において、メモリセルＭＣのデータが書き換えられた場合（ダーティーな
場合）には、ダーティー・イネーブル信号ＤＥがハイとなる。このとき、バックアップ・
イネーブル信号ＢＫＥとリカバリー・イネーブル信号ＲＣＥはいずれもローであるので、
ＳＲフリップフロップ１５３の端子Ｑの電位はハイに転換し、その状態を維持する。ただ
し、図１４（Ａ）のＡＯＩゲートの出力はバックアップ・イネーブル信号ＢＫＥあるいは
リカバリー・イネーブル信号ＲＣＥがローである限り、ハイを維持するので、制御線ＣＬ
の電位はローを維持する。

メモリセルＭＣのデータが書き換えられなかった場合（クリーンな場合）には、ダーティ
ー・イネーブル信号ＤＥがハイとなることはなく、ＳＲフリップフロップ１５３の端子Ｑ
の電位はローを維持する。また、図１４（Ａ）のＡＯＩゲートの出力はハイを維持し、制
御線ＣＬの電位はローのままである。

次に、図１７（Ｂ）を用いてバックアップの際の動作について説明する。バックアップの
際には、バックアップ・イネーブル信号ＢＫＥがハイとなる（期間ＢＫ）。

したがって、ＳＲフリップフロップ１５３の端子Ｑの電位がハイの場合（ダーティーな場
合）には、図１４（Ａ）のＡＯＩゲートはローを出力し、制御線ＣＬの電位はハイとなる
。この結果、制御線ＣＬに接続するトランジスタ１０９、トランジスタ１１０はオンとな
り、インバータ１０５、インバータ１０６のデータが容量素子１１１、容量素子１１２に
コピーされる。

一方、ＳＲフリップフロップ１５３の端子Ｑの電位がローの場合には、バックアップ・イ
ネーブル信号ＢＫＥがハイとなっても、図１４（Ａ）のＡＯＩゲートの出力はハイを維持
するので、制御線ＣＬの電位はローを維持する。すなわち、この場合には、バックアップ
処理はおこなわれない。

バックアップ・イネーブル信号ＢＫＥがローとなってしばらくしてから（期間ＳＰの後）
、パワーゲーティング信号ＰＧ＿Ｍ、パワーゲーティング信号ＰＧ＿Ｐをハイとする（期
間ＳＤ）。その際には、図１７（Ｂ）に示すように、パワーゲーティング信号ＰＧ＿Ｍを
ハイとして、しばらくしてから、パワーゲーティング信号ＰＧ＿Ｐをハイとしてもよいし
、パワーゲーティング信号ＰＧ＿Ｍとパワーゲーティング信号ＰＧ＿Ｐをほぼ同時にハイ
としてもよい。なお、パワーゲーティング信号ＰＧ＿Ｍのみをハイとして、パワーゲーテ
ィング信号ＰＧ＿Ｐはローのままでもよい。

ダーティー・イネーブル信号ＤＥは、少なくともライトイネーブル信号ＷＥと、ダーティ
ーかクリーンかを判断する対象領域を特定することのできる信号により作成できる。後者
の例としては、ロウアドレス信号ＲＡ、サブアレイ選択信号ＳＥＬ（これらはアドレスデ
ータＡＤＤＲに含まれる）等を挙げることができる。

例えば、図１４（Ｃ）に示すように、ＡＮＤゲート１５９ａに、サブアレイ選択信号ＳＥ
Ｌとライトイネーブル信号ＷＥを入力して得られるダーティー・イネーブル信号ＤＥは、
特定のサブアレイのメモリセルＭＣが書き換えられる際にハイとなる。特定のサブアレイ
へのアクセスがあっても、読み出しだけの場合には、ライトイネーブル信号ＷＥがハイと
ならないので、ダーティー・イネーブル信号ＤＥはローのままである。

例えば、図１４（Ｄ）に示すように、ＡＮＤゲート１５９ｂに、第ｋ行のロウアドレス信
号ＲＡ（ｋ）とサブアレイ選択信号ＳＥＬとライトイネーブル信号ＷＥを入力して得られ
るダーティー・イネーブル信号ＤＥ（ｋ）は、特定のサブアレイの第ｋ行のメモリセルＭ
Ｃが書き換えられる際にハイとなる。なお、サブアレイを特定する必要がなければサブア
レイ選択信号ＳＥＬを入力しなくてもよい。

例えば、図１４（Ｅ）に示すように、第ｉ行のロウアドレス信号ＲＡ（ｉ）、第ｊ行のロ
ウアドレス信号ＲＡ（ｊ）、第ｋ行のロウアドレス信号ＲＡ（ｋ）をＯＲゲート１６０に
入力して得られた出力と、サブアレイ選択信号ＳＥＬと、ライトイネーブル信号ＷＥと、
をＡＮＤゲート１５９ｃに入力して得られるダーティー・イネーブル信号ＤＥ（ｉ，ｊ，
ｋ）は、特定のサブアレイの第ｉ行、第ｊ行、第ｋ行のいずれかのメモリセルＭＣが書き
換えられる際にハイとなる。なお、サブアレイを特定する必要がなければサブアレイ選択
信号ＳＥＬを入力しなくてもよい。第ｉ行、第ｊ行、第ｋ行は連続していてもよいし、連
続していなくてもよい。

図１４（Ｅ）の回路では、３行単位でのダーティー・イネーブル信号ＤＥを出力するが、
同様にして、８行単位、１６行単位でのダーティー・イネーブル信号ＤＥを出力できる。

例えば、１行ごとにダーティーか否かを判断して、選択的にバックアップをおこなうと、
効率的にバックアップをおこなうことができる。ただし、この場合には、バックアップ・
リカバリー出力回路１５１をすべての行に設ける必要があり、そのための回路や面積がよ
り多く必要とされる。

逆に、例えば、図１０に示すようにメモリセルアレイ単位でダーティーか否かを判断して
、バックアップをおこなうと、ほとんどの行がクリーンな場合にも同時にバックアップす
ることとなる。

このように、どの程度の細かさ（粒度）で選択的にバックアップをおこなうかは、許容さ
れる回路構成や面積、求められる消費電力等を考慮して決定される。例えば、キャッシュ
メモリのうち、Ｌ１には、１行ごとの選択的バックアップをおこなう構成とし、Ｌ２には
４行ごとの選択的バックアップをおこなう構成とし、Ｌ３には１６行ごとの選択的バック
アップをおこなう構成というように、下層ほど、選択的バックアップをおこなう単位を大
きくしてもよい。

図１８に、図１４（Ａ）で示したバックアップ・リカバリー出力回路１５１を複数有する
バックアップ・リカバリー・ドライバ１０３ｅの例を示す。バックアップ・リカバリー・
ドライバ１０３ｅでは、例えば、１行ごとのダーティー・イネーブル信号ＤＥ（ダーティ
ー・イネーブル信号ＤＥ（１）乃至ダーティー・イネーブル信号ＤＥ（ｎ））が入力され
る。

なお、図１８に示すバックアップ・リカバリー・ドライバ１０３ｅに、３行ごとのダーテ
ィー・イネーブル信号ＤＥ（ダーティー・イネーブル信号ＤＥ（１，２，３）、ダーティ
ー・イネーブル信号ＤＥ（４，５，６））を入力する場合は、図１９のようになる。なお
、バッファー１１３は必ずしも必要ではない。

なお、ＳＲフリップフロップ１５３あるいはそれと同等な機能を有する回路は図１４（Ｂ
）に示されるものに限られない。その他の回路構成を適宜変更することにより、Ｄラッチ
、Ｄフリップフロップ、ＳＲ−ＮＯＲラッチ等を用いてもよい。

例えば、図２０（Ａ）に示されるようなフリップフロップ１７１でもよい。フリップフロ
ップ１７１は、インバータ１７２ａとインバータ１７２ｂで形成されるループの状態を、
Ｎ型トランジスタ１７３ａとＰ型トランジスタ１７３ｂをオンにするか、Ｎ型トランジス
タ１７３ｃとＰ型トランジスタ１７３ｄをオンにするか、によって変更できるものである
。

なお、フリップフロップ１７１には、ダーティー・イネーブル信号ＤＥの反転信号である
反転ダーティー・イネーブル信号ＤＥｂも入力されるが、これは、ダーティー・イネーブ
ル信号ＤＥをインバータで反転することでも得られる。しかし、図２０（Ｂ）に示すよう
に、ダーティー・イネーブル信号ＤＥを作成する中間段階でも得ることができる。

図１４（Ｃ）乃至図１４（Ｅ）に関連して説明したように、ダーティー・イネーブル信号
ＤＥは、例えば、ライトイネーブル信号ＷＥとアドレス情報を含む信号（例えば、ロウア
ドレス信号ＲＡ等）をＡＮＤゲートに入力して得られる。図２０（Ｂ）に示すように、一
般にＡＮＤゲート１７５はＮＡＮＤゲート１７６の出力をインバータ１７７で反転して得
られるので、ＮＡＮＤゲート１７６の出力が、反転ダーティー・イネーブル信号ＤＥｂで
ある。

例えば、リカバリー・イネーブル信号ＲＣＥがローであると、Ｎ型トランジスタ１７３ａ
のゲートの電位はロー、Ｐ型トランジスタ１７３ｂのゲートの電位は（リカバリー・イネ
ーブル信号ＲＣＥが、インバータ１７４で反転されて）ハイであるため、Ｎ型トランジス
タ１７３ａとＰ型トランジスタ１７３ｂはオフである。

同様に、ダーティー・イネーブル信号ＤＥがロー（反転ダーティー・イネーブル信号ＤＥ
ｂはハイ）であると、Ｎ型トランジスタ１７３ｃのゲートの電位はロー、Ｐ型トランジス
タ１７３ｄのゲートの電位は、ハイであるため、Ｎ型トランジスタ１７３ｃとＰ型トラン
ジスタ１７３ｄはオフである。

次に、リカバリー・イネーブル信号ＲＣＥがハイになると、Ｎ型トランジスタ１７３ａの
ゲートの電位はハイ、Ｐ型トランジスタ１７３ｂのゲートの電位はローとなるため、Ｎ型
トランジスタ１７３ａとＰ型トランジスタ１７３ｂはオンとなり、端子Ｑから電位ＶＳＳ
Ｓ（ロー）が出力されるようになる（リセット）。これは、リカバリー・イネーブル信号
ＲＣＥがローとなった後も持続する。

一方、ダーティー・イネーブル信号ＤＥがハイ（反転ダーティー・イネーブル信号ＤＥｂ
はロー）となると、Ｎ型トランジスタ１７３ｃのゲートの電位はハイ、Ｐ型トランジスタ
１７３ｄのゲートの電位は、ローとなるため、Ｎ型トランジスタ１７３ｃとＰ型トランジ
スタ１７３ｄはオンとなり、端子Ｑから電位ＶＤＤＨ（ハイ）が出力されるようになる（
セット）。これは、ダーティー・イネーブル信号ＤＥがローとなった後も、また、その後
さらに、ダーティー・イネーブル信号ＤＥがハイとなることがあっても持続する。

このように、フリップフロップ１７１の動作はＳＲフリップフロップ１５３と同様である
ので、図１４（Ａ）のＡＯＩゲートに、フリップフロップ１７１の端子Ｑの出力を入力し
てもよい。

なお、インバータ１７２ａとインバータ１７２ｂで形成されるループに、電源供給が再開
されると、必ず、あるいは、高い確率で、端子Ｑの出力がローとなるように、インバータ
１７２ａとインバータ１７２ｂ中のトランジスタの大きさ等を設計してもよい。

この場合、上記の期間ＰＰ＿ＯＮの状態で、端子Ｑの電位が自動的に、必ず、あるいは、
高い確率でローとなるので、リカバリー・イネーブル信号ＲＣＥを入力することや、Ｎ型
トランジスタ１７３ａとＰ型トランジスタ１７３ｂ、インバータ１７４は不要となる（図
２０（Ｃ）参照）。

例えば、インバータ１７２ａのＮ型トランジスタのチャネル幅／チャネル長比をＰ型トラ
ンジスタの移動度の差を考慮した実効的なチャネル幅／チャネル長比よりも大きくするこ
とや、インバータ１７２ｂのＮ型トランジスタのチャネル幅／チャネル長比をＰ型トラン
ジスタの移動度の差を考慮した実効的なチャネル幅／チャネル長比よりも小さくすること
等により実現できる。

以上の説明から明らかなように、ＳＲフリップフロップ１５３あるいはそれに相当する回
路は、ある端子に第１の信号が入力された場合には、第１の信号に応じた信号を、第１の
信号が終了した後も出力し続け、他の端子から第２の信号が入力された場合には、第２の
信号に応じた信号を、第２の信号が終了した後も出力し続ける性質を有するものであれば
よい。

そのためには、何らかの回路素子の出力が、別の同種あるいは異種の回路素子に入力され
る構成となっているとよい。例えば、図１４（Ｂ）の場合の回路素子はＮＡＮＤゲート１
５８ａ、ＮＡＮＤゲート１５８ｂであり、図２０（Ａ）の場合の回路素子はインバータ１
７２ａ、インバータ１７２ｂである。一般的に表現すれば、回路素子は、Ｐ型トランジス
タのドレインとＮ型トランジスタのドレインが接続され、その接続部分から信号が出力さ
れる。

以上の例では、制御線ＣＬはワード線ＷＬと平行に設けられているが、ビット線ＢＬａと
平行に設けられてもよい。例えば、図１０に示されるようにメモリセルアレイ単位で選択
的にバックアップをおこなう場合には、制御線ＣＬがワード線ＷＬと平行でなくてもよい
。その場合、バックアップ・リカバリー・ドライバは、間にメモリセルアレイを挟んで、
ビット線ドライバと向き合うように配置されてもよいし、ビット線ドライバの内部に設け
られていてもよいし、ビット線ドライバの外側に設けられていてもよいし、ビット線ドラ
イバとメモリセルアレイの間に設けられていてもよいし、メモリセルアレイ内部に設けら
れていてもよい。また、以上の例では、メモリセルとして、図１（Ｂ）に示される回路構
成のものを用いたが、これに限られず、何らかの手段で電源供給がない状態でもデータを
保持できる部分をメモリセル内に有し、電源供給が絶たれる前にデータをその部分にバッ
クアップし、電源供給が再開された後で、バックアップしたデータを元にデータを回復で
きる構成のものであればよい。

（実施の形態２）
本実施の形態では、実施の形態１で説明した記憶装置１００（あるいは記憶装置１００ａ
乃至記憶装置１００ｇ）を、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）と
単結晶シリコンを用いたトランジスタ（Ｓｉトランジスタ）を含む半導体装置で作製する
場合の具体的なデバイス構造について説明する。

＜デバイス構造＞
図２１（Ａ）は、ＯＳトランジスタとＳｉトランジスタを含む半導体装置のデバイス構造
の一例を示す断面図である。図２１（Ａ）には、このような半導体装置として記憶装置１
００を示している。なお、図２１（Ａ）は、記憶装置１００を特定の面で切った断面図で
はなく、記憶装置１００の積層構造を説明するための図面である。図２１（Ａ）には、代
表的に、記憶装置１００のメモリセルアレイ１０４（あるいはメモリセルＭＣ）を構成す
るインバータ１０６、トランジスタ１０９、容量素子１１１を示している。トランジスタ
２０２及びトランジスタ２０３は、インバータ１０６を構成するＳｉトランジスタである
。トランジスタ２０２はｐチャネル型であり、トランジスタ２０３はｎチャネル型である
インバータ１０６上に、トランジスタ１０９および容量素子１１１が積層されている。

半導体基板を用いて記憶装置１００が作製される。半導体基板として、バルク状の単結晶
シリコンウェハ２０１が用いられている。なお、記憶装置１００の基板は、バルク状の単
結晶シリコンウェハに限定されるものではなく、様々な半導体基板を用いることができる
。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。

トランジスタ２０２、トランジスタ２０３は、単結晶シリコンウェハ２０１に、ＣＭＯＳ
プロセスを用いて作製することができる。絶縁層２１０は、これらトランジスタを電気的
に分離するための絶縁物である。トランジスタ２０２、トランジスタ２０３を覆って、絶
縁層２１１が形成されている。絶縁層２１１上には、導電体２３１乃至導電体２３３が形
成されている。絶縁層２１１に設けられた開口に、導電体２２１乃至導電体２２４が形成
されている。導電体２２１乃至導電体２２４、導電体２３１乃至導電体２３３により、図
示のようにトランジスタ２０２のドレインとトランジスタ２０３のドレインを接続してイ
ンバータ１０６を構成している。

トランジスタ２０２、トランジスタ２０３上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎ
ｄ ｏｆ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶
縁層２１２乃至絶縁層２１４および導電体２４１乃至導電体２４５、導電体２５１乃至導
電体２５６、導電体２６１乃至導電体２６５により３層の配線層が形成されている。

この配線層を覆って絶縁層２７６が形成される。絶縁層２７６上に、トランジスタ１０９
および容量素子１１１が形成されている。

トランジスタ１０９は、酸化物半導体層２７１、導電体２８１、導電体２８２、導電体２
９１を有する。酸化物半導体層２７１にチャネル形成領域が存在する。導電体２９１はゲ
ート電極を構成し、導電体２８１、２８２は、それぞれ、ソース電極、ドレイン電極を構
成する。導電体２８２は、導電体２５１乃至導電体２５６により、インバータ１０６に接
続されている。

なお、導電体２８２は、図示されていないインバータ１０５の入力端子（すなわち、イン
バータ１０５を構成するトランジスタのゲート電極）にも接続する。

容量素子１１１は、ＭＩＭ型の容量素子であり、電極として導電体２８１および導電体２
９２を有し、誘電体（絶縁膜）として、絶縁層２７７を有する。絶縁層２７７は、トラン
ジスタ１０９のゲート絶縁層を構成する絶縁物でもある。

トランジスタ１０９および容量素子１１１を覆って、絶縁層２７８が形成されている。絶
縁層２７８上には、導電体２９６、導電体２９７が形成されている。導電体２９６、導電
体２９７は、それぞれ、トランジスタ１０９、容量素子１１１に接続されており、これら
の素子を配線層に設けられた配線に接続するため電極（配線）として設けられている。例
えば図示のように、導電体２９６は、導電体２６２乃至導電体２６５、導電体２８４によ
り、導電体２６１に接続されている。導電体２９７は、導電体２４２乃至導電体２４５、
導電体２８３により、導電体２４１に接続されている。

半導体装置を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導電膜等
）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積
（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成すること
ができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法が
用いられる。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子
層成膜）法を使ってもよい。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。

記憶装置１００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することが
できる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニ
ウムおよび酸化タンタル等でなる膜があげられる。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

記憶装置１００の導電体は、単層の導電膜で、または２層以上の導電膜で形成することが
できる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタ
ル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、
マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。
また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた
多結晶シリコン膜等を用いることができる。

＜トランジスタの他の構成例＞
半導体装置を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図２１（Ａ）に
限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。

また、ＯＳトランジスタを図２１（Ｂ）に示すような構造とすることができる。図２１（
Ｂ）の例では、トランジスタ１０９には、さらに酸化物半導体層２７３が設けられている
。図２１（Ｂ）のトランジスタ１０９も、酸化物半導体層２７１にチャネルが形成される
。

図２１（Ｂ）のトランジスタ１０９を作製するには、導電体２８１、導電体２８２を形成
した後、酸化物半導体層２７３を構成する酸化物半導体膜、絶縁層２７７を構成する絶縁
膜、および導電体２９１を構成する導電膜を積層する。そして、この導電膜をエッチング
するためのレジストマスクを用いて、この積層膜をエッチングすることで、酸化物半導体
層２７３、導電体２９１が形成される。この場合、容量素子１１１においては、絶縁層２
７７は、導電体２９２に覆われていない領域が除去されている。

例えば、図２１（Ａ）のトランジスタ１０９において、酸化物半導体層２７１を構成元素
の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系
酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層と
も、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。

例えば、酸化物半導体層２７１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、
一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸
化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：
６：４、または１：９：６の酸化物膜で形成することができる。

また、図２１（Ｂ）において、酸化物半導体層２７１を２層構造とし、酸化物半導体層２
７３を単層構造とし、３層の酸化物半導体膜からトランジスタ１０９を形成してもよい。
この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成して
もよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で酸化物半導体層２７１および酸化物半導体層２７
３を形成する場合、酸化物半導体層２７１の下層と酸化物半導体層２７３は、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：
６の酸化物膜で形成し、酸化物半導体層２７１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝
１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。

図２２に、ＳｉトランジスタおよびＯＳトランジスタの他の構成例を示す。

図２２は、Ｓｉトランジスタ、ＯＳトランジスタの構成の一例を示す断面図である。図２
２において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）にお
けるＳｉトランジスタであるトランジスタ２０２及びＯＳトランジスタであるトランジス
タ１０９の断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネル長方向に直角な方向
）における同断面図を示す。ただし、レイアウトにおいてトランジスタ２０２のチャネル
長方向とトランジスタ１０９のチャネル長方向とが、必ずしも一致していなくともよい。
図２２は、断面構造を説明するための図である。また、図２２では、酸化物半導体膜にチ
ャネル形成領域を有するＯＳトランジスタであるトランジスタ１０９が、単結晶のシリコ
ンのチャネル形成領域を有するトランジスタ２０２上に形成されている場合を例示してい
る。図２２では、単結晶シリコン基板を基板３００として用いる場合を例示している。な
お、基板３００に、複数の導電型の異なる層もしくはウェルが積層する構造が設けられて
もよい。

また、トランジスタ２０２は、素子分離法により、他の半導体素子と電気的に分離されて
いる。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２２では、トレンチ分離法を用いてト
ランジスタ２０２を電気的に分離する場合を例示している。エッチング等により基板３０
０に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物
をエッチング等により部分的に除去することで形成される素子分離領域３０１により、ト
ランジスタ２０２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板３００の凸部には、トランジスタ２０２の不純
物領域３０２及び不純物領域３０３と、不純物領域３０２及び不純物領域３０３に挟まれ
たチャネル形成領域３０４とが存在する。さらに、トランジスタ２０２は、チャネル形成
領域３０４を覆う絶縁層３０５と、絶縁層３０５を間に挟んでチャネル形成領域３０４と
重なるゲート電極３０６とを有する。

トランジスタ２０２では、チャネル形成領域３０４における凸部の側部及び上部と、ゲー
ト電極３０６とが絶縁層３０５を間に挟んで重なることで、チャネル形成領域３０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２０２の
基板上における専有面積を小さく抑えつつ、トランジスタ２０２におけるキャリアの移動
量を増加させることができる。その結果、トランジスタ２０２は、オン電流が大きくなる
。特に、チャネル形成領域３０４における凸部のチャネル幅方向の長さ（チャネル幅）を
Ｗ、チャネル形成領域３０４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚
さＴの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため
、トランジスタ２０２のオン電流をより大きくすることができる。

なお、バルクの半導体基板を用いたトランジスタ２０２の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。

トランジスタ２０２上には、絶縁層３１１が設けられている。絶縁層３１１には開口部が
形成されている。そして、上記開口部には、不純物領域３０２、不純物領域３０３にそれ
ぞれ電気的に接続されている導電体３１２、導電体３１３と、ゲート電極３０６に電気的
に接続されている導電体３１４とが、形成されている。導電体３１２は、絶縁層３１１上
に形成された導電体３１６に電気的に接続されており、導電体３１３は、絶縁層３１１上
に形成された導電体３１７に電気的に接続されており、導電体３１４は、絶縁層３１１上
に形成された導電体３１８に電気的に接続されている。

導電体３１６乃至導電体３１８上には、絶縁層３２０が設けられている。絶縁層３２０上
には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層３２１が設けられて
いる。絶縁層３２１上には絶縁層３２２が設けられており、絶縁層３２２上には、トラン
ジスタ１０９が設けられている。

絶縁層３２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である
程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を
示す絶縁層３２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることがで
きる。

トランジスタ１０９は、酸化物半導体層３３０、酸化物半導体層３３０に接する導電体３
３２及び導電体３３３、酸化物半導体層３３０を覆っている絶縁層３３１、並びに、絶縁
層３３１を間に挟んで酸化物半導体層３３０と重なるゲート電極３３４を有する。導電体
３３２及び導電体３３３は、ソース電極またはドレイン電極として機能する。導電体３３
３は、絶縁層３２０乃至絶縁層３２２に設けられた開口において導電体３１８に接続され
ている。

図示されていないが、トランジスタ１０９上に、絶縁層が設けられてもよい。絶縁層には
開口部が設けられ、上記開口部においてゲート電極３３４に接する導電体が、絶縁層上に
設けられてもよい。

なお、図２２において、トランジスタ１０９は、ゲート電極３３４を酸化物半導体層３３
０の片側において少なくとも有していればよいが、絶縁層３２２を間に挟んで酸化物半導
体層３３０と重なるゲート電極を、さらに有していてもよい。

トランジスタ１０９が、一対のゲート電極を有している場合、一方のゲート電極にはオン
状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が
独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さ
の電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が
与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トラン
ジスタの閾値電圧を制御することができる。

また、図２２では、トランジスタ１０９が、一のゲート電極３３４に対応した一のチャネ
ル形成領域を有する、シングルチャネル構造である場合を例示している。トランジスタ１
０９に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導
体層に複数のチャネル形成領域を有する、マルチチャネル構造とすることができる。

図２２には、トランジスタ１０９は、酸化物半導体層３３０が、酸化物半導体層３３０ａ
乃至酸化物半導体層３３０ｃでなる３層構造の例を示している。特に、酸化物半導体層３
３０ａおよび酸化物半導体層３３０ｂの側面を酸化物半導体層３３０ｃが覆うような構造
である。ただし、酸化物半導体層３３０ａ乃至酸化物半導体層３３０ｃのいずれか一つあ
るいは二つがなくてもよい。例えば、トランジスタ１０９が有する酸化物半導体層３３０
が、単層の金属酸化物膜で構成されていてもよい。

（実施の形態３）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体について説明する。

ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅ
ｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる
水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のこ
とをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質
的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密
度が、１×１０^１７／ｃｍ^３未満であることをいう。キャリア密度は、１×１０^１５／ｃ
ｍ^３未満が好ましく、１×１０^１３／ｃｍ^３未満がより好ましい。

高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規
格化されたオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍ程度に低くすることができる。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不
純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準
位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導
体中や、他の層との界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度ま
で高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半
導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化Ｏ
Ｓとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることと
する。

例えば、シリコンの場合は、その濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好まし
くは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／
ｃｍ^３未満とする。

例えば、水素の場合は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９
ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに
好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

例えば、窒素の場合は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８
ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに
好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下さ
せることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。例えば、炭素濃度
は、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３
未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−
Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−
Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（
ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であ
り、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含ん
でいてもよい。必要とする電気的特性（電界効果移動度、しきい値電圧等）に応じて、適
切な組成の酸化物半導体を形成すればよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚ
ｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物
半導体の原子数比は、誤差として±２０％の変動を含む。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ター
ゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、
３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：
４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好
ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜するこ
とで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填
率（相対密度）は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いター
ゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。

例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５
０：１乃至１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至１：４）の
Ｉｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝
１．５：１乃至１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４乃至１５：
２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩ
ｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこの
ような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。

＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を
反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

図２３（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２３（Ｂ）は、図２
３（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。

図２３（Ｃ）は、図２３（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図２３（Ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変
化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう）を行うと、スポットが観測される
（図２４（Ａ）参照）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２
以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう）になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を
用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。な
お、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間
が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、
欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場
合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を
行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−
ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測さ
れる場合がある（図２４（Ｂ）参照）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折
パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲
におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともい
う）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡ
Ｃ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに好
ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の
割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（”ａｓ−ｓｐｕｔｔｅｒｅｄ”と表記）、または酸素を含む雰囲
気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャ
ンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画
に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎ
ｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化
率の算出には、６試料における平均値を用いた。

成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％
（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣ
ＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処
理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また
、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得ら
れることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図２４（Ｃ）および図２４（Ｄ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）および４５
０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２４（Ｃ）と図２４（Ｄ）
とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質で
あることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質
が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

（実施の形態４）
上記で説明した記憶装置を有する演算処理装置は、様々な半導体装置、電子機器に用いる
ことが可能である。電子機器として、例えば、パーソナルコンピュータ、記録媒体を備え
た画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディ
スプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲー
ム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディ
スプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カ
ーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、
プリンタ複合機等が挙げられる。これら電子機器の具体例を図２５（Ａ）乃至図２５（Ｆ
）に示す。

図２５（Ａ）は携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機４００
は、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピ
ーカ４０６、操作キー４０７、およびスタイラス４０８等を有する。

図２５（Ｂ）は携帯情報端末の構成の一例を示す外観図である。携帯情報端末４１０は、
筐体４１１、筐体４１２、表示部４１３、表示部４１４、接続部４１５、および操作キー
４１６等を有する。表示部４１３は筐体４１１に設けられ、表示部４１４は筐体４１２に
設けられている。接続部４１５により筐体４１１と筐体４１２は接続されており、筐体４
１１と筐体４１２の間の角度は、接続部４１５により変更可能となっている。そのため、
表示部４１３における映像の切り替えを、接続部４１５における筐体４１１と筐体４１２
との間の角度に従って、切り替える構成としてもよい。また、表示部４１３および／また
は表示部４１４としてタッチパネル付の表示装置を使用してもよい。

図２５（Ｃ）はノート型パーソナルコンピュータの構成の一例を示す外観図である。パー
ソナルコンピュータ４２０は、筐体４２１、表示部４２２、キーボード４２３、およびポ
インティングデバイス４２４等を有する。

図２５（Ｄ）は、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫４３
０は、筐体４３１、冷蔵室用扉４３２、および冷凍室用扉４３３等を有する。

図２５（Ｅ）は、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ４４０は
、筐体４４１、筐体４４２、表示部４４３、操作キー４４４、レンズ４４５、および接続
部４４６等を有する。操作キー４４４およびレンズ４４５は筐体４４１に設けられており
、表示部４４３は筐体４４２に設けられている。そして、筐体４４１と筐体４４２は、接
続部４４６により接続されており、筐体４４１と筐体４４２の間の角度は、接続部４４６
により変えることが可能な構造となっている。筐体４４１に対する筐体４４２の角度によ
って、表示部４４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを
行うことができる。

図２５（Ｆ）は、自動車の構成の一例を示す外観図である。自動車４５０は、車体４５１
、車輪４５２、ダッシュボード４５３、およびライト４５４等を有する。

また、上記の実施の形態で説明した記憶装置は、様々な演算処理装置（例えば、ＣＰＵ、
マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）のキャ
ッシュメモリ、メインメモリ、ストレージに用いることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００ 記憶装置
１００ａ 記憶装置
１００ｂ 記憶装置
１００ｃ 記憶装置
１００ｄ 記憶装置
１００ｅ 記憶装置
１００ｆ 記憶装置
１００ｇ 記憶装置
１０１ ビット線ドライバ
１０１Ａ ビット線ドライバ
１０１Ｂ ビット線ドライバ
１０１Ｃ ビット線ドライバ
１０１Ｄ ビット線ドライバ
１０２ ワード線ドライバ
１０２Ａ ワード線ドライバ
１０２Ｂ ワード線ドライバ
１０２Ｃ ワード線ドライバ
１０２Ｄ ワード線ドライバ
１０３ バックアップ・リカバリー・ドライバ
１０３Ａ バックアップ・リカバリー・ドライバ
１０３Ｂ バックアップ・リカバリー・ドライバ
１０３Ｃ バックアップ・リカバリー・ドライバ
１０３Ｄ バックアップ・リカバリー・ドライバ
１０３ａ バックアップ・リカバリー・ドライバ
１０３ｂ バックアップ・リカバリー・ドライバ
１０３ｃ バックアップ・リカバリー・ドライバ
１０３ｄ バックアップ・リカバリー・ドライバ
１０３ｅ バックアップ・リカバリー・ドライバ
１０３ｆ バックアップ・リカバリー・ドライバ
１０４ メモリセルアレイ
１０４ａ メモリセルアレイ
１０４ｂ メモリセルアレイ
１０４Ａ メモリセルアレイ
１０４Ｂ メモリセルアレイ
１０４Ｃ メモリセルアレイ
１０４Ｄ メモリセルアレイ
１０５ インバータ
１０６ インバータ
１０７ アクセストランジスタ
１０８ アクセストランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ 容量素子
１１２ 容量素子
１１３ バッファー
１１４ プリチャージ・イコライズ回路
１１５ センスアンプ
１１６ 書き込み回路
１１７ カラムデコーダ
１１８ バッファー回路
１１９ ロウデコーダ
１２０ コントロールロジック回路
１２１ データ出力回路
１２２ パワーゲーティングスイッチ
１２２Ａ パワーゲーティングスイッチ
１２２Ｂ パワーゲーティングスイッチ
１２２Ｃ パワーゲーティングスイッチ
１２２Ｄ パワーゲーティングスイッチ
１２３ パワーゲーティングスイッチ
１２３ａ パワーゲーティングスイッチ
１２３ｂ パワーゲーティングスイッチ
１２３Ａ パワーゲーティングスイッチ
１２３Ｂ パワーゲーティングスイッチ
１２３Ｃ パワーゲーティングスイッチ
１２３Ｄ パワーゲーティングスイッチ
１２４ パワーゲーティングスイッチ
１２４Ａ パワーゲーティングスイッチ
１２４Ｂ パワーゲーティングスイッチ
１２４Ｃ パワーゲーティングスイッチ
１２４Ｄ パワーゲーティングスイッチ
１２５ パワーゲーティングトランジスタ
１２６ パワーゲーティングトランジスタ
１２７ パワーゲーティングトランジスタ
１５０ メモリ
１５１ バックアップ・リカバリー出力回路
１５２ 昇圧回路
１５３ ＳＲフリップフロップ
１５４ ＡＮＤゲート
１５５ ＮＯＲゲート
１５６ インバータ
１５７ａ インバータ
１５７ｂ インバータ
１５８ａ ＮＡＮＤゲート
１５８ｂ ＮＡＮＤゲート
１５９ａ ＡＮＤゲート
１５９ｂ ＡＮＤゲート
１５９ｃ ＡＮＤゲート
１６０ ＯＲゲート
１６１ ＸＯＲゲート
１６２ ＮＡＮＤゲート
１６３ インバータ
１６４ａ Ｐ型トランジスタ
１６４ｂ Ｎ型トランジスタ
１６４ｃ Ｐ型トランジスタ
１６４ｄ Ｎ型トランジスタ
１６５ａ マルチプレクサ
１６５ｂ マルチプレクサ
１７１ フリップフロップ
１７２ａ インバータ
１７２ｂ インバータ
１７３ａ Ｎ型トランジスタ
１７３ｂ Ｐ型トランジスタ
１７３ｃ Ｎ型トランジスタ
１７３ｄ Ｐ型トランジスタ
１７４ インバータ
１７５ ＡＮＤゲート
１７６ ＮＡＮＤゲート
１７７ インバータ
２０１ 単結晶シリコンウェハ
２０２ トランジスタ
２０３ トランジスタ
２１０ 絶縁層
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２２１ 導電体
２２２ 導電体
２２３ 導電体
２２４ 導電体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２４１ 導電体
２４２ 導電体
２４３ 導電体
２４４ 導電体
２４５ 導電体
２５１ 導電体
２５２ 導電体
２５３ 導電体
２５４ 導電体
２５５ 導電体
２５６ 導電体
２６１ 導電体
２６２ 導電体
２６３ 導電体
２６４ 導電体
２６５ 導電体
２７１ 酸化物半導体層
２７３ 酸化物半導体層
２７６ 絶縁層
２７７ 絶縁層
２７８ 絶縁層
２８１ 導電体
２８２ 導電体
２８３ 導電体
２８４ 導電体
２９１ 導電体
２９２ 導電体
２９６ 導電体
２９７ 導電体
３００ 基板
３０１ 素子分離領域
３０２ 不純物領域
３０３ 不純物領域
３０４ チャネル形成領域
３０５ 絶縁層
３０６ ゲート電極
３１１ 絶縁層
３１２ 導電体
３１３ 導電体
３１４ 導電体
３１６ 導電体
３１７ 導電体
３１８ 導電体
３２０ 絶縁層
３２１ 絶縁層
３２２ 絶縁層
３３０ 酸化物半導体層
３３０ａ 酸化物半導体層
３３０ｂ 酸化物半導体層
３３０ｃ 酸化物半導体層
３３１ 絶縁層
３３２ 導電体
３３３ 導電体
３３４ ゲート電極
４００ 携帯型ゲーム機
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカ
４０７ 操作キー
４０８ スタイラス
４１０ 携帯情報端末
４１１ 筐体
４１２ 筐体
４１３ 表示部
４１４ 表示部
４１５ 接続部
４１６ 操作キー
４２０ パーソナルコンピュータ
４２１ 筐体
４２２ 表示部
４２３ キーボード
４２４ ポインティングデバイス
４３０ 電気冷凍冷蔵庫
４３１ 筐体
４３２ 冷蔵室用扉
４３３ 冷凍室用扉
４４０ ビデオカメラ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ 操作キー
４４５ レンズ
４４６ 接続部
４５０ 自動車
４５１ 車体
４５２ 車輪
４５３ ダッシュボード
４５４ ライト
ＡＤＤＲ アドレスデータ
ＢＫＥ バックアップ・イネーブル信号
ＢＬａ ビット線
ＢＬｂ ビット線
ＢＲＳ バックアップ・リカバリー信号
ＢＷ バイト書き込みイネーブル信号
ＣＥ チップイネーブル信号
ＣＬ 制御線
ＣＬＫ クロック信号
ＤＥ ダーティー・イネーブル信号
ＤＥｂ 反転ダーティー・イネーブル信号
ＧＷ グローバル書き込みイネーブル信号
ＭＣ メモリセル
ＰＧ＿Ｍ パワーゲーティング信号
ＰＧ＿Ｐ パワーゲーティング信号
ＲＡ ロウアドレス信号
ＲＣＥ リカバリー・イネーブル信号
ＳＥＬ サブアレイ選択信号
ＳＩＧ１ 信号
ＳＩＧ２ 信号
ＷＤＡＴＡ 書き込みデータ
ＷＥ ライトイネーブル信号
ＷＬ ワード線
ＸＡ 信号

Claims (4)

1. それぞれの出力が直接あるいは間接に他に入力される構成となっている偶数個のインバータと、
   トランジスタと、
   容量素子と、を有し、
   前記偶数個のインバータのいずれか１つの出力が、前記トランジスタを介して前記容量素子に入力される構成となっているメモリセルがマトリクス状に設けられたメモリセルアレイを有する演算処理装置において、
   前記メモリセルアレイの全てのメモリセルにおいて前記容量素子から前記偶数個のインバータへデータを移動させる第１の過程と、
   前記第１の過程の後に、前記メモリセルアレイへの電源の供給を遮断する第２の過程と、を有し、
   前記第１の過程の後に、前記メモリセルアレイの第１の領域のいずれか１つのメモリセルが書き換えられた場合には、前記第１の領域の全てのメモリセルにおいて前記偶数個のインバータから前記容量素子へデータを移動させる第３の過程の後で、前記第２の過程をおこない、
   前記第１の過程の後に、前記第１の領域のいずれのメモリセルも書き換えられなかった場合には、前記第３の過程をおこなわずに、前記第２の過程をおこない、
   前記メモリセルアレイの前記第１の領域を特定する信号と、前記メモリセルアレイへのデータの書き込みを指示する信号が同時に入力されたことにより、前記第１の領域のいずれか１つのメモリセルが書き換えられたことを判断する演算処理装置の駆動方法。
2. 請求項１において、
   前記第１の過程および前記第３の過程は、前記トランジスタのゲートの電位を変動させることによりおこなわれる演算処理装置の駆動方法。
3. 請求項１または請求項２において、
   前記トランジスタが酸化物半導体を有し、前記酸化物半導体中にチャネル形成領域を有する演算処理装置の駆動方法。
4. 請求項１乃至請求項３のいずれか１項において、
   前記メモリセルの前記トランジスタが膜状の半導体を有し、前記膜状の半導体中にチャネル形成領域を有する演算処理装置の駆動方法。

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