JP6456661B2 - 情報処理装置 - Google Patents

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Description

１つの実施形態は、情報処理装置に関する。
フラッシュメモリなどの記憶装置の製造歩留まりを向上する目的で、あらかじめ冗長なメモリセルを準備しておき、不良メモリセルを冗長メモリセルに置き換えるための冗長回路を設けた記憶装置が提案されている。また、専用のテスト回路を内蔵して、メモリセルのテストを行う記憶装置が提案されている。
例えば、特許文献１は、フラッシュメモリに、論理アドレスをセクタの物理アドレスに変換するテーブルＲＡＭを設け、不良メモリセルを有するセクタ（不良セクタ）の物理アドレスを避けるため、その他の不良メモリセルの無いセクタ（正常セクタ）の物理アドレスに変換する構成を開示している。
一方で、半導体集積回路の一つとして、出荷後にユーザがプログラミングすることにより回路機能を一度あるいは複数回変更することが可能なコンフィギャラブル回路が知られている。コンフィギャラブル回路は、例えば、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられる。なお、コンフィギャラブル回路は、コンフィギャラブル・デバイス等と呼ばれる場合もあり、また、プログラマブル回路でもある。なお、回路機能を一度あるいは複数回変更することが可能な回路を、特に、リコンフィギャラブル（再構成可能）回路という。
リコンフィギャラブル回路は、コンフィギュレーション・メモリに格納するコンフィギュレーション・データを書き換える、あるいは、コンフィギュレーション・メモリから読み出すコンフィギュレーション・データを変更することにより、１つの回路で複数の用途に使い分けることが可能である。例えば、特許文献２は、ＦＰＧＡを半導体チップに組み込み、ＦＰＧＡを用いて、半導体チップ内のＣＰＵ、ＳＲＡＭ、およびＤＲＡＭのテストを行うことを開示している。
なお、リコンフィギャラブル回路に用いられる半導体は、シリコンに限定されず、例えば、特許文献３および特許文献４には、酸化物半導体を用いた例が開示されている。
特開２０００−１２２９３５号公報 国際公開第００／６２３３９号 米国特許第８５４７７５３号明細書 米国特許第８６７５３８２号明細書
例えば、コンフィギュレーションが容易なリコンフィギャラブル回路を提供すること、または、記憶装置の冗長回路として好適なリコンフィギャラブル回路を提供すること、または、冗長回路を備えつつも、動作時間が短縮された記憶装置あるいは情報処理装置を提供すること、または、不良メモリセルを冗長メモリセルへの置換を可能にしつつ、メモリ容量を有効に利用することが可能な記憶装置あるいは情報処理装置を提供すること、または、テスト回路を備えつつも、製造コストを抑えることが可能な記憶装置あるいは情報処理装置を提供すること、または、新規な情報処理装置などを提供すること、または、明細書、図面、請求項などの記載から抽出された上記以外の一または複数の課題の少なくとも一つである。
例えば、複数の第１の配線と、複数の第２の配線と、複数の第３の配線と、複数の第１の配線と複数の第３の配線の交点にメモリセルを有するメモリセルアレイと、複数の第２の配線と複数の第３の配線の交点に複数の第２の配線の一と、複数の第３の配線の一を接続できるプログラマブルスイッチを有するスイッチアレイと、複数の第１の配線に信号を供給するための第１のドライバ回路と、複数の第２の配線に信号を供給するための第２のドライバ回路と、を有する情報処理装置である。
上記課題の少なくとも一つを解決できる。
情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例と動作例を説明する図。 テスト回路の構成例を説明する図。 情報処理装置の構成例と動作例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の構成例を説明する図。 情報処理装置の断面構造の例を説明する図。 情報処理装置の断面構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 酸化物半導体の構造の例を説明する図。 情報処理装置を備えた電子機器を説明する図。
以下では、実施の形態について図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。また、以下の一以上の実施の形態は、他の一以上の実施の形態と適宜組み合わせて実施することができる。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、信号のハイ（Ｈ）やロー（Ｌ）という表現は、回路構成によって逆転する場合もある。
以下では、マトリクスは、行と列が直交するように表現することがあるが、行と列が直角以外の角度で交差してもよい。
（実施の形態１）
図１（Ａ）は、情報処理装置１００ａの構成と動作例を示す。情報処理装置１００ａは、メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１０１を有する。ここでは、メモリセルアレイ１０１の規模は１６行１０列とするが、メモリセルアレイ１０１の規模はこれに限られない。
個々のメモリセルＭＣには、ワード線ＷＬ［１］乃至ワード線ＷＬ［１６］の一とビット線ＢＬ［１］乃至ビット線ＢＬ［１０］の一が接続する。例えば、図１（Ａ）に示すワード線ＷＬ［１］とビット線ＢＬ［１０］の交点にあるメモリセルをＭＣ［１，１０］と表記する。なお、「交点」とは、回路的な概念であり、空間的な位置を限定するものではない。したがって、メモリセルＭＣ［１，１０］が実際に存在する位置は、ワード線ＷＬ［１］とビット線ＢＬ［１０］が交差する場所に限られず、ワード線ＷＬ［１］やビット線ＢＬ［１０］から離れていてもよい。
なお、図１（Ａ）では、１つのメモリセルＭＣに１つのビット線ＢＬが接続する構成を示しているが、これに限られず、一般にＳＲＡＭで用いられるような複数のビット線が接続する構成でもよい。また、書き込み用と読み出し用で異なるワード線やビット線を有する構成でもよい。
情報処理装置１００ａは、ワード線ＷＬ［１］乃至ワード線ＷＬ［１６］を駆動するためのワード線ドライバ１０２と、ビット線ＢＬにデータを送るためのデータドライバ１０３とを有する。なお、ワード線ドライバ１０２とデータドライバ１０３は、固定された専用の回路で構成してもよいが、コンフィギャラブルな回路、あるいは、リコンフィギャラブルな回路で構成してもよい。データドライバ１０３からはデータ線ＤＬ［１］乃至データ線ＤＬ［８］にデータが出力され、また、データドライバ１０３にはメモリセルアレイからのデータがデータ線ＤＬ［１］乃至データ線ＤＬ［８］を介して入力される。データ線ＤＬ［１］乃至データ線ＤＬ［８］は、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］と交差し、８行１０列のマトリクスを構成する。
データ線ＤＬとビット線ＢＬの交点には、プログラマブルスイッチＰＳが設けられる。例えば、図１（Ａ）に示すデータ線ＤＬ［１］とビット線ＢＬ［１０］の交点にあるプログラマブルスイッチをＰＳ［１，１０］と表記する。プログラマブルスイッチＰＳは、８行１０列のマトリクスであるスイッチアレイ１０４ａを構成する。
プログラマブルスイッチＰＳは、データ線ＤＬとビット線ＢＬとの導通、絶縁を制御するものであり、例えば、プログラマブルスイッチＰＳ［１，２］は、データ線ＤＬ［１］とビット線ＢＬ［２］の導通、絶縁を制御する。
プログラマブルスイッチＰＳは、例えば、図１（Ｂ）に示すように、データ線ＤＬ［１］とビット線ＢＬ［２］を結ぶスイッチ１０６をメモリセル１０５で制御する形式のものでもよい。あるいは、図１（Ｃ）に示すように、ＤＬ［１］とビット線ＢＬ［２］を結ぶヒューズ１０７（あるいはアンチヒューズ）でもよい。すなわち、プログラマブルスイッチＰＳは、１回のみプログラムできるタイプでも、複数回プログラムできるタイプでもよい。
なお、ワード線ドライバ１０２の出力端子が１６本、データドライバ１０３の出力端子が８本であることから、情報処理装置１００ａの記憶容量は１６×８ビットである。これに対し、メモリセルアレイ１０１のマトリクスの規模は１６×１０ビットである。これは、特に、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］のうちの２本が予備のビット線（冗長ビット線）であることを意味している。情報処理装置１００ａでは、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］のうち不良メモリセルを有するビット線を、予備のビット線で置き換えることができる。
例えば、図１（Ａ）に示すように、メモリセルＭＣ［８，５］とメモリセルＭＣ［１１，４］が不良メモリセルであったとすると、ビット線ＢＬ［４］とビット線ＢＬ［５］にはデータを書き込まないような処置をおこなう。情報処理装置１００ａでは、ビット線ＢＬ［４］とビット線ＢＬ［５］がデータ線ＤＬ［１］乃至データ線ＤＬ［８］に接続しないように、スイッチアレイ１０４ａで制御する。
例えば、図１（Ａ）に示すように、プログラマブルスイッチＰＳ［１，１］、プログラマブルスイッチＰＳ［２，２］、プログラマブルスイッチＰＳ［３，３］、プログラマブルスイッチＰＳ［４，６］、プログラマブルスイッチＰＳ［５，７］、プログラマブルスイッチＰＳ［６，８］、プログラマブルスイッチＰＳ［７，９］、プログラマブルスイッチＰＳ［８，１０］を接続状態とし、その他のプログラマブルスイッチＰＳを絶縁状態とする。この結果、ビット線ＢＬ［４］とビット線ＢＬ［５］がデータ線ＤＬ［１］乃至データ線ＤＬ［８］に接続することはない。
図１（Ａ）に示した構成は一例であり、他にも、プログラマブルスイッチＰＳ［１，１０］、プログラマブルスイッチＰＳ［２，９］、プログラマブルスイッチＰＳ［３，８］、プログラマブルスイッチＰＳ［４，７］、プログラマブルスイッチＰＳ［５，６］、プログラマブルスイッチＰＳ［６，３］、プログラマブルスイッチＰＳ［７，２］、プログラマブルスイッチＰＳ［８，１］を接続状態とし、その他のプログラマブルスイッチＰＳを絶縁状態としても同様な効果が得られる。
すなわち、プログラマブルスイッチＰＳの状態は、ビット線ＢＬ［４］とビット線ＢＬ［５］以外のビット線ＢＬとデータ線ＤＬ［１］乃至データ線ＤＬ［８］を１対１に対応させるものであればよい。組み合わせは約４万通りある。
また、上記は、２つのビット線ＢＬに不良メモリセルがある場合であったが、１つのビット線ＢＬのみに不良メモリセルがある場合も同様で、プログラマブルスイッチＰＳの状態は、不良メモリセルのあるビット線ＢＬ以外のビット線ＢＬのうちの任意の８つのビット線ＢＬが、データ線ＤＬ［１］乃至データ線ＤＬ［８］を１対１に対応させることができればよい。
このように、スイッチアレイ１０４ａにおけるプログラミングの組み合わせが非常に多くあるということは、あるプログラマブルスイッチＰＳが不良である場合には、他のプログラマブルスイッチＰＳを用いても同じ機能を実現できるということであるので、冗長性が高い。一方で、必要以上の冗長性が実現していることもある。このことについては後述する。
情報処理装置１００ａでは、３本以上のビット線に不良メモリセルがある場合は救済できない。３本のビット線に不良メモリセルがある場合を救済するには、ビット線の数を１１本（うち３本は予備のビット線）とする必要がある。しかしながら、以下の考察からわかるように、３本以上のビット線に不良メモリセルがある確率は、考慮しなくてもよい場合がある。ここで、ビット線の全体の数と救済できる確率について考察してみる。
以下の例では、小規模なマトリクスで差異を顕著に表現するために、メモリセルが不良である確率を比較的大きくするが、現実には、より小さな確率とできる。ここでは、１本のビット線に不良メモリセルがない確率（１６個のメモリセルが全て正常メモリセルである確率）を９０％とする。したがって、１６個のメモリセルのいずれかが不良である確率は１０％である。
ビット線の本数が８本（予備のビット線は０）の場合には、情報処理装置１００ａが良品である（８本のビット線ＢＬのいずれにも不良メモリセルがない）確率は、約４３％である。すなわち、半分以上が不良品となる。
ビット線の本数が９本（予備のビット線は１本）の場合には、９本のビット線のいずれにも不良メモリセルがない確率は約３９％であり、１本のビット線だけが不良である確率も約３９％である。１本のビット線だけが不良である場合は、予備のビット線で救済できるので、良品率は約７７％まで高まる。
ビット線の本数が１０本（予備のビット線は２本）の場合には、１０本のビット線のいずれにも不良メモリセルがない確率は約３５％であり、１本のビット線だけが不良である確率は約３９％であり、２本のビット線だけが不良である確率は約１９％である。１本のビット線だけ、および２本のビット線だけが不良である場合は、予備のビット線で救済できるので、良品率は約９３％まで高まる。
ビット線の本数が１１本（予備のビット線は３本）の場合には、１１本のビット線のいずれにも不良メモリセルがない確率は、約３１％であり、１本のビット線だけが不良である確率は約３８％であり、２本のビット線だけが不良である確率は約２１％であり、３本のビット線だけが不良である確率は約７％である。１本乃至３本のビット線だけが不良である場合は、予備のビット線で救済できるので、良品率は約９８％まで高まる。
ビット線の本数が１２本（予備のビット線は４本）の場合には、１２本のビット線のいずれにも不良メモリセルがない確率は、約２８％であり、１本のビット線だけが不良である確率は約３８％であり、２本のビット線だけが不良である確率は約２３％であり、３本のビット線だけが不良である確率は約９％であり、４本のビット線だけが不良である確率は約２％である。１本乃至４本のビット線だけが不良である場合は、予備のビット線で救済できるので、良品率は１００％弱にまで高まる。
このように、予備のビット線を数多く導入するほど良品率は高まるが、一方で、予備のビット線を設けるためメモリセルアレイ、スイッチアレイの回路面積が増大する。例えば、ビット線の数を９本とする場合、メモリセルアレイ、スイッチアレイの回路面積は、ビット線の数が８本の場合の１．１２５倍となるが、そのことによって、歩留まりを１．８倍とできる。歩留まりを回路面積で割ると、ビット線の数が８本の場合（予備のビット線がない場合）の１．６倍となる。これを面積パフォーマンスとする。
同様に、ビット線の数を１０本、１１本、１２本とした場合の面積パフォーマンスを算出すると、それぞれ、１．７３倍、１．６６倍、１．５４倍、となる。このように、ビット線の数をやみくもに増やしても、回路面積ばかりが増加して、歩留まりの向上がそれほど期待できない、という状況となる。上記の例では、ビット線の数を１０本とした場合がもっとも面積パフォーマンスが高く、効率的であるといえる。
以上の結果は、１つのビット線に不良メモリセルのある確率やデータ線の数によって変動するが、最適なビット線の数を算出することは同様におこなうことができる。
図１（Ａ）はメモリセルアレイ１０１が１６行１０列の場合であるが、記憶容量がＭ×Ｎビットで、予備のビット線数がＫ本である情報処理装置１００ｂの構成例を図２に示す。情報処理装置１００ｂのメモリセルアレイ１０１はＭ行（Ｎ＋Ｋ）列で、スイッチアレイ１０４ａはＮ行（Ｎ＋Ｋ）列である。
一般に、メモリセルアレイ１０１のビット線の数がワード線の数よりも大きいとスイッチアレイ１０４ａのマトリクスの方がメモリセルアレイ１０１より大きくなり、実用的ではない。この場合、スイッチアレイ１０４ａ中のプログラマブルスイッチＰＳの不良も考慮する必要が生じる。逆にビット線の数がワード線の数よりも小さいと、相対的に小さなスイッチアレイ１０４ａで効率的に不良メモリセルのあるビット線の排除ができる。
スイッチアレイ１０４ａの規模は、データ線の数と予備のビット線の数で決定されるので、スイッチアレイ１０４ａの規模を小さくするには、これらを少なくするとよい。一方で、記憶容量を保ったままデータ線の数を小さくすると、ワード線の数を増加させる必要が生じる。この場合、１つのビット線に含まれるメモリセルが増加するので、１本のビット線に不良メモリセルが含まれる確率も増加する。
一般に、１本のビット線に不良メモリセルが含まれる確率が増加すると予備のビット線の数も多く必要となるので、そのため、メモリセルアレイ１０１やスイッチアレイ１０４ａの規模がデータ線の数を減らしたことによりかえって増加することもありえる。
図３は図１（Ａ）よりも大規模なメモリセルアレイ１０１（１６行４０列）を有する情報処理装置１００ｃの例である。情報処理装置１００ｃのデータ線の数は３２本なので、記憶容量は５１２ビットであり、図１（Ａ）に示した情報処理装置１００ａの４倍である。図１（Ａ）と同様にデータ線とビット線でスイッチアレイ１０４ａを構成すると、３２行４０列のスイッチアレイ１０４ａが必要とされる。これは、図１（Ａ）のスイッチアレイ１０４ａの１６倍の規模となる。
しかしながら、情報処理装置１００ｃでは、ビット線とデータ線を、それぞれ、４分割し、対応するデータ線とビット線で構成される８行１０列のスイッチアレイ１０４ａ［１］乃至スイッチアレイ１０４ａ［４］を用いることにより、より小規模に構成できる。ただし、この場合は歩留まりが低下する。
図１（Ａ）に関して示した確率で不良メモリセルが発生するのであれば、上述のとおり、８行１０列のスイッチアレイ１０４ａでは、歩留まりは、９３％である。したがって、８行１０列のスイッチアレイ１０４ａを４つ組み合わせることで、情報処理装置１００ｃの歩留まりは、７５％となる。
一方、３２行４０列のスイッチアレイ１０４ａでは、予備のビット線が８本含まれており、ビット線４０本のうち、不良メモリセルが含まれるビット線は８本まで救済でき、歩留まりは９６％となる。
上記では、特定のビット線を排除する組み合わせが非常に多く、過剰な冗長性が実現されている可能性について言及した。例えば、図１（Ａ）において、情報処理装置１００ａでは、１つのデータ線に１０本のビット線が交差し、それぞれにプログラマブルスイッチＰＳが設けられているが、予備のビット線は２本なので、すべてのプログラマブルスイッチＰＳが必要というわけではない。
１つのデータ線に４本以上のビット線が交差し、それぞれにプログラマブルスイッチＰＳが設けられているとしても、そのうちの少なくとも１つは予備のビット線の接続には関与できない。換言すれば、１つのデータ線に対して、３つのビット線が接続可能であるようにプログラマブルスイッチＰＳを配置すれば十分である、ということである。
このような思想で、プログラマブルスイッチＰＳの数を極限にまで削減したスイッチアレイ１０４ｂを有する情報処理装置１００ｄを図４に示す。スイッチアレイ１０４ｂでは、各データ線に対して、３つのビット線のみが接続可能なようにプログラマブルスイッチＰＳが配置される。図では、１つのデータ線に対して３つの連続するビット線が接続可能なように配置されているが、互いに離れた３つのビット線が接続するような配置でもよい。例えば、データ線ＤＬ［１］に対して、ビット線ＢＬ［２］、ビット線ＢＬ［３］、ビット線ＢＬ［８］が接続可能でもよい。
なお、図４に示すように、ビット線とデータ線の交差も最小限とすることで、信号遅延や消費電力を低減できる。そのためには、１つのデータ線に対して３つの連続するビット線が接続可能なように配置させることが好ましい。
また、図５（Ａ）に示すように、スイッチアレイ１０４ｂが構成される部分で、データ線を折り曲げてもよい。また、図３と同様にデータ線の数を増やすために、図５（Ｂ）に示すように、スイッチアレイ１０４ｂ［１］とスイッチアレイ１０４ｂ［２］を用いてもよい。さらには、スイッチアレイ１０４ｂの占有面積を削減するため、図５（Ｃ）に示すように、データ線ＤＬをビット線ＢＬに対して、斜めとなるような配置としてもよい。
スイッチアレイ１０４ｂでは、ビット線ＢＬ［４］とビット線ＢＬ［５］がデータ線ＤＬ［１］乃至データ線ＤＬ［８］と接続しないようにするには、図４に示す場合以外はない。他の任意の２本のビット線がデータ線ＤＬ［１］乃至データ線ＤＬ［８］と接続しないようにする場合も、それぞれ１通りしかない。すなわち、スイッチアレイ１０４ｂは、最も冗長性がないスイッチアレイである。
プログラマブルスイッチＰＳが不良である（以下の議論では、プログラマブルスイッチＰＳが常時接続状態である不良の確率は０と仮定し、常時切断状態の不良だけを考える）確率は、図１（Ａ）に関して議論したのと同様に、１６個のメモリセルのいずれかが不良である確率が１０％であるとすれば、用いられている２４個のプログラマブルスイッチＰＳのいずれかが不良である確率は、１５％である。
ただし、実際には、２４個のプログラマブルスイッチＰＳのうち、接続状態となるべきものは８つなので、その他の１６個のプログラマブルスイッチＰＳに不良があっても実害はない。接続状態となるべきプログラマブルスイッチＰＳの８つのうちの１つに不良があれば、情報処理装置１００ｄは正常に機能できない可能性がある。不良であるプログラマブルスイッチＰＳがこれらの８つのうちの１つである確率は５％程度と見積もれる。
図１（Ａ）に関して説明したように、予備のビット線を２本設けることで、メモリセルアレイ１０１に不良メモリセルがあったとしても、歩留まりを９３％とすることができる。しかし、上記のプログラマブルスイッチＰＳの不良により、情報処理装置１００ｄでは、歩留まりは、９３％×９５％＝８８％まで低下する。
そこで、例えば、図６に示す情報処理装置１００ｅのスイッチアレイ１０４ｃのように、プログラマブルスイッチＰＳの数を増やすことにより冗長性を高めてもよい。図６のスイッチアレイ１０４ｃでは、プログラマブルスイッチＰＳ［８，１０］が不良である場合に、プログラマブルスイッチＰＳ［７，１０］を接続状態とすることで対処できる。ここで、データ線ＤＬ［７］がビット線ＢＬ［１０］と接続されてしまうため、データ線ＤＬ［８］は他のビット線と接続される必要が生じる。図６の例では、プログラマブルスイッチＰＳ［８，９］を接続状態とする。このようにして、歩留まりを向上させることができる。
あるいは、プログラマブルスイッチＰＳ［６，９］を接続状態としてもよいが、その場合には、プログラマブルスイッチＰＳ［６，８］を絶縁状態、プログラマブルスイッチＰＳ［５，８］あるいは、プログラマブルスイッチＰＳ［８，８］を接続状態とする。ただし、プログラマブルスイッチＰＳ［５，８］を接続状態とすると、他のプログラマブルスイッチの状態も変更させる必要が生じる。
以上の例では、小規模なマトリクスで差異を顕著に表現するために、メモリセルが不良である確率を比較的大きくしたが、現実には、より小さな確率とでき、それに応じて予備のビット線の数やスイッチアレイの規模、構造の最適化が図れる。なお、以上の説明において、ビット線とワード線を入れ替えてもよい。
（実施の形態２）
実施の形態１では、不良メモリセルを有するビット線にデータが送られないようにする構成を示したが、本実施の形態では、不良メモリセルを検知するテスト回路をも有する情報処理装置について説明する。
図７および図８に示す情報処理装置１００ｆはメモリセルアレイ１０１、データドライバ１０３、スイッチアレイ１０４ｄ、テスト回路１０８ａを有する。実施の形態１で説明したように、スイッチアレイ１０４ｄは、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］とデータ線ＤＬ［１］乃至データ線ＤＬ［８］とを１対１に対応させる機能を有する。それに加えて、スイッチアレイ１０４ｄは、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］とテスト回路１０８ａとを接続する機能をも有する。なお、スイッチアレイ１０４ｄを構成するプログラマブルスイッチは複数回プログラムできるものを採用することができる。
テスト回路１０８ａは、端子ＴＬａ［１］乃至端子ＴＬａ［１０］、および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］を有する。これらの端子は、データ線ＤＬ［１］乃至データ線ＤＬ［８］とは異なる配線と接続する。そして、スイッチアレイ１０４ｄにより、端子ＴＬａ［１］乃至端子ＴＬａ［１０］、および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］は、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］と接続される。
このような構成とすることで、テスト回路１０８ａで生成するテスト信号をメモリセルアレイ１０１へ供給し、メモリセルアレイ１０１からの出力信号をテスト回路１０８ａに取り込むことで、メモリセルアレイ１０１の各メモリセルの動作を判定することが可能となり、さらには、不良メモリセルを検出することが可能となる。
図７はテスト中のスイッチアレイ１０４ｄの様子を示す。すなわち、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］が、２０個のプログラマブルスイッチＰＳにより、端子ＴＬａ［１］乃至端子ＴＬａ［１０］、および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］と接続される。ここで、端子ＴＬａ［１］乃至端子ＴＬａ［１０］には、メモリセルアレイ１０１からの信号が入力され、端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］からはテスト信号が出力されるものとする。もちろん、その逆でもよい。また、端子ＴＬａ［ｎ］と端子ＴＬｂ［ｎ］（ｎは１乃至１０の整数）はともにビット線の１つに接続されるものとする。
図７では、端子ＴＬａ［ｎ］と端子ＴＬｂ［ｎ］がビット線ＢＬ［ｎ］に接続する例を示したが、これに限られない。端子ＴＬａ［１］乃至端子ＴＬａ［１０］（および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］）とビット線ＢＬ［１］乃至ビット線ＢＬ［１０］を１対１で対応させればよいので、その組み合わせは、約３６０万通りにも及ぶ。これらの全ての組み合わせをテストする必要はないが、プログラマブルスイッチＰＳのいくつかが不良であることを想定して、複数の組み合わせでテストをおこなうとよい。なお、この方法は、後述する図９の情報処理装置１００ｇでは用いることができない。
テスト信号は、端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］から、プログラマブルスイッチＰＳ、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］を介して、メモリセルアレイ１０１に送られる。
テスト信号は、さまざまなものが可能であり、全て”０”のデータ、全て”１”のデータ、１列毎に”０”と”１”のデータ、２列毎に”０”と”１”のデータ、１行毎に”０”と”１”のデータ、２行毎に”０”と”１”のデータ、チェッカー模様のデータ、などが用いられる。ワード線ドライバでワード線を選択するための信号を生成し、対応するメモリセルに対し、テスト回路から送られたテスト信号を書き込む。なお、ワード線ドライバとワード線は図７には図示されないが、図１（Ａ）他を参照するとよい。
メモリセルアレイ１０１のメモリセルにテストデータを書き込んだ後、ワード線ドライバでワード線を選択するための信号を生成し、対応するメモリセルからデータを読み出す。データは、ビット線ＢＬとプログラマブルスイッチＰＳを介して、テスト回路１０８ａに入力され、読み出したデータと書き込まれているはずのデータ（期待値）とが比較される。データが異なる場合、そのメモリセルは不良メモリセルと判定される。
そして、例えば、ビット線ＢＬ［４］とビット線ＢＬ［５］に不良メモリセルがある場合には、実施の形態１で説明したように、データ線ＤＬ［１］乃至データ線ＤＬ［８］がこれらと接続しないように、スイッチアレイ１０４ｄを設定する。例えば、図８に示すようになる。このような状態で、情報処理装置１００ｆは使用される。
ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］とデータ線ＤＬ［１］乃至データ線ＤＬ［８］の接続に関しては、実施の形態１で説明したことと同じであるので、詳細は実施の形態１を参照できる。
情報処理装置１００ｆは、テスト回路を内蔵することで、製品出荷時のテスト時間の短縮などが可能となる。また、製品出荷時に限らず、適宜、メモリセルアレイ１０１のテストをおこなえるため、長期間の使用によってメモリセルが劣化し、不良メモリセルとなった場合には、随時、正常なメモリセルに置き換えることができる。
実施の形態１で説明したことと同じ理由から、スイッチアレイ１０４ｄは過剰な冗長性を含んでいる。そこで、情報処理装置１００ｄ（図４）に関して説明したように、スイッチアレイ１０４ｄから不要なプログラマブルスイッチＰＳを除去することもできる。情報処理装置１００ｆに関しては、テスト回路１０８ａの端子ＴＬａ［１］乃至端子ＴＬａ［１０］、および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］とビット線ＢＬ［１］乃至ビット線ＢＬ［１０］の接続方法を図７に示したものに限るのであれば、それに関与しないプログラマブルスイッチＰＳは不要である。このようにして、不要なプログラマブルスイッチＰＳを除去したスイッチアレイ１０４ｅを有する情報処理装置１００ｇを図９に示す。
情報処理装置１００ｄと同様に、情報処理装置１００ｇは冗長性が著しく乏しいので、スイッチアレイ１０４ｅを構成するプログラマブルスイッチＰＳに不良があると救済できないことがある。
情報処理装置１００ｆでは、スイッチアレイ１０４ｄに、データ線ＤＬ以外に、端子ＴＬａ［１］乃至端子ＴＬａ［１０］および端子ＴＬｂ［１］乃至端子ＴＬｂ［１０］に接続する配線が設けられているため、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］の容量が大きくなり、信号が遅延する。
この問題に対しては、図１０に示す情報処理装置１００ｈのように、データ線ＤＬをメモリセルアレイ１０１側に集め、テスト回路１０８ａに接続する配線をメモリセルアレイ１０１の反対側に集め、これらの間にスイッチ群１０９を設ける構成でもよい。テスト時にはスイッチ群１０９をオンとすることで、テスト回路１０８ａとメモリセルアレイ１０１を接続し、通常の使用時には、スイッチ群１０９をオフとすることで、メモリセルアレイ１０１と、スイッチ群１０９より遠いビット線とを分断してもよい。図１０は通常動作時の様子を示す。このようにして、ビット線の容量を低下させると、通常動作時の消費電力も低減でき、書き込みや読み出しの速度も向上する。
スイッチ群１０９に用いられるスイッチとしては、もちろん、複数回プログラムできるものでもよいが、例えば、アンチヒューズ型の１回だけプログラム可能なものでもよい。ただし、この場合は、製品出荷後のテストはおこなえない。
なお、テスト回路１０８ａは、図１０に示すように、データドライバ１０３と同じ方向に配置すると、スイッチアレイ１０４ｆの図の右側に大きなスペースが生じるので、他の回路（例えば、別のスイッチアレイ等）のために利用することができる。例えば、情報処理装置１００ｈの右側に、情報処理装置１００ｈと左右対称の配列を有する同等な情報処理装置を設けることもできる。
図１１（Ａ）および図１１（Ｂ）に示す情報処理装置１００ｉは、データ線ＤＬ［１］乃至データ線ＤＬ［８］にテスト回路１０８ｂの端子ＴＬａ［１］乃至端子ＴＬａ［８］を接続するものである。このようにすることで、スイッチアレイ１０４ｇの規模が低減できる。図１１（Ａ）はテスト中の様子を示し、図１１（Ｂ）は通常の使用時の様子を示す。
また、あるメモリセルＭＣのデータの読み出しをおこなう際、例えば、第１のプログラマブルスイッチＰＳを介した場合と、第２のプログラマブルスイッチＰＳを介した場合と、第３のプログラマブルスイッチＰＳを介した場合とを比較することで、これら３つのプログラマブルスイッチＰＳの機能を解析できる。これらのうちの１つが他と異なる結果を出した場合は、そのプログラマブルスイッチＰＳは不良であると判断できる。プログラマブルスイッチＰＳの不良が発見された場合には、通常の使用時には、それを回避するようなデータ線ＤＬとビット線ＢＬの接続を設定できる。
なお、テスト時あるいは通常の使用時にデータドライバ１０３やテスト回路１０８ｂが動作の障害とならないような設定が必要である。例えば、テスト時には、データドライバ１０３とデータ線ＤＬが絶縁されることや、通常の使用時にテスト回路１０８ｂとデータ線ＤＬが絶縁されることが望ましい。
図１２（Ａ）および図１２（Ｂ）に示す情報処理装置１００ｊは、スイッチアレイ１０４ｈを有し、１つの端子ＴＬで、テスト信号の送出と、データ信号の受信をおこなえるテスト回路１０８ｃを有する。図１２（Ａ）はテスト中の様子を示し、図１２（Ｂ）は通常の使用時の様子を示す。
図１３（Ａ）および図１３（Ｂ）に示す情報処理装置１００ｋは、図１２（Ａ）に示すテスト回路１０８ｃと同じ構成のテスト回路１０８ｄを有し、データ線ＤＬ［１］乃至データ線ＤＬ［８］にテスト回路１０８ｄの端子ＴＬ［１］乃至端子ＴＬ［８］を接続するものである。このようにすることで、スイッチアレイ１０４ｉの規模を１０行１０列まで低減できる。また、情報処理装置１００ｉと同様にテスト中にプログラマブルスイッチＰＳのテストもおこなえるので、不良のプログラマブルスイッチＰＳは、テスト以外のときには使用しないように設定できる。図１３（Ａ）はテスト中の様子を示し、図１３（Ｂ）は通常の使用時の様子を示す。
なお、テスト時あるいは通常の使用時にデータドライバ１０３やテスト回路１０８ｄが動作の障害とならないような設定が必要である。例えば、テスト時には、データドライバ１０３とデータ線ＤＬが絶縁されることや、通常の使用時にテスト回路１０８ｄとデータ線ＤＬが絶縁されることが望ましい。
図１４（Ａ）および図１４（Ｂ）に示す情報処理装置１００ｌは、図１２（Ａ）に示すテスト回路１０８ｃと同じ構成のテスト回路１０８ｄを有し、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］にテスト回路１０８ｄの端子を接続するものである。このようにすることで、スイッチアレイ１０４ｊの規模は８行１０列とできる。
図１４（Ａ）はテスト中の様子を示し、図１４（Ｂ）は通常の使用時の様子を示す。テスト中には、プログラマブルスイッチＰＳを介することなく、テスト回路１０８ｄがメモリセルアレイにアクセスできる。
テスト回路１０８ａ乃至テスト回路１０８ｄには、テストのときにのみ電源を供給し、その他のときには一部あるいは全部の電源の供給を遮断することで消費電力を低減できる。
（実施の形態３）
実施の形態１では、不良メモリセルを排除するため、予備のビット線（あるいは予備のワード線）を設ける例を示したが、予備のビット線と予備のワード線の双方を設けてもよい。図１５に示す情報処理装置１００ｍは、１２８ビットの記憶容量であるが、１８行１０列のメモリセルアレイ１０１を有する。つまり、予備のビット線と予備のワード線が、それぞれ、２本ある。
情報処理装置１００ｍは、ビット線とデータ線を接続するスイッチアレイ１０４ａ（マトリクス規模は８行１０列）の他にスイッチアレイ１０４ｋを有する。スイッチアレイ１０４ｋの内部は、上下に分離されており、一方はデコーダ１１０［１］に接続し、他方はデコーダ１１０［２］に接続する。
ワード線ＷＬ［１］乃至ワード線ＷＬ［６］は、デコーダ１１０［１］のみに接続可能なように、また、ワード線ＷＬ［１３］乃至ワード線ＷＬ［１８］は、デコーダ１１０［２］のみに接続可能なように、また、ワード線ＷＬ［７］乃至ワード線ＷＬ［１２］は、デコーダ１１０［１］とデコーダ１１０［２］の双方に接続可能なように、スイッチアレイ１０４ｋ中にプログラマブルスイッチＰＳを配置する。
このような配置の結果、例えば、メモリセルアレイの一部に排除すべきワード線が偏って生じた場合でも対処可能となる。図１５では、メモリセルＭＣ［８，５］、メモリセルＭＣ［１１，４］、メモリセルＭＣ［１２，３］、メモリセルＭＣ［１２，４］、メモリセルＭＣ［１２，８］、メモリセルＭＣ［１２，９］、メモリセルＭＣ［１６，２］、メモリセルＭＣ［１６，３］、メモリセルＭＣ［１６，１０］が不良である。特に、ワード線ＷＬ［１２］とワード線ＷＬ［１６］に不良メモリセルがかたまって存在しているので、これらがデコーダ１１０と接続しないように、スイッチアレイ１０４ｋを設定する。
ワード線ＷＬ［１２］とワード線ＷＬ［１６］に関連しない不良メモリセルは、メモリセルＭＣ［８，５］、メモリセルＭＣ［１１，４］であり、これらは、対応するビット線ＢＬ［４］とビット線ＢＬ［５］がデータドライバ１０３と接続されないように、スイッチアレイ１０４ａを設定する。詳細は実施の形態１を参照できる。
スイッチアレイ１０４ｋは、過剰な冗長性を含んでいる可能性があり、よりプログラマブルスイッチを削減することができる。そのようにプログラマブルスイッチが削減されたスイッチアレイ１０４ｌを有する情報処理装置１００ｎを図１６に示す。
情報処理装置１００ｎでは、ワード線ＷＬ［１］乃至ワード線ＷＬ［８］は、デコーダ１１０［１］とのみ接続可能であり、ワード線ＷＬ［１１］乃至ワード線ＷＬ［１８］は、デコーダ１１０［２］とのみ接続可能であり、ワード線ＷＬ［９］とワード線ＷＬ［１０］は、デコーダ１１０［１］とデコーダ１１０［２］の双方と接続可能である。
また、ワード線ＷＬ［１］とワード線ＷＬ［１８］は、１つのプログラマブルスイッチＰＳでデコーダ１１０と接続され、ワード線ＷＬ［２］とワード線ＷＬ［１７］は、２つのプログラマブルスイッチＰＳでデコーダ１１０と接続され、その他のワード線ＷＬは、３つのプログラマブルスイッチＰＳでデコーダ１１０と接続される。スイッチアレイ１０４ｌは、極限まで冗長性をなくしたものであるので、必要に応じて、プログラマブルスイッチＰＳを追加して、冗長性を確保してもよい。
なお、スイッチアレイ１０４ｌと同様な構造を、冗長ビット線を選択するスイッチアレイに採用してもよい。
（実施の形態４）
実施の形態２で説明したテスト回路１０８ａ乃至テスト回路１０８ｄは、専用の回路（固定された回路）を用いてもよいし、コンフィギュラブルな回路の設定を変更することで実現してもよい。コンフィギュラブルな回路として、複数回プログラム可能な回路（リコンフィギャラブルな回路）を用いてもよい。また、リコンフィギャラブルな回路からテスト回路１０８ａ乃至テスト回路１０８ｄに信号を送る構成としてもよい。
テスト回路１０８ａをリコンフィギャラブルな回路（例えば、ＦＰＧＡ等）を用いて構成する例を、図１７を用いて説明する。図１７には、プログラマブルロジック回路ＰＬＣ［１，１］乃至プログラマブルロジック回路ＰＬＣ［１，１６］を有するリコンフィギャラブルブロック１１１［１］と、プログラマブルロジック回路ＰＬＣ［２，１］乃至プログラマブルロジック回路ＰＬＣ［２，１６］を有するリコンフィギャラブルブロック１１１［２］と、その間のインターコネクトマトリクス１１２を有するデバイスが示されている。なお、プログラマブルロジック回路ＰＬＣは１つまたは複数のプログラマブルロジックエレメントにより構成されてもよい。
テスト回路１０８ａは、これらのプログラマブルロジック回路ＰＬＣのうち、プログラマブルロジック回路ＰＬＣ［１，３］乃至プログラマブルロジック回路ＰＬＣ［１，１２］とプログラマブルロジック回路ＰＬＣ［２，３］乃至プログラマブルロジック回路ＰＬＣ［２，１２］を用いて構成される。もちろん、リコンフィギャラブルブロック１１１［２］を用いないでテスト回路１０８ａを構成してもよい。
端子ＴＬａにデータ信号が入力され、端子ＴＬｂからテスト信号が出力される場合、図１７では、プログラマブルロジック回路ＰＬＣ［１，ｋ］（ｋは３以上１２以下の整数）にデータ信号が入力され、テスト信号が出力される。つまり、端子ＴＬａ［ｋ］と端子ＴＬｂ［ｋ］は、いずれもプログラマブルロジック回路ＰＬＣ［１，ｋ］に接続する。
その他の構成も許容される。例えば、端子ＴＬａ［ｋ］はプログラマブルロジック回路ＰＬＣ［１，ｋ］に接続し、端子ＴＬｂ［ｋ］はプログラマブルロジック回路ＰＬＣ［２，ｋ］に接続する構成や、端子ＴＬａ［ｋ］はプログラマブルロジック回路ＰＬＣ［２，ｋ］に接続し、端子ＴＬｂ［ｋ］はプログラマブルロジック回路ＰＬＣ［１，ｋ］に接続する構成でもよい。
メモリセルをテストする際には、このデバイスの該当する部分はテスト回路１０８ａを構成し、他の部分は、その他の回路を構成できる。テスト以外のときには、このデバイスの全てあるいは一部に、テスト回路１０８ａ以外の機能を持たせることができ、回路の利用効率を高めることができる。
図１８に示す情報処理装置１００ｐは、情報処理装置１００ｈと同様なスイッチアレイ１０４ｆを有する。すなわち、スイッチアレイ１０４ｆにはスイッチ群１０９が設けられており、通常の使用時に、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］をスイッチ群１０９で分離することができる。この特徴を利用して、スイッチアレイ１０４ｆのメモリセルアレイ１０１から遠い領域をインターコネクトマトリクスとして使用できる。
情報処理装置１００ｐは、リコンフィギャラブルブロック１１１［１］、リコンフィギャラブルブロック１１１［２］、インターコネクトマトリクス１１２を有し、その一部または全部によって、テスト回路を構成することができる。メモリセルのテストの際には、スイッチ群１０９をオンとすることで、テスト回路とメモリセルアレイ１０１とを接続し、通常の使用時には、スイッチ群１０９をオフとすることで、テスト回路とメモリセルアレイ１０１とを分断する。
スイッチアレイ１０４ｆのうち、このように、メモリセルアレイ１０１と分断された領域には、メモリセルアレイとは無関係な信号を送ることが可能であるので、インターコネクトマトリクスとして使用できる。図１８は、通常の使用時の様子を示す。
ここに示される例では、リコンフィギャラブルブロック１１１［１］、リコンフィギャラブルブロック１１１［２］、インターコネクトマトリクス１１２に加えて、リコンフィギャラブルブロック１１１［３］を設け、スイッチアレイ１０４ｆのうち、スイッチ群１０９でメモリセルアレイ１０１と分断されている部分をプログラミングして、回路を構成し、テスト回路以外の機能の回路を構成できる。スイッチアレイ１０４ｆのほとんどを何らかの機能のために利用できるので、より回路の利用効率を高めることができる。なお、テスト時および通常動作時において、動作に寄与しないプログラマブルロジック回路ＰＬＣへの電源を遮断することにより消費電力を低減することもできる。
（実施の形態５）
本実施の形態では、実施の形態１乃至４で使用できるプログラマブルスイッチＰＳの例について説明する。図１９（Ａ）には、スイッチトランジスタ１２１と、選択トランジスタ１２２と、容量素子１２３を有するプログラマブルスイッチＰＳ［１，２］の回路図を示す。なお、容量素子１２３は意図的に設けなくてもよい。
スイッチトランジスタ１２１のソース又はドレインの一方はデータ線ＤＬ［１］に、他方はビット線ＢＬ［２］に接続する。選択トランジスタ１２２のソース又はドレインの一方はコンフィギュレーション線ＣＬ［２］に、他方はスイッチトランジスタ１２１のゲートと容量素子１２３の一方の電極に接続する。選択トランジスタ１２２のゲートは選択線ＳＬ［１］に接続する。
このようなプログラマブルスイッチＰＳの動作について説明する。ここでは、スイッチトランジスタ１２１と、選択トランジスタ１２２がともにＮ型であるとする。
例えば、プログラマブルスイッチＰＳを接続状態とするのであれば、スイッチトランジスタ１２１のゲートの電位を、スイッチトランジスタ１２１がオン状態となるような電位とする。そのためには、選択トランジスタ１２２をオンとして、さらに、コンフィギュレーション線ＣＬの電位が、スイッチトランジスタ１２１がオン状態となるような電位以上とする。このとき、スイッチトランジスタ１２１には有効なチャネルが形成されている。
このとき、データ線ＤＬ（あるいはそれに相当する配線）とビット線ＢＬの電位は、ともにスイッチトランジスタ１２１のゲートの電位よりも低くする。例えば、データ線ＤＬとビット線ＢＬに与えられる最低の電位とするとよい。例えば、データ線ＤＬとビット線ＢＬに与えられる電位がＨとＬ（Ｈ＞Ｌ）であれば、ともに、Ｌに維持するとよい。
なお、プログラマブルスイッチＰＳを絶縁状態とするのであれば、スイッチトランジスタ１２１のゲートの電位を、スイッチトランジスタ１２１がオフ状態となるような電位とする。そのためには、選択トランジスタ１２２をオンとして、さらに、コンフィギュレーション線ＣＬの電位が、スイッチトランジスタ１２１がオフ状態となるような電位とする。
その後、選択トランジスタ１２２をオフ状態とする。特許文献３あるいは特許文献４に示される酸化物半導体を用いたトランジスタは、オフ状態のソースドレイン間の電流が極めて小さく、このトランジスタを選択トランジスタ１２２に用いた場合、スイッチトランジスタ１２１のゲートの電位は十分な長期間にわたって必要な値に維持される。このとき、スイッチトランジスタ１２１のゲートはフローティング状態であるので、チャネルが形成されている場合には、チャネルの電位によって、ゲートの電位が変動することがある。
次に、ビット線ＢＬあるいはデータ線ＤＬのいずれかの電位がＬからＨに上昇したとする。ここでは、データ線の電位がＨとなったとする。プログラマブルスイッチＰＳが絶縁状態であれば、ビット線ＢＬとデータ線ＤＬの間は絶縁状態であるので、他方の電位は実質的には変動しない。一方、プログラマブルスイッチＰＳが接続状態であれば、まず、スイッチトランジスタ１２１のチャネルの電位が上昇することにより、スイッチトランジスタ１２１のゲートの電位も上昇する。このときの上昇の程度は、容量素子１２３を含むスイッチトランジスタ１２１のゲートに接続する全ての容量（ただし、データ線ＤＬとの容量を除く）が大きいほど小さく、スイッチトランジスタ１２１のゲートとチャネル間の容量（ゲートとデータ線ＤＬとの容量を含む）が大きいほど大きい。このような効果をブースティングといい、一般的なＳＲＡＭ型のＦＰＧＡ等に用いられているプログラマブルスイッチでは生じない現象である。
その結果、例えば、当初、スイッチトランジスタ１２１のゲートの電位が＋０．９Ｖ、ビット線ＢＬとデータ線ＤＬの電位が０Ｖであったとして、データ線ＤＬの電位が０Ｖから＋０．９Ｖに上昇することにより、スイッチトランジスタ１２１のゲートの電位が、例えば、１．４Ｖ以上にまで上昇することもある。スイッチトランジスタ１２１のしきい値が０．４Ｖであれば、ビット線ＢＬの電位も＋０．９Ｖまで上昇する。逆に、例えば、容量素子１２３の容量が過大であるため、スイッチトランジスタ１２１のゲートの電位が全く上昇しないのであれば、ビット線ＢＬの電位の上昇は＋０．５Ｖに限定される。
図１９（Ｂ）には、選択線ＳＬ、コンフィギュレーション線ＣＬとそれらを駆動するための選択ドライバ１２４、コンフィギュレーションドライバ１２５ａを有する情報処理装置１００ｑの回路構成を示す。
コンフィギュレーション線ＣＬの機能をビット線ＢＬで代用する例を図２０（Ａ）および図２０（Ｂ）を用いて説明する。図２０（Ａ）に示されるようにプログラマブルスイッチＰＳ［１，２］の構成は、図１９（Ａ）に示されるものとほとんど同じであるが、選択トランジスタ１２２のソース又はドレインの一方がビット線ＢＬ［１］に接続している点で異なる。
メモリセルアレイ１０１で用いられるビット線ＢＬは、ビット線ＢＬ［１］乃至ビット線ＢＬ［１０］であるため、例えば、プログラマブルスイッチＰＳ［１，１］の選択トランジスタ１２２のソース又はドレインの一方は、ダミー配線であるビット線ＢＬ［０］に接続する。
図２０（Ｂ）に示される情報処理装置１００ｒのように、ビット線ＢＬ［０］には、コンフィギュレーションドライバ１２５ｂからデータが送られる。また、ビット線ＢＬ［１０］は、メモリセルと接続するが、コンフィギュレーションドライバ１２５ｂと接続する必要はない。
コンフィギュレーションドライバ１２５ｂは、情報処理装置１００ｑのコンフィギュレーションドライバ１２５ａと同様な機能でよいが、プログラマブルスイッチＰＳのプログラムをおこなう以外の期間（例えば、メモリセルのテストの期間や通常の使用時の期間）には、それらの動作に支障をきたさないことが求められる。例えば、それらの期間には、コンフィギュレーションドライバ１２５ｂとビット線ＢＬ［１］乃至ビット線ＢＬ［９］が電気的に分離される構成とするとよい。
次に、情報処理装置１００ｒで用いられているプログラマブルスイッチＰＳにおいてもブースティング効果が得られることを説明する。ブースティング効果を得るためには、ある行のプログラマブルスイッチＰＳのプログラムに際して、１つのビット線ＢＬのみ電位がＨで他は全てＬであること、およびその行のデータ線ＤＬ（あるいはそれに相当する配線）の電位がＬであることが求められる。このことは換言すれば、スイッチアレイ１０４ａ等で、１つのデータ線ＤＬに接続するプログラマブルスイッチＰＳのうち、接続状態にあるものは１つだけとなるようにプログラミングする、ということである。
実施の形態１乃至４で説明したとおり、ほとんどの場合において、この条件を満たすことができる。例外的には、情報処理装置１００ｐ（図１８）のスイッチアレイ１０４ｆにおいて、メモリセルアレイ１０１と、スイッチ群１０９で分断された部分においては、１つの行の複数のプログラマブルスイッチＰＳが接続状態にある場合が想定できるが、回路構成を変更することにより、この状態を回避することもできる。
上記の条件が満たされるとして、図２０（Ａ）に示されるプログラマブルスイッチＰＳ［１，１］、プログラマブルスイッチＰＳ［１，２］の動作について考察する。例えば、ビット線ＢＬ［１］の電位がＨであるとする。このとき、ビット線ＢＬ［０］とビット線ＢＬ［２］の電位はＬでなければならず、また、データ線ＤＬ［１］の電位もＬであることが求められる。
プログラマブルスイッチＰＳ［１，１］、プログラマブルスイッチＰＳ［１，２］の選択トランジスタ１２２をオン状態とすると、プログラマブルスイッチＰＳ［１，２］のスイッチトランジスタ１２１のゲートの電位はＨで、スイッチトランジスタ１２１はオン状態（有効なチャネルが形成されている状態）となる。このとき、ビット線ＢＬ［２］とデータ線ＤＬ［１］の電位がＬであることから、プログラマブルスイッチＰＳ［１，２］ではブースティング効果が発現する条件が満たされる。
一方、プログラマブルスイッチＰＳ［１，１］について考察すると、ビット線ＢＬ［１］の電位がＨであるので、ブースティング効果を得る条件とはならない。しかしながら、ビット線ＢＬ［１］の電位がＨであるため、ビット線ＢＬ［０］の電位はＬである必要が生じ、結果としてスイッチトランジスタ１２１のゲートの電位はＬで、スイッチトランジスタ１２１はオフ状態（有効なチャネルが形成されていない状態）となる。すなわち、ブースティング効果を必要とする条件にはない。
結論として、情報処理装置１００ｒにおいても、プログラマブルスイッチＰＳでブースティング効果を得ることができる。
なお、他の行のプログラマブルスイッチＰＳのプログラムに際しては、当該行のデータ線ＤＬをフローティング状態としておくことが好ましい。つまり、データ線ＤＬ［ｋ］の電位をＬとするのは、データ線ＤＬ［ｋ］に接続するプログラマブルスイッチＰＳの設定の際だけで、その他の場合には、フローティング状態としておくとよい。
例えば、プログラマブルスイッチＰＳ［２，２］を接続状態に設定した後、プログラマブルスイッチＰＳ［４，３］を接続状態に設定する場合を考えると、ビット線ＢＬ［２］の電位をＨとする必要が生じる。
もし、データ線ＤＬ［２］が何らかの電気的接続を有している（例えば、電位がＬの配線と接続されている）と、接続状態にあるプログラマブルスイッチＰＳ［２，２］を介して、ビット線ＢＬ［２］とデータ線ＤＬ［２］との間で電流が流れてしまう。しかしながら、データ線ＤＬ［２］がフローティング状態であると、そのような短絡電流が流れることはない。
なお、データ線ＤＬ［２］と接続するプログラマブルスイッチＰＳ［２，２］以外のプログラマブルスイッチＰＳはいずれもオフなので、ビット線ＢＬ［２］が、その他のビット線ＢＬとデータ線ＤＬ［２］を介して接続されることはない。
（実施の形態６）
本実施の形態では、実施の形態１乃至５で説明した情報処理装置１００ａ乃至情報処理装置１００ｎ、情報処理装置１００ｐ乃至情報処理装置１００ｒ（以下、情報処理装置１００、という）を、酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）と単結晶シリコンを用いたトランジスタ（Ｓｉトランジスタ）を含む半導体装置で作製する場合の具体的なデバイス構造について説明する。
＜デバイス構造＞
図２１（Ａ）は、ＯＳトランジスタとＳｉトランジスタを含む半導体装置のデバイス構造の一例を示す断面図である。図２１（Ａ）には、このような半導体装置として情報処理装置１００を示している。なお、図２１（Ａ）は、情報処理装置１００の特定の断面を示すものではなく、情報処理装置１００の積層構造を説明するための図面である。図２１（Ａ）には、代表的に、情報処理装置１００のプログラマブルスイッチＰＳを構成するスイッチトランジスタ１２１、選択トランジスタ１２２、容量素子１２３を示している。スイッチトランジスタ１２１はＳｉトランジスタである。スイッチトランジスタ１２１はｎ型である。スイッチトランジスタ１２１上に、選択トランジスタ１２２および容量素子１２３が積層されている。
半導体基板を用いて情報処理装置１００が作製される。半導体基板として、バルク状の単結晶シリコンウェハ２００が用いられている。なお、情報処理装置１００の基板は、バルク状の単結晶シリコンウェハに限定されるものではなく、様々な半導体基板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
スイッチトランジスタ１２１は、他のｐ型トランジスタ（図示せず）とともに、単結晶シリコンウェハ２００に、ＣＭＯＳプロセスを用いて作製することができる。絶縁層２１０は、これらトランジスタを電気的に分離するための絶縁物である。スイッチトランジスタ１２１を覆って、絶縁層２１１が形成されている。絶縁層２１１上には、導電体２３１乃至導電体２３３が形成されている。絶縁層２１１に設けられた開口に、導電体２２１乃至導電体２２３が形成されている。なお、導電体２３１と導電体２３２は、一方が、ビット線ＢＬ、他方がデータ線ＤＬであってもよい。
スイッチトランジスタ１２１の上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶縁層２１２乃至絶縁層２１４および導電体２４１乃至導電体２４５、導電体２５１乃至導電体２５６、導電体２６１乃至導電体２６５により３層の配線層が形成されている。
この配線層を覆って絶縁層２７６が形成される。絶縁層２７６上に、選択トランジスタ１２２および容量素子１２３が形成されている。
選択トランジスタ１２２は、酸化物半導体層２７１、導電体２８１、導電体２８２、導電体２９１を有する。酸化物半導体層２７１にチャネル形成領域が存在する。導電体２９１はゲート電極を構成し、導電体２８１、導電体２８２は、それぞれ、ソース電極とドレイン電極のいずれかを構成する。導電体２８２は、導電体２２３、導電体２３３および導電体２５１乃至導電体２５６により、スイッチトランジスタ１２１のゲート（導電体２２０）に接続されている。なお、図２１（Ａ）では、導電体２２０が２箇所にあるように描かれているが、これは、導電体２２０が同じもの（連続しているもの）であることを示している。
容量素子１２３は、ＭＩＭ型の容量素子であり、電極として導電体２８１および導電体２９２を有し、誘電体（絶縁膜）として、絶縁層２７７を有する。絶縁層２７７は、選択トランジスタ１２２のゲート絶縁層を構成する絶縁物でもある。
選択トランジスタ１２２および容量素子１２３を覆って、絶縁層２７８が形成されている。絶縁層２７８上には、導電体２９６、導電体２９７が形成されている。導電体２９６、導電体２９７は、それぞれ、選択トランジスタ１２２、容量素子１２３に接続されており、これらの素子を配線層に設けられた配線に接続するため電極（配線）として設けられている。例えば図示のように、導電体２９６は、導電体２６２乃至導電体２６５、導電体２８４により、導電体２６１に接続されている。導電体２９７は、導電体２４２乃至導電体２４５、導電体２８３により、導電体２４１に接続されている。
半導体装置を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法が用いられる。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
情報処理装置１００の絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
情報処理装置１００の導電体は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
＜トランジスタの他の構成例＞
半導体装置を構成するＳｉトランジスタや、ＯＳトランジスタの構造は、図２１（Ａ）に限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。この場合、導電体２４５、導電体２５６、導電体２６５と、導電体２８１乃至導電体２８４の間に、絶縁層およびその絶縁層上にバックゲートを構成する導電体を形成すればよい。
また、ＯＳトランジスタを図２１（Ｂ）に示すような構造とすることができる。図２１（Ｂ）の例では、選択トランジスタ１２２には、さらに酸化物半導体層２７３が設けられている。図２１（Ｂ）の選択トランジスタ１２２も、酸化物半導体層２７１にチャネル形成領域が存在する。
図２１（Ｂ）の選択トランジスタ１２２を作製するには、導電体２８１、導電体２８２を形成した後、酸化物半導体層２７３を構成する酸化物半導体膜、絶縁層２７７を構成する絶縁膜、および導電体２９１を構成する導電膜を積層する。そして、この導電膜をエッチングするためのレジストマスクを用いて、この積層膜をエッチングすることで、酸化物半導体層２７３、導電体２９１が形成される。この場合、容量素子１２３においては、絶縁層２７７は、導電体２９２に覆われていない領域が除去されている。
例えば、図２１（Ａ）の選択トランジスタ１２２において、酸化物半導体層２７１を構成元素の異なる酸化物で２層の酸化物半導体膜から形成する。この場合、下層は、Ｉｎ−Ｚｎ系酸化物膜とし、上層をＩｎ−Ｇａ−Ｚｎ系酸化物膜とする。あるいは、下層および上層とも、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で形成することができる。
例えば、酸化物半導体層２７１を、２層構造のＩｎ−Ｇａ−Ｚｎ系酸化物膜とする場合、一方を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成し、他方をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成することができる。
また、図２１（Ｂ）において、酸化物半導体層２７１を２層構造とし、酸化物半導体層２７３を単層構造とし、３層の酸化物半導体膜から選択トランジスタ１２２を形成してもよい。この場合も、３層のすべて、あるいは一部を異なる構成元素の酸化物半導体膜で形成してもよいし、３層を同じ構成元素の酸化物半導体膜で形成してもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜で酸化物半導体層２７１および酸化物半導体層２７３を形成する場合、酸化物半導体層２７１の下層と酸化物半導体層２７３は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６の酸化物膜で形成し、酸化物半導体層２７１の上層は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２の酸化物膜で形成することができる。
図２２に、ＳｉトランジスタおよびＯＳトランジスタの他の構成例を示す。
図２２は、Ｓｉトランジスタ、ＯＳトランジスタの構成の一例を示す断面図である。図２２において、Ａ１−Ａ２に、チャネル長方向（ソースからドレインにかけての方向）におけるＳｉトランジスタであるスイッチトランジスタ１２１及びＯＳトランジスタである選択トランジスタ１２２の断面図を示し、Ａ３−Ａ４に、チャネル幅方向（チャネル長方向に直角な方向）における同断面図を示す。ただし、レイアウトにおいてスイッチトランジスタ１２１のチャネル長方向と選択トランジスタ１２２のチャネル長方向とが、必ずしも一致していなくともよい。図２２は、積層構造を説明するための図である。また、図２２では、酸化物半導体膜にチャネル形成領域を有するＯＳトランジスタである選択トランジスタ１２２が、単結晶のシリコンのチャネル形成領域を有するスイッチトランジスタ１２１上に形成されている場合を例示している。図２２では、単結晶シリコン基板を基板３００として用いる場合を例示している。
また、スイッチトランジスタ１２１は、素子分離法により、他の半導体素子と電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２２では、トレンチ分離法を用いてスイッチトランジスタ１２１を電気的に分離する場合を例示している。エッチング等により基板３００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域３０１により、スイッチトランジスタ１２１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板３００の凸部には、スイッチトランジスタ１２１の不純物領域３０２及び不純物領域３０３と、不純物領域３０２及び不純物領域３０３に挟まれたチャネル形成領域３０４とが設けられている。さらに、スイッチトランジスタ１２１は、チャネル形成領域３０４を覆う絶縁層３０５と、絶縁層３０５を間に挟んでチャネル形成領域３０４と重なるゲート電極３０６とを有する。
スイッチトランジスタ１２１では、チャネル形成領域３０４における凸部の側部及び上部と、ゲート電極３０６とが絶縁層３０５を間に挟んで重なることで、チャネル形成領域３０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、スイッチトランジスタ１２１の基板上における専有面積を小さく抑えつつ、スイッチトランジスタ１２１におけるキャリアの移動量を増加させることができる。その結果、スイッチトランジスタ１２１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域３０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域３０４における凸部の厚さをＴとすると、チャネル幅Ｗに対する厚さＴの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、スイッチトランジスタ１２１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたスイッチトランジスタ１２１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
スイッチトランジスタ１２１上には、絶縁層３１１が設けられている。絶縁層３１１には開口部が形成されている。そして、上記開口部には、不純物領域３０２、不純物領域３０３にそれぞれ電気的に接続されている導電体３１２、導電体３１３と、ゲート電極３０６に電気的に接続されている導電体３１４とが、形成されている。導電体３１２は、絶縁層３１１上に形成された導電体３１６に電気的に接続されており、導電体３１３は、絶縁層３１１上に形成された導電体３１７に電気的に接続されており、導電体３１４は、絶縁層３１１上に形成された導電体３１８に電気的に接続されている。
導電体３１６乃至導電体３１８上には、絶縁層３２０が設けられている。絶縁層３２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁層３２１が設けられている。絶縁層３２１上には絶縁層３２２が設けられており、絶縁層３２２上には、選択トランジスタ１２２が設けられている。
絶縁層３２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁層３２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁層３２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
選択トランジスタ１２２は、酸化物半導体層３３０、酸化物半導体層３３０に接する導電体３３２及び導電体３３３、酸化物半導体層３３０を覆っている絶縁層３３１、並びに、絶縁層３３１を間に挟んで酸化物半導体層３３０と重なるゲート電極３３４を有する。導電体３３２及び導電体３３３は、ソース電極またはドレイン電極として機能する。導電体３３３は、絶縁層３２０乃至絶縁層３２２に設けられた開口において導電体３１８に接続されている。
なお、選択トランジスタ１２２上に、絶縁層が設けられてもよい。絶縁層には開口部が設けられ、上記開口部においてゲート電極３３４に接する導電体が、絶縁層上に設けられてもよい。
なお、図２２において、選択トランジスタ１２２は、ゲート電極３３４を酸化物半導体層３３０の片側において少なくとも有していればよいが、絶縁層３２２を間に挟んで酸化物半導体層３３０と重なるゲート電極を、さらに有していてもよい。
選択トランジスタ１２２が、一対のゲート電極を有している場合、一方のゲート電極にはオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、他の電位が独立して与えられている状態であってもよい。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図２２では、選択トランジスタ１２２が、一のゲート電極３３４に対応した一のチャネル形成領域を有する、シングルチャネル構造である場合を例示している。選択トランジスタ１２２に、例えば、電気的に接続された複数のゲート電極を設けることで、一の酸化物半導体層に複数のチャネル形成領域を有する、マルチチャネル構造とすることができる。
図２２には、選択トランジスタ１２２は、酸化物半導体層３３０が、酸化物半導体層３３０ａ乃至酸化物半導体層３３０ｃでなる３層構造で、酸化物半導体層３３０ａおよび酸化物半導体層３３０ｂの形成後に、導電体３３２と導電体３３３が形成され、その後、酸化物半導体層３３０ｃが形成される。しかし、酸化物半導体層３３０ａ乃至酸化物半導体層３３０ｃのいずれか一つあるいは二つを有しない構造でもよい。
（実施の形態７）
本実施の形態では、ＯＳトランジスタに用いられる酸化物半導体について説明する。
ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のことをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍ程度に低くすることができる。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導体中や、他の層との界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度まで高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半導体層の深さにおいて、または、酸化物半導体のある領域における値である。高純度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることとする。
例えば、シリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
例えば、水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
例えば、窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。必要とする電気的特性（移動度、しきい値電圧等）に応じて、適切な組成の酸化物半導体を形成すればよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物半導体の原子数比は、誤差として±２０％の変動を含む。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、その成膜用ターゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いることが好ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を成膜することで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填率（相対密度）は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットとしては、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）のＩｎ−Ｚｎ系酸化物のターゲットを用いることが好ましい。この原子比は、Ｉｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：２）がより好ましい。例えば、Ｉｎ−Ｚｎ系酸化物の成膜用ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率Ｚをこのような範囲に収めることで、Ｉｎ−Ｚｎ系酸化物膜の移動度を向上することができる。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図２３（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２３（Ｂ）は、図２３（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図２３（Ｃ）は、図２３（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図２３（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２４（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２４（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２４（Ｃ）および図２４（Ｄ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２４（Ｃ）と図２４（Ｄ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
（実施の形態８）
上記で説明した情報処理装置は、様々な半導体装置、電子機器に用いることが可能である。電子機器として、例えば、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図２５（Ａ）乃至図２５（Ｆ）に示す。
図２５（Ａ）は携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機４００は、筐体４０１、筐体４０２、表示部４０３、表示部４０４、マイクロホン４０５、スピーカ４０６、操作キー４０７、およびスタイラス４０８等を有する。
図２５（Ｂ）は携帯情報端末の構成の一例を示す外観図である。携帯情報端末４１０は、筐体４１１、筐体４１２、表示部４１３、表示部４１４、接続部４１５、および操作キー４１６等を有する。表示部４１３は筐体４１１に設けられ、表示部４１４は筐体４１２に設けられている。接続部４１５により筐体４１１と筐体４１２は接続されており、筐体４１１と筐体４１２の間の角度は、接続部４１５により変更可能となっている。そのため、表示部４１３における映像の切り替えを、接続部４１５における筐体４１１と筐体４１２との間の角度に従って、切り替える構成としてもよい。また、表示部４１３および／または表示部４１４としてタッチパネル付の表示装置を使用してもよい。
図２５（Ｃ）はノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナルコンピュータ４２０は、筐体４２１、表示部４２２、キーボード４２３、およびポインティングデバイス４２４等を有する。
図２５（Ｄ）は、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷蔵庫４３０は、筐体４３１、冷蔵室用扉４３２、および冷凍室用扉４３３等を有する。
図２５（Ｅ）は、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ４４０は、筐体４４１、筐体４４２、表示部４４３、操作キー４４４、レンズ４４５、および接続部４４６等を有する。操作キー４４４およびレンズ４４５は筐体４４１に設けられており、表示部４４３は筐体４４２に設けられている。そして、筐体４４１と筐体４４２は、接続部４４６により接続されており、筐体４４１と筐体４４２の間の角度は、接続部４４６により変えることが可能な構造となっている。筐体４４１に対する筐体４４２の角度によって、表示部４４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。
図２５（Ｆ）は、自動車の構成の一例を示す外観図である。自動車４５０は、車体４５１、車輪４５２、ダッシュボード４５３、およびライト４５４等を有する。
また、上記の実施の形態で説明した情報処理装置は、様々な演算処理装置（例えば、ＣＰＵ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤタグ）のキャッシュメモリ、メインメモリ、ストレージに用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 情報処理装置
１００ａ 情報処理装置
１００ｂ 情報処理装置
１００ｃ 情報処理装置
１００ｄ 情報処理装置
１００ｅ 情報処理装置
１００ｆ 情報処理装置
１００ｇ 情報処理装置
１００ｈ 情報処理装置
１００ｉ 情報処理装置
１００ｊ 情報処理装置
１００ｋ 情報処理装置
１００ｌ 情報処理装置
１００ｍ 情報処理装置
１００ｎ 情報処理装置
１００ｐ 情報処理装置
１００ｑ 情報処理装置
１００ｒ 情報処理装置
１０１ メモリセルアレイ
１０２ ワード線ドライバ
１０３ データドライバ
１０４ａ スイッチアレイ
１０４ｂ スイッチアレイ
１０４ｃ スイッチアレイ
１０４ｄ スイッチアレイ
１０４ｅ スイッチアレイ
１０４ｆ スイッチアレイ
１０４ｇ スイッチアレイ
１０４ｈ スイッチアレイ
１０４ｉ スイッチアレイ
１０４ｊ スイッチアレイ
１０４ｋ スイッチアレイ
１０４ｌ スイッチアレイ
１０５ メモリセル
１０６ スイッチ
１０７ ヒューズ
１０８ａ テスト回路
１０８ｂ テスト回路
１０８ｃ テスト回路
１０８ｄ テスト回路
１０９ スイッチ群
１１０ デコーダ
１１１ リコンフィギャラブルブロック
１１２ インターコネクトマトリクス
１２１ スイッチトランジスタ
１２２ 選択トランジスタ
１２３ 容量素子
１２４ 選択ドライバ
１２５ａ コンフィギュレーションドライバ
１２５ｂ コンフィギュレーションドライバ
２００ 単結晶シリコンウェハ
２１０ 絶縁層
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２２０ 導電体
２２１ 導電体
２２２ 導電体
２２３ 導電体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２４１ 導電体
２４２ 導電体
２４３ 導電体
２４４ 導電体
２４５ 導電体
２５１ 導電体
２５２ 導電体
２５３ 導電体
２５４ 導電体
２５５ 導電体
２５６ 導電体
２６１ 導電体
２６２ 導電体
２６３ 導電体
２６４ 導電体
２６５ 導電体
２７１ 酸化物半導体層
２７３ 酸化物半導体層
２７６ 絶縁層
２７７ 絶縁層
２７８ 絶縁層
２８１ 導電体
２８２ 導電体
２８３ 導電体
２８４ 導電体
２９１ 導電体
２９２ 導電体
２９６ 導電体
２９７ 導電体
３００ 基板
３０１ 素子分離領域
３０２ 不純物領域
３０３ 不純物領域
３０４ チャネル形成領域
３０５ 絶縁層
３０６ ゲート電極
３１１ 絶縁層
３１２ 導電体
３１３ 導電体
３１４ 導電体
３１６ 導電体
３１７ 導電体
３１８ 導電体
３２０ 絶縁層
３２１ 絶縁層
３２２ 絶縁層
３３０ 酸化物半導体層
３３０ａ 酸化物半導体層
３３０ｂ 酸化物半導体層
３３０ｃ 酸化物半導体層
３３１ 絶縁層
３３２ 導電体
３３３ 導電体
３３４ ゲート電極
４００ 携帯型ゲーム機
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ 表示部
４０５ マイクロホン
４０６ スピーカ
４０７ 操作キー
４０８ スタイラス
４１０ 携帯情報端末
４１１ 筐体
４１２ 筐体
４１３ 表示部
４１４ 表示部
４１５ 接続部
４１６ 操作キー
４２０ パーソナルコンピュータ
４２１ 筐体
４２２ 表示部
４２３ キーボード
４２４ ポインティングデバイス
４３０ 電気冷蔵庫
４３１ 筐体
４３２ 冷蔵室用扉
４３３ 冷凍室用扉
４４０ ビデオカメラ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ 操作キー
４４５ レンズ
４４６ 接続部
４５０ 自動車
４５１ 車体
４５２ 車輪
４５３ ダッシュボード
４５４ ライト
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＤＬ データ線
ＰＳ プログラマブルスイッチ
ＴＬ 端子
ＴＬａ 端子
ＴＬｂ 端子
ＳＬ 選択線
ＣＬ コンフィギュレーション線
ＰＬＣ プログラマブルロジック回路

Claims (5)

  1. 複数の第１の配線と、
    複数の第２の配線と、
    複数の第３の配線と、
    前記複数の第１の配線と前記複数の第３の配線の交差部にメモリセルを有するメモリセルアレイと、
    前記複数の第２の配線と前記複数の第３の配線の交差部に前記複数の第２の配線の一と、前記複数の第３の配線の一を電気的に接続できるプログラマブルスイッチを有するスイッチアレイと、
    前記複数の第１の配線に信号を供給する機能を有する第１のドライバ回路と、
    前記複数の第２の配線に信号を供給する機能を有する第２のドライバ回路と、
    前記スイッチアレイと電気的に接続された、第１のリコンフィギャラブルブロックと、
    前記第１のリコンフィギャラブルブロックと電気的に接続された、インターコネクトマトリクスと、
    前記インターコネクトマトリクスと電気的に接続された、第２のリコンフィギャラブルブロックと、を有し、
    前記第１のリコンフィギャラブルブロックと、前記インターコネクトマトリクスと、前記第２のリコンフィギャラブルブロックと、の一部又は全部は、前記メモリセルアレイのテスト回路として機能し、
    前記スイッチアレイは、前記第２のドライバ回路と電気的に接続される第１のスイッチ群と、第３のリコンフィギャラブルブロックと電気的に接続される第２のスイッチ群と、前記第１のスイッチ群と、前記第２のスイッチ群との間の第３のスイッチ群と、を有し、
    前記メモリセルアレイをテストするときは、前記第３のスイッチ群をオンとすることを特徴とする情報処理装置。
  2. 請求項１において、
    前記複数の第１の配線はワード線として機能し、
    前記複数の第２の配線はデータ線として機能し、
    前記複数の第３の配線はビット線として機能することを特徴とする情報処理装置。
  3. 請求項１または請求項２において、
    前記複数の第３の配線の数は、前記複数の第２の配線の数よりも多いことを特徴とする情報処理装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記複数の第２の配線は、前記複数の第３の配線と電気的に接続されていない配線を一以上有すること特徴とする情報処理装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記プログラマブルスイッチは、第１のトランジスタと第２のトランジスタとを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記複数の第２の配線の一と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記複数の第３の配線の一と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタが酸化物半導体を有し、前記酸化物半導体にチャネル形成領域を有することを特徴とする情報処理装置。
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