JP4837372B2

JP4837372B2 - 情報記憶装置

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Publication number: JP4837372B2
Application number: JP2005355172A
Authority: JP
Inventors: 治遠山; 耕三石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-12-08
Filing date: 2005-12-08
Publication date: 2011-12-14
Anticipated expiration: 2025-12-08
Also published as: JP2007157075A

Description

この発明は、半導体メモリ等の情報記憶装置に関するものである。

従来の技術として、例えば特許文献１に開示されたマイクロコンピュータのメモリに関する技術がある。このマイクロコンピュータでは、命令フェッチアドレスのバス幅を増やすことなく、アクセス可能なメモリ領域を拡張することができる。また、プログラマーがバンク領域を意識することなくソフトウェア開発ができ、メモリ空間を有効に活用することが可能である。

特開平９−３２５９１０号公報

特許文献１に開示される従来の情報記憶装置に関する技術では、マスタとなるＣＰＵからアクセスされる物理メモリが増えれば、これに伴って物理アドレスのバス幅も増やさねばならない。このため、マスタからアクセスする物理メモリを増やす場合、これに応じてハードウェア構成を作り直す必要がある。

この発明は、上記のような課題を解決するためになされたもので、ハードウェア規模を拡大することなく、アクセス可能なメモリ領域を拡張できる情報記憶装置を得ることを目的とする。また、自己診断により不良箇所を容易に救済することができる情報記憶装置を得ることを目的とする。

この発明に係る情報記憶装置は、制御信号線に各々接続する複数のメモリセルと、制御信号線に対応して設けられた選択線を有し、選択線と制御信号線の接続関係を規定した再構成情報に従って選択線と制御信号線との接続を切り替え、選択線が接続する制御信号線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイスと、複数の再構成情報を保持し、構成情報セレクト信号に基づいて複数の再構成情報のうちからいずれかを選択して動的再構成可能デバイスに出力する構成情報セレクタと、複数のメモリセルのうちから設けられ、不良箇所に対応するメモリセルを代替する救済用メモリセルと、メモリセルの不良の有無を診断し、メモリセル内に不良が検出された場合、複数の再構成情報のうちから不良が検出されたメモリセルの制御信号線に接続される選択線を全て検索し、検索した全ての選択線を救済用メモリセルにつながる制御信号線に接続されるように再構成情報を書き換える自己診断部とを備えたものである。

この発明によれば、情報処理を行うプロセッサであるマスタごとにメモリセルの制御信号線（例えば、ワード線）との接続関係を変更することで、時間軸上で一つのメモリセルを複数のマスタで共有できるという効果がある。これにより、実際よりも大きなメモリ空間が仮想的に利用できることから、ハードウェア資源を有効に活用することができ、ひいてはハードウェア構成の小型化が可能である。
また、情報処理の際に情報記憶装置を利用するマスタが、メモリセル内の不良箇所を回避して救済用メモリセルを使用した情報処理を行うことができる。

実施の形態１．
図１は、この発明の実施の形態１による動的再構成可能メモリの構成を示すブロック図である。動的再構成可能メモリ（情報記憶装置）１は、メモリセル２、動的再構成可能デバイス３、構成情報セレクタ５を含んで構成される。メモリセル２を構成する各メモリセルは、データ書き込みや読み出しをするメモリセルを選択するための制御信号線と接続している。例えば、二次元的に交わる制御信号線であるワード線とビット線の各交点位置で、メモリセルがワード線とビット線にそれぞれ接続するメモリセルアレイが考えられる。

動的再構成可能デバイス３は、ＦＰＧＡ（Field Programmable Gate Array）のように論理構成を任意に変更可能な機能を持ったデバイスであり、再構成情報４−１〜４−Ｎのいずれかを読み込ませることにより、自由にその論理構成を変えることができる。例えば、動的再構成可能デバイス３がＦＰＧＡである場合、それ自身が持つゲート数を限界として任意の論理に構成可能である。但し、本実施の形態１では、特にその役割を限定しており、入力アドレスに対し適切なワード選択線をアサートするワードデコーダを動的再構成可能デバイス３により構成する。

再構成情報４−１〜４−Ｎは、動的再構成可能デバイス３に入力されたアドレスに対応するメモリセル２のワード線を選択するための切り替えスイッチの設定情報を含んでおり、構成情報セレクタ５により選択されて動的再構成可能デバイス３に出力される。構成情報セレクタ５は、再構成情報４−１〜４−Ｎを保持し、外部から入力された構成情報セレクト信号に従って再構成情報４−１〜４−Ｎのうちのいずれかを選択して動的再構成可能デバイス３に出力する。

以降では、本発明をより具体的に説明するために、メモリセル２のワード数を１２８ワード（ワード線数１２８）、アドレスの大きさを７ビット、再構成情報を再構成情報４−１〜４−３の３個（Ｎ＝３）とする。なお、これは、具体的な説明をするためであって、本発明がワード幅１２８、アドレス幅７ビットに限定されるという意味ではない。

図２は、図１中の動的再構成可能デバイスの構成を示すブロック図である。動的再構成可能デバイス３は、７ビットのアドレスデコーダ３ａ及び配線切り替えスイッチ群３ｂを含んで構成される。アドレスデコーダ３ａは、上述した７ビットのアドレス信号を入力してデコードし、得られたアドレス情報を配線切り替えスイッチ群３ｂに出力する。配線切り替えスイッチ群３ｂは、メモリセル２の大きさ分（ワード幅分）のワード線にそれぞれ接続するワード選択線を有している。また、配線切り替えスイッチ群３ｂは、再構成情報に従って任意の位置のワード選択線を切り替えてメモリセル２のワード線を選択する。ここで、アドレスデコーダ３ａでデコードされたアドレス情報に応じて選択されたワード線の電位を上げることで、入力されたアドレス信号に対応するメモリセルが選択される。

ここで、本実施の形態１では、アドレスデコーダ３ａと配線切り替えスイッチ群３ｂのペアを単純にワードデコーダと呼ぶ。また、再構成情報４−１〜４−Ｎには、このスイッチ群３ｂの設定が保存されている。なお、図２に示した動的再構成可能デバイス３の構成は実施の一形態であり、入力されたアドレス情報に対して任意の位置のワード選択線をアサート可能な構成であれば、図２の構成に限定されるものではない。

次にワード線の割当処理について説明する。
図３は、実施の形態１による動的再構成可能メモリの具体的な構成例を示すブロック図である。図３において、動的再構成可能デバイス３は、７ビットで表現される全てのアドレスに対してメモリセル２の全てのワード線を割り当てるワードデコーダＷＤ１を構成している。メモリセル２を表すブロックの斜線部分は、メモリセル２においてアクセス可能なメモリ領域を示している。つまり、図３の例では、ワード線数に対応してアドレス０からアドレス１２７までの全てのメモリセルにアクセス可能である。

また、再構成情報４−１〜４−３のうち、再構成情報４−１にワードデコーダＷＤ１として動的再構成可能デバイス３を構成する情報が設定される。この再構成情報４−１には、図３に示すように、ワードデコーダＷＤ１における１２８本全てのワード選択線をメモリセル２のアドレス０からアドレス１２７までのワード線にそれぞれつなげる配線情報が収められる。

動的再構成可能デバイス３をワードデコーダＷＤ１として構成する場合、構成情報セレクタ５へ再構成情報４−１を選択する旨の構成情報セレクト信号を出力する。これにより、構成情報セレクタ５から動的再構成可能デバイス３に対して再構成情報４−１が出力され、再構成情報４−１に従って、動的再構成可能デバイス３が、図３のような回路構造になる。

続いて、メモリセル２から部分的にワード線を選択する場合について説明する。
図４は、実施の形態１による動的再構成可能メモリの他の具体的な構成例を示すブロック図である。図４において、動的再構成可能デバイス３は、７ビットで表現される全てのアドレスのうち、６ビット分を有効なアドレスとして利用し、メモリセル２におけるアドレスｂからアドレス（ｂ＋６３）までの６４ワード分のワード線を割り当てるワードデコーダＷＤ２を構成している。メモリセル２を表すブロックの斜線部分は、メモリセル２においてアクセス可能なメモリ領域を示している。つまり、図４の例では、ワード線数に対応してアドレスｂからアドレス（ｂ＋６３）までがアクセス可能である。

また、再構成情報４−１〜４−３のうち、再構成情報４−２にワードデコーダＷＤ２として動的再構成可能デバイス３を構成する情報が設定される。この再構成情報４−２には、図４に示すように、ワードデコーダＷＤ２における１２８本のワード選択線のうち、下位の６４本のワード選択線を、メモリセル２におけるアドレスｂからアドレス（ｂ＋６３）までのワード線にそれぞれつなげる配線情報が収められる。

動的再構成可能デバイス３をワードデコーダＷＤ２として構成する場合、構成情報セレクタ５へ再構成情報４−２を選択する旨の構成情報セレクト信号を出力する。これにより、構成情報セレクタ５から動的再構成可能デバイス３に対して再構成情報４−２が出力され、再構成情報４−２に従って、動的再構成可能デバイス３が、図４のような回路構造になる。

図５は、実施の形態１による動的再構成可能メモリのさらに別の具体的な構成例を示す図である。図５において、動的再構成可能デバイス３は、７ビットで表現される全てのアドレスのうち、６ビット分を有効なアドレスとして利用し、メモリセル２におけるアドレス０からアドレス（ｂ−１）までのメモリ領域、及び、アドレス（ｂ＋６４）からアドレス１２７までの６４ワード分のワード線を割り当てるワードデコーダＷＤ３を構成している。なお、メモリセル２を表すブロックにおける二箇所の斜線部分は、メモリセル２においてアクセス可能なメモリ領域を示している。つまり、図５の例では、ワード線数に対応してアドレス０からアドレス（ｂ−１）まで、及びアドレス（ｂ＋６４）からアドレス１２７までがアクセス可能である。

また、再構成情報４−１〜４−３のうち、再構成情報４−３にワードデコーダＷＤ３として動的再構成可能デバイス３を構成する情報が設定される。この再構成情報４−３には、図５に示すように、ワードデコーダＷＤ３における１２８本のワード選択線のうち、下位の６４本のワード選択線が利用され、６４本のワード選択線のうち０から（ｂ−１）までを、メモリセル２におけるアドレス０からアドレス（ｂ−１）までのワード線にそれぞれつなげ、（ｂ＋６４）から１２７までのワード選択線を、メモリセル２におけるアドレス（ｂ＋６４）からアドレス１２７までのワード線にそれぞれつなげる配線情報が収められる。

動的再構成可能デバイス３をワードデコーダＷＤ３として構成する場合、構成情報セレクタ５へ再構成情報４−３を選択する旨の構成情報セレクト信号を出力する。これにより、構成情報セレクタ５から動的再構成可能デバイス３に対して再構成情報４−３が出力され、再構成情報４−３に従って、動的再構成可能デバイス３が、図５のような回路構造になる。

上述した図３から図５までの構成に対し、動的再構成可能メモリ１を使用するマスタＩＰ（Intellectual Property）（以降、マスタと称す）は、最大で３個接続可能である。この接続を行うには、複数のマスタのそれぞれに対して構成情報セレクト信号を割り当て、再構成情報４−１〜４−３を選択できるようにする。

図６は、実施の形態１による動的再構成可能メモリを利用した情報処理装置の構成を示す図であり、動的再構成可能メモリ１を利用する情報処理を行うプロセッサであるマスタを３つ備え、各マスタが図３から図５までの構成で動的再構成可能メモリ１をそれぞれ利用する。図６に示す情報処理装置は、動的再構成可能メモリ１に加え、マスタ６−１〜６−３、バス調停装置７、アドレスセレクタ８及びデータセレクタ９を備える。

マスタ６−１〜６−３は、動的再構成可能メモリ１を利用する情報処理を行うプロセッサであり、図６に破線の円で囲んで示すように、メモリ使用要求信号、メモリ使用許可信号のやり取り、アドレス信号の出力、及びデータ信号のやり取りを行う。メモリ使用要求信号、メモリ使用許可信号は、マスタ６−１〜６−３のそれぞれとバス調停装置７とを接続する信号線を介してマスタ６−１〜６−３とバス調停装置７との間でやり取りされる。また、アドレス信号は、マスタ６−１〜６−３のそれぞれとアドレスセレクタ８とを接続する信号線を介してマスタ６−１〜６−３からアドレスセレクタ８へ出力される。データ信号は、マスタ６−１〜６−３のそれぞれとデータセレクタ９とを接続する信号線を介してマスタ６−１〜６−３とデータセレクタ９との間でやり取りされる。

バス調停装置７は、マスタ６−１〜６−３との間でメモリ使用要求信号やメモリ使用許可信号をやり取りすることにより、動的再構成可能メモリ１につながるバス（アドレスバス、データバス等）についての各マスタ６−１〜６−３の使用を調停する。具体的には、バス調停装置７が、各マスタ６−１〜６−３からメモリ使用要求信号を受け付け、動的再構成可能メモリ１が使用可能な状態にあれば、メモリ使用許可信号を返信する。このメモリ使用許可信号の返信と同時に、バス調停装置７は、メモリ使用許可を出したマスタに割り振った構成情報セレクト信号を、動的再構成可能メモリ１内の構成情報セレクタ５に出力する。このようにして、動的再構成可能メモリ１とアドレスセレクタ８を接続するアドレスバスや、動的再構成可能メモリ１とデータセレクタ９を接続するデータバスについての各マスタ６−１〜６−３による使用が調停される。

なお、メモリ使用要求信号が同時に複数ある場合、バス調停装置７は、どれか一つのマスタを選択してそのマスタに対してのみメモリ使用許可信号を返信し、このマスタに割り振られた構成情報セレクト信号を、動的再構成可能メモリ１の構成情報セレクタ５や、アドレスセレクタ８、データセレクタ９に出力する。このときメモリ使用許可が得られなかったマスタは、使用許可が得られるまでメモリ使用要求信号をバス調停装置７に出力し続ける。

図７は、図６中のアドレスセレクタと動的再構成可能メモリの内部構成との関係を示す図であり、図３から図５までと同一又は対応する構成要素には同一符号を付して重複説明を省略する。図７において、マスタ６−１は、図３の構成で動的再構成可能メモリ１を利用し、マスタ６−２は、図４の構成で動的再構成可能メモリ１を利用し、マスタ６−３は、図５の構成で動的再構成可能メモリ１を利用する。また、マスタ６−１には、動的再構成可能デバイス３を図３に示すワードデコーダＷＤ１とする構成情報セレクト信号「０」が割り振られている。マスタ６−２には、動的再構成可能デバイス３を図４に示すワードデコーダＷＤ２とする構成情報セレクト信号「１」が割り振られ、マスタ６−３には、動的再構成可能デバイス３を図５に示すワードデコーダＷＤ３とする構成情報セレクト信号「２」が割り振られている。

構成情報セレクタ５は、図６に示すバス調停装置７から入力した構成情報セレクト信号が「０」であるとき、再構成情報４−１を選択して動的再構成可能デバイス３に出力し、図３に示したワードデコーダＷＤ１として機能させる。同様に、構成情報セレクタ５は、構成情報セレクト信号が「１」であるとき、再構成情報４−２を選択して動的再構成可能デバイス３に出力し、図４に示したワードデコーダＷＤ２として機能させる。また、構成情報セレクト信号が「２」であるとき、構成情報セレクタ５は、再構成情報４−３を選択して動的再構成可能デバイス３に出力し、図５に示したワードデコーダＷＤ３として機能させる。

アドレスセレクタ８は、図６に示すバス調停装置７から入力した構成情報セレクト信号によりマスタ６−１〜６−３のうちのいずれかのマスタからのアドレス信号を選択して、動的再構成可能デバイス３に出力する。具体的には、図８に示すように、アドレスセレクタ８は、信号線を介して各マスタ６−１〜６−３と接続している。そして、これら信号線を伝搬してくるマスタ６−１〜６−３からのアドレス信号のうち、構成情報セレクト信号により指定されたマスタからのアドレス信号を選択し動的再構成可能デバイス３へのアドレスバスに出力する。なお、図７及び図８の例では、上述した図３〜図５と同様に、メモリセル２のワード数を１２８ワード（ワード線数１２８）、アドレスの大きさを７ビットとする。

次に、本情報処理装置によるメモリ再構成を伴った情報処理について説明する。
マスタ６−１〜６−３は、図６に示すように、メモリ使用要求信号をバス調停装置７に出力する。バス調停装置７では、メモリ使用要求信号を受信した際の動的再構成可能メモリ１の使用状況や予め設定されたスケジュール等に基づいて、マスタ６−１〜６−３のうちのいずれかのマスタの使用許可を決定し、このマスタに対してメモリ使用許可信号を返信する。また、メモリ使用許可信号の返信と同時に、バス調停装置７は、メモリ使用を許可したマスタに割り振られた構成情報セレクト信号を、動的再構成可能メモリ１の構成情報セレクタ５、アドレスセレクタ８及びデータセレクタ９に出力する。

構成情報セレクタ５では、バス調停装置７からの構成情報セレクト信号に従って再構成情報４−１〜４−３のうち、メモリ使用を許可されたマスタが利用するメモリ構成に関する再構成情報を選択し、動的再構成可能デバイス３に出力する。図７の例では、バス調停装置７からの構成情報セレクト信号が「０」である場合、構成情報セレクタ５が、再構成情報４−１を選択して動的再構成可能デバイス３に出力する。また、構成情報セレクト信号が「１」である場合、構成情報セレクタ５が、再構成情報４−２を選択して動的再構成可能デバイス３に出力する。構成情報セレクト信号が「２」である場合、構成情報セレクタ５が、再構成情報４−３を選択して動的再構成可能デバイス３に出力する。

動的再構成可能デバイス３は、構成情報セレクタ５を介して入力された再構成情報が再構成情報４−１であれば、図３に示すワードデコーダＷＤ１を構成する。これにより、マスタ６−１が、動的再構成可能メモリ１内のメモリセル２におけるアドレス０からアドレス１２７までを利用できる。また、再構成情報４−２であれば、動的再構成可能デバイス３は、図４に示すワードデコーダＷＤ２を構成する。これにより、マスタ６−２が、動的再構成可能メモリ１内のメモリセル２におけるアドレスｂからアドレス（ｂ＋６３）までの領域を利用できるようになる。さらに、再構成情報４−３であれば、動的再構成可能デバイス３は、図５に示すワードデコーダＷＤ３を構成する。これにより、マスタ６−３が、動的再構成可能メモリ１内のメモリセル２におけるアドレス０からアドレス（ｂ−１）及びアドレス（ｂ＋６４）からアドレス１２７までの領域を利用可能となる。

また、アドレスセレクタ８では、バス調停装置７から入力される構成情報セレクト信号に従って、マスタ６−１〜６−３のうち、メモリ使用を許可されたマスクからのアドレス信号を選択し、動的再構成可能デバイス３へのアドレスバスに出力する。図７の例では、バス調停装置７からの構成情報セレクト信号が「０」である場合、アドレスセレクタ８が、マスタ６−１からのアドレス信号を選択する。また、構成情報セレクト信号が「１」である場合、アドレスセレクタ８が、マスタ６−２からのアドレス信号を選択する。構成情報セレクト信号が「２」である場合、アドレスセレクタ８が、マスタ６−３からのアドレス信号を選択する。

データセレクタ９は、バス調停装置７から入力される構成情報セレクト信号に従って、マスタ６−１〜６−３のうち、メモリ使用を許可されたマスクからのデータ信号を選択し、動的再構成可能デバイス３へのデータバスに出力する。なお、図６の例では、バス調停装置７からの構成情報セレクト信号が「０」である場合、データセレクタ９が、マスタ６−１からのデータ信号を選択する。また、構成情報セレクト信号が「１」である場合、データセレクタ９が、マスタ６−２からのデータ信号を選択する。構成情報セレクト信号が「２」である場合、データセレクタ９が、マスタ６−３からのデータ信号を選択する。

マスタ６−１がメモリ使用許可されていれば、動的再構成可能デバイス３が図３に示すワードデコーダＷＤ１として動作し、ワードデコーダＷＤ１が選択したマスタ６−１から出力されたアドレス信号に対応するメモリセルに対し、これが保持するデータを読み出したり、マスタ６−１から出力されたデータ信号を書き込む等の処理が実行される。同様に、マスタ６−２（又はマスタ６−３）がメモリ使用許可されていれば、動的再構成可能デバイス３が図４に示すワードデコーダＷＤ２（又は図５に示すワードデコーダＷＤ３）として動作し、ワードデコーダＷＤ２（又はワードデコーダＷＤ３）が選択したマスタ６−２（又はマスタ６−３）から出力されたアドレス信号に対応するメモリセルに対し、これが保持するデータを読み出したり、マスタ６−２（又はマスタ６−３）から出力されたデータ信号を書き込む等の処理が実行される。

以上のように、この実施の形態１によれば、動的再構成可能メモリ１が、ワード線に各々接続する複数のメモリセルと、ワード線に対応して設けられたワード選択線を有し、ワード選択線とワード線の接続関係を規定した再構成情報４−１〜４−３に従ってワード選択線とワード線との接続を切り替え、ワード選択線が接続するワード線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイス３と、再構成情報を保持し、構成情報セレクト信号に従って再構成情報を選択して動的再構成可能デバイス３に出力する構成情報セレクタ５とを備えたので、マスタ６−１〜６−３のそれぞれの情報処理において利用される構成のメモリとして動的再構成可能メモリ１を構成することができる。

また、上記実施の形態１による動的再構成可能メモリ１は、マスタ６−１〜６−３のそれぞれの情報処理において必要なメモリ量に変更がある場合、動的再構成可能メモリ１全体の構成を変更する必要はない。つまり、再構成情報４−１〜４−３のうち変更の必要なものだけ修正を加えるだけでよい。また、再構成情報４−３による図５のようなメモリ構成も実現可能であり、メモリセル２へのアドレスのマッピングは必ずしも連続している必要がなく、メモリ領域の割り当てを柔軟にすることができる。

さらに、上記実施の形態１では、マスタ６−１が１２７ワードのメモリ領域を必要とし、マスタ６−２が６４ワードのメモリ領域を必要とし、マスタ６−３が６４ワードのメモリ領域を必要とする。この構成を従来技術で実現する場合、２５６ワード分のメモリセルが必要である。

これに対し、上記実施の形態１によれば、バス調停装置７が、構成情報セレクト信号を出力するタイミングを調整することで、動的再構成可能デバイス３への再構成情報４−１〜４−３の出力タイミングを適時選択することができる。例えば、マスタ６−１の処理にメモリセル２における１２７ワードのメモリ領域を利用した後に引き続き、マスタ６−２〜６−３のうちのいずれかの処理にメモリセル２の同一のメモリセルを利用でき、マスタ６−２〜６−３がメモリセル２における１２８ワードのメモリ領域を時間軸上で共有することができる。このように、従来技術ならば２５６ワード分のメモリセルが必要なところを１２８ワード分で構成でき、ハードウェア構成を小型化することが可能である。

実施の形態２．
図９は、この発明の実施の形態２による動的再構成可能メモリの構成を示すブロック図である。実施の形態１による動的再構成可能メモリ（情報記憶装置）１Ａは、上記実施の形態１で示した図１の構成に加え、救済用メモリセル２ａ及び自己診断装置１０を設けている。救済用メモリセル２ａは、メモリセル２に動作不良のあるワードラインがある場合、動作不良のラインに代わり動作させるためのメモリセルである。自己診断装置（自己診断部）１０は、動的再構成可能メモリ１Ａがアクセスされていないとき、メモリセルの全てのアドレスに対して書き込みテストと読み出しテストを行い、正しく読み書きができるか否かをテストする回路である。

図９に示す動的再構成可能デバイス３も、ＦＰＧＡのように論理構成を任意に変更可能な機能を有し、再構成情報４−１〜４−Ｎを読み込むことで自由にその論理を変えることのできるデバイスであるが、本実施の形態２においても、上記実施の形態１と同様に、特に入力アドレスに対して適切なワード選択線をアサートするワードデコーダを構成する。なお、その他の構成は、上記実施の形態１で示した図１中の構成と同一であるので、同一符号を付して重複する説明を省略する。

次に動作について説明する。
この実施の形態２の動的再構成可能デバイス３による再構成動作は、上記実施の形態１と同様であるので、実施の形態２に特有な処理であるメモリセルの不良救済について主に説明する。先ず、自己診断装置１０は、情報処理を行うプロセッサであるマスタから動的再構成可能メモリ１Ａがアクセスされていない期間に、メモリセル２の全てのアドレスに対して書き込みテストと読み出しテストを行う。例えば、自己診断装置１０は、マスタからメモリ使用要求信号が出力されているか否かによって動的再構成可能メモリ１Ａがアクセスされていない期間を認識する。

この読み書きテストにより、メモリセル２内に不良箇所がメモリセル内に見つかった場合、自己診断装置１０は、再構成情報４−１〜４−Ｎ内から不良箇所のワード選択線に接続する配線情報を検索し、その配線情報を救済用メモリセル２ａにつながるワード選択線に接続するように再構成情報内の配線情報を書き換える。例えば、図１０に示すように、配線切替スイッチ群３ｂにおいて、破線の矢印で表した不良箇所のメモリセルに接続するワード選択線を救済用メモリセル２ａに接続するワード選択線に切り替える配線情報に再構成情報を書き換える。

以上のように、この実施の形態２によれば、動的再構成可能メモリ１Ａが、上記実施の形態１で示した構成に加え、救済用メモリセル２ａと、メモリセル２に対するデータの読み書きにより不良の有無を診断し、不良が検出されたメモリセルを救済用メモリセル２ａで代替する接続関係に再構成情報を書き換える自己診断装置１０とを備えたので、情報処理の際に動的再構成可能メモリ１Ａを利用するマスタが、メモリセル２内の不良箇所を回避して救済用メモリセル２ａを使用した情報処理を行うことができる。また、上記実施の形態１と同様に、救済用メモリセル２ａについても、複数のマスタが時間軸上で共有することができるため、ハードウェア構成の小型化が可能である。

なお、上記実施の形態１及び２では、動的再構成可能デバイス３によりワードデコーダを構成する例を示したが、本発明は、複数のメモリセルよりなるメモリセル群からデータの書き込みや読み出しを行うメモリセルを選択するための制御信号線とこれに対応する選択線との接続を切り替えることでメモリ構成を動的に再構成できるものであればよい。例えば、ビット線に対応する選択線を設ける構成や、ワード線及びビット線の双方に対応する選択線を設ける構成も考えられる。

この発明の実施の形態１による動的再構成可能メモリの構成を示すブロック図である。図１中の動的再構成可能デバイスの構成を示すブロック図である。実施の形態１による動的再構成可能メモリの具体的な構成例を示すブロック図である。実施の形態１による動的再構成可能メモリの他の構成例を示すブロック図である。実施の形態１による動的再構成可能メモリのさらに別の構成例を示すブロック図である。実施の形態１による動的再構成可能メモリを利用した情報処理装置の構成を示すブロック図である。図６中のアドレスセレクタと動的再構成可能メモリの内部構成との関係を示すブロック図である。図６及び図７中のアドレスセレクタの構成を示すブロック図である。この発明の実施の形態２による動的再構成可能メモリの構成を示すブロック図である。図９中の動的再構成可能デバイスによるメモリセルの不良救済を説明するための図である。

符号の説明

１，１Ａ動的再構成可能メモリ（情報記憶装置）、２メモリセル、２ａ救済用メモリセル、３動的再構成可能デバイス、３ａアドレスデコーダ（デコード部）、３ｂ配線切替スイッチ群、４−１〜４−Ｎ再構成情報、５構成情報セレクタ、６−１〜６−３マスタ、７バス調停装置、８アドレスセレクタ、９データセレクタ、１０自己診断装置（自己診断部）。

Claims

制御信号線に各々接続する複数のメモリセルと、
前記制御信号線に対応して設けられた選択線を有し、前記選択線と前記制御信号線の接続関係を規定した再構成情報に従って前記選択線と前記制御信号線との接続を切り替え、前記選択線が接続する制御信号線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイスと、
複数の再構成情報を保持し、構成情報セレクト信号に基づいて前記複数の再構成情報のうちからいずれかを選択して前記動的再構成可能デバイスに出力する構成情報セレクタと、
前記複数のメモリセルのうちから設けられ、不良箇所に対応するメモリセルを代替する救済用メモリセルと、
前記メモリセルの不良の有無を診断し、前記メモリセル内に不良が検出された場合、前記複数の再構成情報のうちから不良が検出されたメモリセルの制御信号線に接続される選択線を全て検索し、検索した全ての選択線を前記救済用メモリセルにつながる制御信号線に接続されるように再構成情報を書き換える自己診断部とを備えた情報記憶装置。
動的再構成可能デバイスは、アドレス信号からアドレス情報を解読するデコード部と、再構成情報に従って選択線と制御信号線との接続を切り替える配線切り替えスイッチ群とを備えたことを特徴とする請求項１記載の情報記憶装置。
動的再構成可能デバイスは、メモリセルが接続するワード線に対応して設けられた選択線を有し、前記選択線と前記ワード線の接続関係を規定した再構成情報に従って前記選択線と前記ワード線との接続を切り替え、前記選択線が接続するワード線を介してアドレス信号に対応するメモリセルを選択することを特徴とする請求項１または請求項２記載の情報記憶装置。
複数のプロセッサからの使用要求信号を受け付け、請求項１から請求項３のうちのいずれか１項記載の情報記憶装置の使用状況に応じて前記プロセッサによる前記情報記憶装置の使用可否を判定すると共に、使用を許可したプロセッサによる情報処理に対応して割り当てられた構成情報セレクト信号を前記情報記憶装置に出力するバス調停装置と、
前記複数のプロセッサからのアドレス信号を受け付け、前記バス調停装置から入力した構成情報セレクト信号に対応するプロセッサからのアドレス信号を選択して前記情報記憶装置に出力するアドレスセレクタと、
前記複数のプロセッサからのデータ信号を受け付け、前記バス調停装置から入力した構成情報セレクト信号に対応するプロセッサからのデータ信号を選択して前記情報記憶装置に出力するデータセレクタとを備えた情報記憶装置。