JPS61180350A

JPS61180350A - メモリパツケ−ジ

Info

Publication number: JPS61180350A
Application number: JP60020454A
Authority: JP
Inventors: Hideki Obara; 小原　東樹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-02-05
Filing date: 1985-02-05
Publication date: 1986-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、パソコン等の（ＪＡ機器や電子計算機などの
情報処理分野において用いるに適した複数チップをアレ
イ状に搭載したメモリパッケージに関するものである。

（従来の技術）従来の複数チップを搭載したメモリパッケージとしては
、シングルインライン形のセラミック基板に、６４Ｋｂ
　　ＤＲＡＭ　　のセラミックリードレスチップキャリ
アを４ないし８個コンデンサと共にハンダ付けし友もの
や、デエアルインライン形のセラミック基板の表裏に１
６ＫｂのＳＲ，ＡＭのセラミックリードレスチップキャ
リアを４個搭載したものが知られており、たとえば、１
９８４年６月発行のロ径エレクトロニクス誌（Ｎｏ、３
４５）第２６１〜２６９頁に記載されている。

（発明が解決しエフとする問題点）上述した芦ｔソパッケージは、ボードの高密度化全可能
にすると期待されているが、セラミックパッケージが高
価であり、ディスクリート価格の１．５〜Ｌ８倍にもな
る欠点があり、安価なメモリパッケージが求められてい
た。

本発明のｙＡｌの目的に、上述の欠点全除去し、小形で
安ＩＩＩＩｉなメモリパッケージを提供することにある
。

本発明の第２の目的は、誤動作チップの混入を許すこと
ができる冗長性あるメモリパッケージを提供することに
ある。

（問題点を解決するための手段）本発明に、複数のメモリ素子がマ）ＩＪクス状に配置さ
れてなるメモリアレイを備えたメモリパッケージにおい
て、前記メモリアレイ内の複数のメモリ素子を予め定め
られた複数のメモリ素子からなる第１のメモリ素子ブロ
ックと、１個以上のメモリ素子を有する第２のメモリ素
子ブロックとに分け、前記第１のメモリ素子ブロック中
の誤動作するメモリ素子を前記第２のメモリ素子ブロッ
ク中のメモリ素子に置換するＦＰＬＡ（フィールド・プ
ログラマブル・論理アレイ）を備えてａｍｌされる。

（実施例）以下、本発明の実施例について図面を参照して説明する
。

第１図は、本発明のメモリパッケージの一実施例のブロ
ック図である。図において、メモリパッケージで１００
には、複数個のメモリ素子１１０−１〜１１０−４　１
−並置し７’Ｃｉｌのメモリ素子ブロック１１０と、こ
れの隣にメモリ素子１２０−１エク成る藁２のメモリ素
子ブロック１２０が置かれ、各々から入出力信号線１１
１−１〜１１１−４お工び１２１−１が出ている。メモ
リパッケージ１００の外部信号端子としては、１４０−
１〜１４〇−４が主要な入出力信号の端子とじて用意さ
れており、外部端子１４０−１〜１４０−４と各素子か
らの入出力信号線１１１−１〜１．１１−４．１２１−
１との間には、−１回または双方向のスイッチ１３１−
１〜１３１−４が結線されている。スイッチ１３？−１
３１−４からなる双方同スイッチ７’ｏツクｔ４、ＦＰ
ＬＡ（フィールド、プログラマブル論理アレイ）１３０
で構成され、各スイッチの接続を端子１側またに端子２
側のいずれにも電気的に切替えることが可能となってい
る。

ｉｌのメモリ素子ブロック１１０のすべてのメモリ素子
１１０−１〜１１０−４が正常に動作する場合には、Ｆ
ＰＬＡ１３０　内のスイッチ１３１−１〜１３１−４Ｕ
、端子１側にセットされており、各メモリ素子１１０−
１〜１１０−４の入出力信号は、そのまま、パッケージ
１００の外部端子１４〇−１〜１４０−４に取り出され
る。ところが、メモリ素子数が多くなると、第１のメモ
ＩＪＸ子ブロック１１０内のすべてのメモリ素子が正常
となる確率に低下するので、パッケージの歩留りが下が
９、コストアップにつながる。このことに、特にリード
レスチップキャリアの様な高価なパッケージの代りに、
安価なエポキシ基板上にチップを直付けし、外部を樹脂
でモールドする安価なパッケージを用い工うとする場合
には、不良となったメモリ素子を取りにずすことに出来
ず％１ヶでも不良なメモリ素子があるパッケージでは、
不良品として棄てることになり、歩留りを悪化させてし
まい、かえって高価なものとなってしまう。このために
、本発明でに予備のメモリ素子１２０−１′ｆ：第２の
メモリ素子ブロック１２０として用意してモリ素子に継
がるＦＰＬＡ１３０　　内のスイッチ１３１−１〜１３
１−４のいずれかを端子２側に継ぎ替えることにＪ：す
、すべてが正常動作するメモリパッケージに変更できる
ために、モジュールの歩留の低下が著しくおさえられる
。たとえば、９０％の歩留ｖｔ″有するメモリ素子を４
個搭載したメモリモジエールの歩留りｆｄ、６５．５％
に低下するが、４個のメモリ素子に１ケの予備のメモリ
素子を付加し、不良メモリ素子を予備のメモリ素子に切
替え出来る本英施例の場合には、歩留りｒｌＣ９１，７
％と向上し、１ケのメモリ素子のみのパッケージと同等
以上の歩留りが得られる。

ＦＰＬＡ１３０　　でスイッチ１３１−１〜１３１−４
の接続を端子１側から２側に切替えるには、ＦＰＬＡ１
３０　　の電源端子１４０−７の電圧を上げ、制御端子
１４０−５，１４０−６と、入出力端子１４０−１〜１
４０−４またに、グローブ端子１４１−４を使ってＦＰ
ＬＡ１３０　　の内部のヒユーズを切り、スイッチ１３
１−１〜１３１−４の接続を切り替える。第１および第
２のメモリ素子ブロック１１０．１２０につながる電源
は端子１４０−８に与えられ、ＦＰＬＡ１３０　　の書
替え時にぼ切り離し、素子の破壊を防ぐエリにしている
。

第２図囚および（Ｈ）は、本発明のメモリパッケージの
他の実施例のブロック図であり、ＦＰＬＡ２３０の内部
結線状態が示されている。第２図（Ａ）は、第１のメモ
リブロック２１０内のすべてのメモリ素子２１０−１〜
２１０−４が正常に動作する場合のＦＰＬＡ２３０　の
状態、第２図（ａに、メモリ素子２１０−１〜２１０−
４のいずれか１ケが誤動作する場合に切替えられたＦＰ
ＬＡ２３０の状態を示す。

メモリパッケージ２００内には、第１のメモリＸ子ブロ
ック２１０の中に４ケのメモリ素子（ＳＲＡＭ）２１０
−１〜２１０−４が設けられ、第２のメモリ素子ブロッ
ク２２０の中にメモリ素子（ＳＲＡＭ）２２０−１が設
けられ、アドレス線ＡＯ〜Ａ１２や、入出力ＨＩ　Ｕ　
ｔ〜ＩＯ，、アウトプットエネーブルＯＥ−？第２のチ
ップエネーブルＣＥ、お工びライトエネーブルＷＥ等の
信号線にどのメモリ素子にも共通に用いるｔめに並列に
接続し、外部へそれぞれ端子２４０−９〜２４０−１２
として取り出されている。それぞれ端子２４０−１〜２
４〇−４それぞれに印加される＠１のチップエネーブル
信号ＣＥ１！〜ＣＥｔ４１’Ｃ第１のメモリ素子ブロッ
ク２１０の中の４ケのいずれかの素子を選択するための
選択１百号だが、端子２４０−１〜２４〇−４と、第１
２よび第２ｖメモリ素子ブロツク２１０゜２２０内の各
メモリ素子２１０−１〜２１０−４゜２２０−１のエネ
ーブル信号線２１１−１〜２１１−４お工び２２１−１
との間にＦＰＬＡ２３０を接続しである。

ＦＰＬＡ２３０　は端子２４０−１〜２４０−４から入
った信号ＣＥ、１〜ＣＥ、、　　が増幅器群２３１を介
し、信号ＣＥｌｌ−ＣＥ目　とその否定信号ＣＥｌｌ〜
ＣＥ工、が対になってＡＮＤアレイ２３２に入力される
。ＡＮＤアレイ２３２でに、各種項線（垂直線ＩＬＮＯ
Ｏ〜７）に対し、任意の入力ＣＥ１１〜ＣＥ１４　＋　
Ｃｂ　１１　”＝　ＣＥ　１４の組合せの論理積を作る
。

次にＮＯＲアレイ２３２では、得られた論理積の任意の
ものの間で負論理和（ＮＯＲ，）を作る。

第２図囚でにたとえば■と×印の一所のみにおいて垂直
線ＩＬＮ０．０〜７と水平縁ＰＬＮ０・０〜９間のヒユ
ーズが継がっており、メモリ素子２１〇−１に入力され
る信号線２１１−１１１Ｃは端子２４０ＣＥｌｆ　＝Ｃ
Ｅ１１　　が与えられる様になっており、他の第１のメ
モリ素子２１０−２〜２１０−４への入力１ぎ号２１１
−２〜２１１−４へも同様に上方信号２２１−１には（
ＣＥ１□△ＣＥ１．△ＣＥｔ＊）ＣＥ、４　に対して常
にオフ状態になっており、このチップの選択は行なわれ
ない様になっている。

従って第１のチップエネーブル信号ＣＢｕ〜ＣＥ！４は
それぞれメモリ素子２１０−１〜２１０−４へ与えられ
、この第１図ＣＡ）［、第１のメモリ素子２１〇−１〜
２１０−４のすべてが正常に動作する場合に適用される
ＦＰＬＡ２３０の結線状態である。もし、第２図（５）
の状態でメモリパッケージのＲ／Ｗテストを行ない、第
１のメモリ素子ブロック２１０の中で誤動作するメモリ
素子が見つかれば、その時に、対応する■印で示される
フユーズの部分を溶断し、不良メモリ素子と第２のメモ
リ素子２２０−１に置換する工うに結線変更をダするこ
とにより、メモリパッケージとしては正常に使用できる
。

たとえば、第２図（Ｊ＝５）でに、第１のメモリ素子ブロック２１
０の中の２番目の素子２１０−２が不良動作をする場合
を例にＦＰＬＡ２３０　の内部結線状態後の状態を示す
。○印の部分が第２図囚に比べ、新几にフェーズ全溶断
し皮部分であり、これに１って、メモリ素子２１０−２
の８１のチップエネーブル信号線２１１−２の信号はＣ
Ｅ！意△ＣＥ、！：１　　となり、常に非選択の状態に
なっている。一方、第２のメモリ素子ブロック２２０内
の素子２２０−１（Ｄ入力ｆ４２２１’　−Ｉ　ＶＣｆ
ｌ　ＣＥＨＶ　（ＣＥｔｓ　ＡＣＥ１４△ＣＥ１４　）
　＝　ＣｋＪＨが与えられ、結局第１のメモリ素子ブロ
ックの素子２１０−２に対する選択信号が、予備のメモ
リ素子２２０−１に与えられ、素子２１０−２に切り離
された状態になっている。

メモリパッケージとしてに、外側から見比だけではすべ
ての素子が正′〆に動作すると見なされることになり、
歩留りの低下がおさえられる。

第２図（５）の状態が２１！２図山）の状態へなる工う
に、ＦＰＬＡ２３０　’ｌ替えル［［、ＦＰＬＡ２３０
　ｏ入力端子２４０−１〜２４０−４お工び、出力のチ
ェック端子２１２−１〜２１２−４お工び２２２−１と
を制御選択線とみなし、ＦＰＬＡ２３０の電源端子２４
０−６と接地端子２４０−５間に高電圧（たとえば１１
．５Ｖ）’ｉかけて再書込みしていけば工く、通常に、
市販のＦＰＬＡライターが用意されているのでこれを使
えば工い。ただ、）’ＰＬＡ２３０の再書込み時には、
第１のメモリ素子および第２のメモリ素子ブロック２１
０お工び２２０への電源お工び接地端子２４０−８お工
び２４０−７はＦｆ’ＬＡ２３０　　とは切り離すこと
にエフ、これらの素子の破壊を防ぐＬうにする。

なお、本発明の実施例でに、ＳルｕＫ適用する例のみを
示し友が、これに限定するものでにな（、ＤＩ（、ＡＭ
　　に用いても工い。また、第２のメモリ素子ブロック
として１ケの予備のメモリ素子を設けた例のみ示しであ
るが、これも複数個あっても１屠。

（発明の効果）以上説明した工すに本発明のメモリパッケージは、第１
のメモリ素子ブロックのほかに予備としての第２のメモ
リ素子ブロックお工びＦＰＬＡを備えることにより、第
１のメモリ素子ブロック内に誤動作するメモリ素子があ
った場合に、パッケージ外に何の影響を与えることなく
、この不良素子を第２のメモリ素子ブロックのメモリ素
子に置換することができ、冗長性が高く、従って製造歩
留りを高くできる効果がある。

特に安価でにあるが、不良素子全敗りにずして交換でき
ないエポキシ基板に直接チップをマウントして外部全モ
ールドする様な形のメモリパッケージにお＾て、製造歩
留りを高くできるｔめ有効であり、極めて、臘済的なメ
モリパッケージを得ることができるという効果がある。

【図面の簡単な説明】

第１図に本発明の一実施例のブロック図、第２図星お工
び（搏は＋：発明の他の実施例のブロック図で、それぞ
れすべてのメモリ素子が正常な場合お工びメモリ素子の
いずれかが誤動作する場合である。１００．２００・・・・・・メモリパッケージ、１１０
゜２１０・・・・・・第１のメモリ素子ブロック、１２
０゜２２０・・・・・・第２のメモリ素子ブロック、１
３０゜２３０・・・・・・ＦＰＬＡ、　１１０−１〜１
１０−４゜２１０−１〜２１０−４．１２０−１，２２
０−１・・・・・・メモリ素子、１１１−１〜１１１−
４゜２１１−１〜２１１−４，１２１−１，２２１−１
・・・・・・メモリ素子へのＦ’ＰＬＡからの制御信号
線、１３１−１〜１３１−４・・・・・・ＦＰＬＡ１３
０内部のスイッチ、１３２−１〜１３２−４・・・・・
・ＦＰＬＡ１３０の入力信号線、１４０−１〜１４０−
８，２４０−１〜２４０−１１・・・・・・メモリパッ
ケージの外部端子、２１２−１〜２１２−４．２２２−
１・山・・ＦＰＬＡの出力チェック端子。第７図第２図（Ａ）

Claims

【特許請求の範囲】

　複数のメモリ素子がマトリクス状に配置されてなるメ
モリアレイを備えたメモリパッケージにおいて、前記メ
モリアレイ内の複数のメモリ素子を予め定められた複数
のメモリ素子からなる第１のメモリ素子ブロックと、１
個以上のメモリ素子を有する第２のメモリ素子ブロック
とに分け、前記第１のメモリ素子ブロック中の誤動作す
るメモリ素子を前記第２のメモリ素子ブロック中のメモ
リ素子に置換するＦＰＬＡ（フィールド・プログラマブ
ル・論理アレイ）を備えたことを特徴とするメモリパッ
ケージ。