JP2007157075A - 情報記憶装置 - Google Patents
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Abstract
【解決手段】複数のメモリセルと、ワード線に対応して設けられたワード選択線を有し、再構成情報4−1〜4−3に従ってワード選択線とワード線との接続を切り替え、ワード選択線が接続するワード線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイス3と、再構成情報を保持し、構成情報セレクト信号に従って再構成情報を選択して動的再構成可能デバイス3に出力する構成情報セレクタ5とを備える。
【選択図】図1
Description
図1は、この発明の実施の形態1による動的再構成可能メモリの構成を示すブロック図である。動的再構成可能メモリ(情報記憶装置)1は、メモリセル2、動的再構成可能デバイス3、構成情報セレクタ5を含んで構成される。メモリセル2を構成する各メモリセルは、データ書き込みや読み出しをするメモリセルを選択するための制御信号線と接続している。例えば、二次元的に交わる制御信号線であるワード線とビット線の各交点位置で、メモリセルがワード線とビット線にそれぞれ接続するメモリセルアレイが考えられる。
図3は、実施の形態1による動的再構成可能メモリの具体的な構成例を示すブロック図である。図3において、動的再構成可能デバイス3は、7ビットで表現される全てのアドレスに対してメモリセル2の全てのワード線を割り当てるワードデコーダWD1を構成している。メモリセル2を表すブロックの斜線部分は、メモリセル2においてアクセス可能なメモリ領域を示している。つまり、図3の例では、ワード線数に対応してアドレス0からアドレス127までの全てのメモリセルにアクセス可能である。
図4は、実施の形態1による動的再構成可能メモリの他の具体的な構成例を示すブロック図である。図4において、動的再構成可能デバイス3は、7ビットで表現される全てのアドレスのうち、6ビット分を有効なアドレスとして利用し、メモリセル2におけるアドレスbからアドレス(b+63)までの64ワード分のワード線を割り当てるワードデコーダWD2を構成している。メモリセル2を表すブロックの斜線部分は、メモリセル2においてアクセス可能なメモリ領域を示している。つまり、図4の例では、ワード線数に対応してアドレスbからアドレス(b+63)までがアクセス可能である。
マスタ6−1〜6−3は、図6に示すように、メモリ使用要求信号をバス調停装置7に出力する。バス調停装置7では、メモリ使用要求信号を受信した際の動的再構成可能メモリ1の使用状況や予め設定されたスケジュール等に基づいて、マスタ6−1〜6−3のうちのいずれかのマスタの使用許可を決定し、このマスタに対してメモリ使用許可信号を返信する。また、メモリ使用許可信号の返信と同時に、バス調停装置7は、メモリ使用を許可したマスタに割り振られた構成情報信号を、動的再構成可能メモリ1の構成情報セレクタ5、アドレスセレクタ8及びデータセレクタ9に出力する。
図9は、この発明の実施の形態2による動的再構成可能メモリの構成を示すブロック図である。実施の形態1による動的再構成可能メモリ(情報記憶装置)1Aは、上記実施の形態1で示した図1の構成に加え、救済用メモリセル2a及び自己診断装置10を設けている。救済用メモリセル2aは、メモリセル2に動作不良のあるワードラインがある場合、動作不良のラインに代わり動作させるためのメモリセルである。自己診断装置(自己診断部)10は、動的再構成可能メモリ1Aがアクセスされていないとき、メモリセルの全てのアドレスに対して書き込みテストと読み出しテストを行い、正しく読み書きができるか否かをテストする回路である。
この実施の形態2の動的再構成可能デバイス3による再構成動作は、上記実施の形態1と同様であるので、実施の形態2に特有な処理であるメモリセルの不良救済について主に説明する。先ず、自己診断装置10は、情報処理を行うプロセッサであるマスタから動的再構成可能メモリ1Aがアクセスされていない期間に、メモリセル2の全てのアドレスに対して書き込みテストと読み出しテストを行う。例えば、自己診断装置10は、マスタからメモリ使用要求信号が出力されているか否かによって動的再構成可能メモリ1Aがアクセスされていない期間を認識する。
Claims (5)
- 制御信号線に各々接続する複数のメモリセルと、
前記制御信号線に対応して設けられた選択線を有し、前記選択線と前記制御信号線の接続関係を規定した再構成情報に従って前記選択線と前記制御信号線との接続を切り替え、前記選択線が接続する制御信号線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイスと、
前記再構成情報を保持し、構成情報セレクト信号に基づいて前記再構成情報を選択して前記動的再構成可能デバイスに出力する構成情報セレクタとを備えた情報記憶装置。 - 制御信号線に各々接続する複数のメモリセルと、
前記制御信号線に対応して設けられた選択線を有し、前記選択線と前記制御信号線の接続関係を規定した再構成情報に従って前記選択線と前記制御信号線との接続を切り替え、前記選択線が接続する制御信号線を介してアドレス信号に対応するメモリセルを選択する動的再構成可能デバイスと、
前記再構成情報を保持し、構成情報セレクト信号に基づいて前記再構成情報を選択して前記動的再構成可能デバイスに出力する構成情報セレクタと、
前記複数のメモリセルのうちから設けられ、不良箇所に対応するメモリセルを代替する救済用メモリセルと、
前記メモリセルの不良の有無を診断し、不良が検出されたメモリセルを前記救済用メモリセルで代替する接続関係に前記再構成情報を書き換える自己診断部とを備えた情報記憶装置。 - 動的再構成可能デバイスは、アドレス信号からアドレス情報を解読するデコード部と、再構成情報に従って選択線と制御信号線との接続を切り替える配線切り替えスイッチ群とを備えたことを特徴とする請求項1又は請求項2記載の情報記憶装置。
- 動的再構成可能デバイスは、メモリセルが接続するワード線に対応して設けられた選択線を有し、前記選択線と前記ワード線の接続関係を規定した再構成情報に従って前記選択線と前記ワード線との接続を切り替え、前記選択線が接続するワード線を介してアドレス信号に対応するメモリセルを選択することを特徴とする請求項1から請求項3のうちのいずれか1項記載の情報記憶装置。
- 複数のプロセッサからの使用要求信号を受け付け、請求項1から請求項4のうちのいずれか1項記載の情報記憶装置の使用状況に応じて前記プロセッサによる前記情報記憶装置の使用可否を判定すると共に、使用を許可したプロセッサによる情報処理に対応して割り当てられた構成情報セレクト信号を前記情報記憶装置に出力するバス調停装置と、
前記複数のプロセッサからのアドレス信号を受け付け、前記バス調停装置から入力した構成情報セレクト信号に対応するプロセッサからのアドレス信号を選択して前記情報記憶装置に出力するアドレスセレクタと、
前記複数のプロセッサからのデータ信号を受け付け、前記バス調停装置から入力した構成情報セレクト信号に対応するプロセッサからのデータ信号を選択して前記情報記憶装置に出力するデータセレクタとを備えた情報記憶装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009237861A (ja) * | 2008-03-27 | 2009-10-15 | Nec Computertechno Ltd | メモリ制御装置 |
JP2015111486A (ja) * | 2013-11-08 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 情報処理装置およびその作製方法 |
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