JPH0562380B2 - - Google Patents
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- JPH0562380B2 JPH0562380B2 JP58195752A JP19575283A JPH0562380B2 JP H0562380 B2 JPH0562380 B2 JP H0562380B2 JP 58195752 A JP58195752 A JP 58195752A JP 19575283 A JP19575283 A JP 19575283A JP H0562380 B2 JPH0562380 B2 JP H0562380B2
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- 238000000034 method Methods 0.000 claims description 7
- 230000014759 maintenance of location Effects 0.000 claims 1
- 101150022075 ADR1 gene Proteins 0.000 description 5
- 101100490566 Arabidopsis thaliana ADR2 gene Proteins 0.000 description 5
- 101100269260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH2 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 101100490563 Caenorhabditis elegans adr-1 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ制御情報設定方式に係り、特に
任意の容量のメモリ・ユニツトを有する複数枚の
メモリ・カードでメモリを構成する場合、各々の
メモリ・カードにおけるメモリ制御情報を正確に
設定することができるようにしたメモリ制御情報
設定方式に関する。
任意の容量のメモリ・ユニツトを有する複数枚の
メモリ・カードでメモリを構成する場合、各々の
メモリ・カードにおけるメモリ制御情報を正確に
設定することができるようにしたメモリ制御情報
設定方式に関する。
大容量のメモリを構成する場合１個のメモリ・
チツプで構成するよりも、複数個のメモリ・ユニ
ツトで構成されることがしばしばある。
チツプで構成するよりも、複数個のメモリ・ユニ
ツトで構成されることがしばしばある。
例えば第１図に示す如く、16K×１ビツトのメ
モリ・チツプを８枚使用して構成された16Kバイ
トのメモリユニツトＵ１とＩ２と、32K×１ビツ
トのメモリ・チツプを８枚使用して構成された
32Kバイトメモリ・ユニツトＵ３を使用して
64KB以上の容量のメモリを構成する。このとき
メモリ・カードＣ１にはメモリ・ユニツトＵ１と
Ｕ２を設置し、メモリ・カードＣ２にはメモリ・
ユニツトＵ３……を設置している。したがつてあ
るアドレスでメモリをアクセスする場合、そのア
ドレスがどのメモリ・ユニツトに存在するものか
識別することが必要である。
モリ・チツプを８枚使用して構成された16Kバイ
トのメモリユニツトＵ１とＩ２と、32K×１ビツ
トのメモリ・チツプを８枚使用して構成された
32Kバイトメモリ・ユニツトＵ３を使用して
64KB以上の容量のメモリを構成する。このとき
メモリ・カードＣ１にはメモリ・ユニツトＵ１と
Ｕ２を設置し、メモリ・カードＣ２にはメモリ・
ユニツトＵ３……を設置している。したがつてあ
るアドレスでメモリをアクセスする場合、そのア
ドレスがどのメモリ・ユニツトに存在するものか
識別することが必要である。
このため、従来では各メモリ・カード毎にそれ
ぞれのメモリ・ユニツト容量値をスイツチなどで
設定しておき、これを各メモリ・カード毎にもつ
アダーなどにより加算して各メモリ・ユニツトの
アドレス割当情報を生成していた。
ぞれのメモリ・ユニツト容量値をスイツチなどで
設定しておき、これを各メモリ・カード毎にもつ
アダーなどにより加算して各メモリ・ユニツトの
アドレス割当情報を生成していた。
またメモリでは正確に動作させるため、リー
ド・ライト・タイミング情報やストローブのタイ
ミング情報を必要としている。しかもダイナミツ
クRAMではそのピン数の制限からローアドレス
とコラムアドレスを例えば８ビツトずつ２回にわ
けて送出し、現在どちらのアドレス情報かとかス
トローブタイミングを示す制御情報等が必要であ
る。そして高速のダイナミツクRAMでは、これ
らの各制御情報のタイミング関係がナノレベルの
許容範囲で定められておりこれらの制御情報にも
とづき各種の制御を行うことが必要である。
ド・ライト・タイミング情報やストローブのタイ
ミング情報を必要としている。しかもダイナミツ
クRAMではそのピン数の制限からローアドレス
とコラムアドレスを例えば８ビツトずつ２回にわ
けて送出し、現在どちらのアドレス情報かとかス
トローブタイミングを示す制御情報等が必要であ
る。そして高速のダイナミツクRAMでは、これ
らの各制御情報のタイミング関係がナノレベルの
許容範囲で定められておりこれらの制御情報にも
とづき各種の制御を行うことが必要である。
しかしながら従来、これらの制御情報も各メモ
リカード毎にスイツチにより設定していた。
リカード毎にスイツチにより設定していた。
そのため、従来のデータ処理装置では、
メモリ・カード毎に制御情報値をマニアルで
設定するため、スイツチ等の操作手段が必要で
あつた。
設定するため、スイツチ等の操作手段が必要で
あつた。
メモリ・カード毎にメモリ・ユニツト容量値
からアドレス割当情報すなわちそのメモリ・ユ
ニツトに対するスタート・アドレスを生成する
手段（アダー等）が必要であり、そのためにカ
ード・ピンが増加する。
からアドレス割当情報すなわちそのメモリ・ユ
ニツトに対するスタート・アドレスを生成する
手段（アダー等）が必要であり、そのためにカ
ード・ピンが増加する。
メモリ・カード毎の制御情報値、例えばアダ
ーのエラー等によりスタート・アドレスに誤り
があつたりあるいはマニアル操作ミスにより制
御情報にエラーがある場合でも、それをチエツ
クしていないのでイニシヤル時に検出すること
が困難である。
ーのエラー等によりスタート・アドレスに誤り
があつたりあるいはマニアル操作ミスにより制
御情報にエラーがある場合でも、それをチエツ
クしていないのでイニシヤル時に検出すること
が困難である。
等の欠点があつた。
本発明の目的は、このような欠点を改善するた
めに、あらかじめメモリ・カード毎のメモリ・ユ
ニツトの制御情報をROMに記憶させておき、
CPUがこれを管理することにより事前にチエツ
クを行うようにしたメモリ制御情報設定方式を提
供することである。
めに、あらかじめメモリ・カード毎のメモリ・ユ
ニツトの制御情報をROMに記憶させておき、
CPUがこれを管理することにより事前にチエツ
クを行うようにしたメモリ制御情報設定方式を提
供することである。
この目的を達成するために本発明のメモリ制御
情報設定方式では、各メモリ・ユニツトの容量
が、各々のメモリ・カードで異なるような複数枚
のメモリ・カードの混在が可能なメモリ・システ
ムにおいて、チエツク部と加算部を有するCPU
と、上記各メモリ・カード毎にそのメモリ・カー
ド固有の、少なくとも各メモリ・ユニツトの容量
値を含むメモリ・カード制御情報値及びそのチエ
ツク・データを記憶する不揮発性の記憶手段を有
し、初期設定のときにCPUは上記不揮発性の記
憶手段よりメモリ・カード制御情報及びチエツ
ク・データを読み出してその正常性をチエツク
し、各メモリ・ユニツトの容量値についてはそれ
らをもとに順次加算を行うことにより各メモリ・
ユニツトのアドレス割当情報を作成したのちこれ
らのデータを上記不揮発性の記憶手段とは別のデ
ータ保持手段にCPUにより記入し、この記入し
たデータにもとづきメモリ制御を行うようにした
ことを特徴とする。
情報設定方式では、各メモリ・ユニツトの容量
が、各々のメモリ・カードで異なるような複数枚
のメモリ・カードの混在が可能なメモリ・システ
ムにおいて、チエツク部と加算部を有するCPU
と、上記各メモリ・カード毎にそのメモリ・カー
ド固有の、少なくとも各メモリ・ユニツトの容量
値を含むメモリ・カード制御情報値及びそのチエ
ツク・データを記憶する不揮発性の記憶手段を有
し、初期設定のときにCPUは上記不揮発性の記
憶手段よりメモリ・カード制御情報及びチエツ
ク・データを読み出してその正常性をチエツク
し、各メモリ・ユニツトの容量値についてはそれ
らをもとに順次加算を行うことにより各メモリ・
ユニツトのアドレス割当情報を作成したのちこれ
らのデータを上記不揮発性の記憶手段とは別のデ
ータ保持手段にCPUにより記入し、この記入し
たデータにもとづきメモリ制御を行うようにした
ことを特徴とする。
本発明の一実施例を第２図により説明する。
第２図において、１はCPU、２〜ｎはメモ
リ・カードである。各メモリ・カードはメモリ・
ユニツトの大きさや数を除き同様に構成されてい
るので、メモリ・カード２により代表的に説明す
る。
リ・カードである。各メモリ・カードはメモリ・
ユニツトの大きさや数を除き同様に構成されてい
るので、メモリ・カード２により代表的に説明す
る。
CPU１にはチエツク部１１、加算部１２等が
設けられ、レシーバ１３、ドライバ１４によりデ
ータ・バス２００に接続されている。
設けられ、レシーバ１３、ドライバ１４によりデ
ータ・バス２００に接続されている。
メモリ・カード２にはメモリ・ユニツト２０，
２１、比較回路２２，２２′、アドレス割当情報
レジスタ２３，２３′，ROM２４、タイミング
情報レジスタ２５、タイミング信号生成回路２
５．５、マルチプレクサ２６、比較回路２７、カ
ードアドレス情報設定レジスタ２８等が設けられ
ている。
２１、比較回路２２，２２′、アドレス割当情報
レジスタ２３，２３′，ROM２４、タイミング
情報レジスタ２５、タイミング信号生成回路２
５．５、マルチプレクサ２６、比較回路２７、カ
ードアドレス情報設定レジスタ２８等が設けられ
ている。
ROM２４にはメモリ・カード２固有の制御情
報が格納されており、例えばメモリ・ユニツト２
０，２１の容量（アドレス容量）、メモリ・ユニ
ツト２０，２１のリード・ライト・タイミング信
号やローアドレス・コラムアドレスのストローブ
のタイミング信号等の制御情報が格納され、これ
らの制御情報にはROM２４より読み出されたデ
ータの正否をチエツクするための、例えばパリテ
イ・ビツトが付加されている。
報が格納されており、例えばメモリ・ユニツト２
０，２１の容量（アドレス容量）、メモリ・ユニ
ツト２０，２１のリード・ライト・タイミング信
号やローアドレス・コラムアドレスのストローブ
のタイミング信号等の制御情報が格納され、これ
らの制御情報にはROM２４より読み出されたデ
ータの正否をチエツクするための、例えばパリテ
イ・ビツトが付加されている。
いまデータ処理システムの初期設定時に先立ち
カード・アドレス情報設定レジスタ２８には、バ
ツクパネル等よりそのメモリ・カード２のカード
番号（例えば「２」）がセツトされる。
カード・アドレス情報設定レジスタ２８には、バ
ツクパネル等よりそのメモリ・カード２のカード
番号（例えば「２」）がセツトされる。
そして初期設定時に、CPU１はメモリ・カー
ド２のROM２４より必要な制御情報を読出すた
めまず最初のメモリ・カード番号「２」を送出す
る。この番号はアドレス・バス１００を経由して
比較回路２７に伝達されて一致が得られるので、
メモリ・カード２のROM２４が次いで伝達され
るアドレスにより順次制御情報が読み出される。
この制御情報にはパリテイ・ビツトが付加されて
いるので、CPU１のチエツク部１１にてパリテ
イ・チエツクされたり、またメモリ・ユニツト２
０，２１の容量をよみ出す場合にはその容量があ
らかじめ記入されているこのシステムにおけるメ
モリ・ユニツトの最大，最小値の範囲外であるか
とか、タイミング情報の場合にはこれまた同様な
範囲外であるかとかというようなチエツクを受け
てその正常性が確認される。
ド２のROM２４より必要な制御情報を読出すた
めまず最初のメモリ・カード番号「２」を送出す
る。この番号はアドレス・バス１００を経由して
比較回路２７に伝達されて一致が得られるので、
メモリ・カード２のROM２４が次いで伝達され
るアドレスにより順次制御情報が読み出される。
この制御情報にはパリテイ・ビツトが付加されて
いるので、CPU１のチエツク部１１にてパリテ
イ・チエツクされたり、またメモリ・ユニツト２
０，２１の容量をよみ出す場合にはその容量があ
らかじめ記入されているこのシステムにおけるメ
モリ・ユニツトの最大，最小値の範囲外であるか
とか、タイミング情報の場合にはこれまた同様な
範囲外であるかとかというようなチエツクを受け
てその正常性が確認される。
そしてアドレス情報についてはメモリ・ユニツ
ト２０に対してはスタート・アドレス「00」（上
位複数ビツト、例えば上位２ビツト）、がアドレ
ス割当情報レジスタ２３にセツトする。メモリ・
ユニツト２１に対しては、メモリ・ユニツト２０
のスタート・アドレスにメモリ・ユニツト２０の
容量16Kを加算した16Kの先頭の２ビツト「01」
がアドレス割当情報レジスタ２３′にセツトされ
る。
ト２０に対してはスタート・アドレス「00」（上
位複数ビツト、例えば上位２ビツト）、がアドレ
ス割当情報レジスタ２３にセツトする。メモリ・
ユニツト２１に対しては、メモリ・ユニツト２０
のスタート・アドレスにメモリ・ユニツト２０の
容量16Kを加算した16Kの先頭の２ビツト「01」
がアドレス割当情報レジスタ２３′にセツトされ
る。
またタイミング情報についてはこれらをタイミ
ング情報レジスタ２５にセツトする。
ング情報レジスタ２５にセツトする。
次にCPU１はメモリ・カード２の次の番号
「３」を出力して、図示省略したメモリ・カード
３のROMより同様の制御情報を読出し、これら
をチエツクする。そしてその最初のメモリ・ユニ
ツトに対するスタート・アドレス・レジスタには
メモリ・ユニツト２０と２１の容量を加算した数
値の上位ビツトを記入する。このようにしてｎま
でのすべてのメモリ・カードに対し同様の制御情
報を読出してこれをチエツクし、そのアドレス割
当情報レジスタおよびタイミング情報レジスタに
必要なデータがセツトされたのちにシステムは動
作されることになる。
「３」を出力して、図示省略したメモリ・カード
３のROMより同様の制御情報を読出し、これら
をチエツクする。そしてその最初のメモリ・ユニ
ツトに対するスタート・アドレス・レジスタには
メモリ・ユニツト２０と２１の容量を加算した数
値の上位ビツトを記入する。このようにしてｎま
でのすべてのメモリ・カードに対し同様の制御情
報を読出してこれをチエツクし、そのアドレス割
当情報レジスタおよびタイミング情報レジスタに
必要なデータがセツトされたのちにシステムは動
作されることになる。
したがつてデータ処理に際しメモリ・アクセス
が行われる場合には、その上位ビツトを比較回路
２２，２２′…で比較してその一致によりアクセ
ス先のメモリ・ユニツトを検出することができ、
また必要なタイミング情報はそのメモリ・カード
のタイミング情報レジスタ２５に保持されている
ので、タイミング生成回路２５．５によりこれら
を発生制御することができる。
が行われる場合には、その上位ビツトを比較回路
２２，２２′…で比較してその一致によりアクセ
ス先のメモリ・ユニツトを検出することができ、
また必要なタイミング情報はそのメモリ・カード
のタイミング情報レジスタ２５に保持されている
ので、タイミング生成回路２５．５によりこれら
を発生制御することができる。
なお、各メモリ・カード内のROM、レジスタ
のアドレツシングは通常のアドレス・バス１００
を共用し、ROMデータのリードはマルチプレク
サ２６を用いることにより通常のデータ・バス２
００を共用して行われる。そしてレジスタへのラ
イト・データの場合も同様にデータ・バス２００
を共用する。
のアドレツシングは通常のアドレス・バス１００
を共用し、ROMデータのリードはマルチプレク
サ２６を用いることにより通常のデータ・バス２
００を共用して行われる。そしてレジスタへのラ
イト・データの場合も同様にデータ・バス２００
を共用する。
本発明の第２実施例を第３図および第４図によ
り説明する。
り説明する。
第３図において他図と同符号部分は同部分を示
す。２９はE2−PROM（Electric Erasable Prog
−ramable ROM）であり、例えば5Vの通常電
源により書き込み可能な不揮発性のPROMであ
る。したがつて電源断になつてもその記憶された
データは消滅されることがない。そしてこのE2
−PROM２９にはそのメモリ・カードのメモ
リ・ユニツト２０，２１の制御情報、例えばタイ
ミング値や容量の情報がチエツクビツトとともに
格納されている。
す。２９はE2−PROM（Electric Erasable Prog
−ramable ROM）であり、例えば5Vの通常電
源により書き込み可能な不揮発性のPROMであ
る。したがつて電源断になつてもその記憶された
データは消滅されることがない。そしてこのE2
−PROM２９にはそのメモリ・カードのメモ
リ・ユニツト２０，２１の制御情報、例えばタイ
ミング値や容量の情報がチエツクビツトとともに
格納されている。
そしてシステムの初期設定時には、CPU１は
まずメモリ・カード２のE2−PROM２９からタ
イミング情報値を読み出してチエツク部１１でパ
リテイ・チエツク等の正常性の確認を行ない、そ
れからもとのメモリ・カード２のE2−PROM２
９の他のアドレスADR１にライトする。このよ
うにしてCPU１が該E2−PROM２９から必要と
するタイミング情報をよみ出してチエツクした後
にE2−PROM２９の上記アドレスADR１に再書
込みをしたあと、次にCPU１はE2−PROM２９
から今度はメモリ・ユニツト２０，２１の容量値
を読み出して、上記タイミング情報値と同様に正
常性の確認を行なつた後、前段のメモリ・ユニツ
トのアドレス割当情報にそのメモリ・ユニツト容
量を加算部１２で加算してそのメモリ・ユニツト
のアドレス割当情報を生成し、もとのメモリ・カ
ード２のE2−PROM２９の他のアドレスADR２
にライトする。そしてこれらの操作を全メモリ・
カード２〜ｎについて行う。
まずメモリ・カード２のE2−PROM２９からタ
イミング情報値を読み出してチエツク部１１でパ
リテイ・チエツク等の正常性の確認を行ない、そ
れからもとのメモリ・カード２のE2−PROM２
９の他のアドレスADR１にライトする。このよ
うにしてCPU１が該E2−PROM２９から必要と
するタイミング情報をよみ出してチエツクした後
にE2−PROM２９の上記アドレスADR１に再書
込みをしたあと、次にCPU１はE2−PROM２９
から今度はメモリ・ユニツト２０，２１の容量値
を読み出して、上記タイミング情報値と同様に正
常性の確認を行なつた後、前段のメモリ・ユニツ
トのアドレス割当情報にそのメモリ・ユニツト容
量を加算部１２で加算してそのメモリ・ユニツト
のアドレス割当情報を生成し、もとのメモリ・カ
ード２のE2−PROM２９の他のアドレスADR２
にライトする。そしてこれらの操作を全メモリ・
カード２〜ｎについて行う。
ただし、上記アドレスADR１はCPU１でチエ
ツクされたタイミング情報値を格納するために用
意されたE2−PROM２９のアドレスである。ま
たアドレスADR２は、CPU１内で生成されたメ
モリ・ユニツトのアドレス割当情報値を格納する
ために用意されたE2−PROM２９のアドレスで
あり、メモリ・カード内のメモリ・ユニツト数だ
け存在する。すなわちメモリ・ユニツトが２組あ
れば、ADR２−１，ADR２−２と２個存在す
る。
ツクされたタイミング情報値を格納するために用
意されたE2−PROM２９のアドレスである。ま
たアドレスADR２は、CPU１内で生成されたメ
モリ・ユニツトのアドレス割当情報値を格納する
ために用意されたE2−PROM２９のアドレスで
あり、メモリ・カード内のメモリ・ユニツト数だ
け存在する。すなわちメモリ・ユニツトが２組あ
れば、ADR２−１，ADR２−２と２個存在す
る。
また３０はE2−PROM２９リードアドレス送
出回路（以下アドレス送出回路という）であり、
E2−PROM２９のアドレスADR１，ADR２等を
発生してこれらを送出するものである。この発生
送出タイミングを第４図について説明する。メモ
リサイクルをＴとするとき、前半の期間T1はア
ドレス情報の必要な期間であり、この期間にアド
レスADR２を出力する。また続く期間T2はタイ
ミングの必要な期間であり、この間にアドレス
ADR１を出力するものである。
出回路（以下アドレス送出回路という）であり、
E2−PROM２９のアドレスADR１，ADR２等を
発生してこれらを送出するものである。この発生
送出タイミングを第４図について説明する。メモ
リサイクルをＴとするとき、前半の期間T1はア
ドレス情報の必要な期間であり、この期間にアド
レスADR２を出力する。また続く期間T2はタイ
ミングの必要な期間であり、この間にアドレス
ADR１を出力するものである。
３１はタイミング生成回路でありE2−PROM
２９から出力されたタイミング情報値を受けてこ
れに応じたタイミング信号を生成するものであ
り、第２図のタイミング生成回路２５．５に対応
する。
２９から出力されたタイミング情報値を受けてこ
れに応じたタイミング信号を生成するものであ
り、第２図のタイミング生成回路２５．５に対応
する。
次に第２実施例の動作について説明する。
システム動作時に、各メモリ・カード、例えば
メモリ・カード２ではアドレス送出回路３０から
アドレス情報の必要なタイミングT1でE2−
PROM２９のアドレスADR２が出力され、マル
チプレクサ２６′を経由してE2−PROM２９に伝
達される。これによりE2−PROM２９からメモ
リ・ユニツト２０のアドレス割当情報が出力さ
れ、それとCPU１から送出された送出アドレス
の上位複数ビツトが比較回路２２で比較される。
そしてこれらが一致すればメモリ・ユニツト２０
が選択される。第３図に示す如く、メモリ・カー
ド２のように、１枚のメモリ・カードに複数のメ
モリ・ユニツトが存在する場合には、複数のメモ
リ・ユニツトのアドレス割当情報の格納されてい
るE2−PROM２９内のアドレスADR２−１，
ADR２−２がアドレス送出回路３０から時分割
で出力されることによりメモリ・ユニツト２０及
び２１のアドレス割当情報と送出アドレスの上位
ビツトとの比較が比較回路２２，２２′にて時分
割で行われる。
メモリ・カード２ではアドレス送出回路３０から
アドレス情報の必要なタイミングT1でE2−
PROM２９のアドレスADR２が出力され、マル
チプレクサ２６′を経由してE2−PROM２９に伝
達される。これによりE2−PROM２９からメモ
リ・ユニツト２０のアドレス割当情報が出力さ
れ、それとCPU１から送出された送出アドレス
の上位複数ビツトが比較回路２２で比較される。
そしてこれらが一致すればメモリ・ユニツト２０
が選択される。第３図に示す如く、メモリ・カー
ド２のように、１枚のメモリ・カードに複数のメ
モリ・ユニツトが存在する場合には、複数のメモ
リ・ユニツトのアドレス割当情報の格納されてい
るE2−PROM２９内のアドレスADR２−１，
ADR２−２がアドレス送出回路３０から時分割
で出力されることによりメモリ・ユニツト２０及
び２１のアドレス割当情報と送出アドレスの上位
ビツトとの比較が比較回路２２，２２′にて時分
割で行われる。
かくしてメモリ・ユニツトの選択されたタイミ
ングで今度はアドレス送出回路３０からアドレス
ADR１が送出され、E2−PROM２９からタイミ
ング情報が出力され、これにもとづきタイミング
生成回路３１により選択されたメモリ・ユニツト
に対してローアドレスおよびコラムアドレス、リ
ードストローブ及びライトイネーブルなどのタイ
ミング信号が入力され当該選択されたメモリ・ユ
ニツトに対してリード／ライトの制御が行われ
る。
ングで今度はアドレス送出回路３０からアドレス
ADR１が送出され、E2−PROM２９からタイミ
ング情報が出力され、これにもとづきタイミング
生成回路３１により選択されたメモリ・ユニツト
に対してローアドレスおよびコラムアドレス、リ
ードストローブ及びライトイネーブルなどのタイ
ミング信号が入力され当該選択されたメモリ・ユ
ニツトに対してリード／ライトの制御が行われ
る。
なお各メモリ・カード内のE2−PROM２９の
CPUからのアドレツシングは通常のアドレス・
バス１００を共用し、E2−PROMデータのCPU
へのリードはマルチプレクサ２６を用いることに
より通常のデータ・バス２００を共用して行なわ
れる。CPUからE2−PROMへのライト・データ
の場合もデータ・バス２００を共用する。
CPUからのアドレツシングは通常のアドレス・
バス１００を共用し、E2−PROMデータのCPU
へのリードはマルチプレクサ２６を用いることに
より通常のデータ・バス２００を共用して行なわ
れる。CPUからE2−PROMへのライト・データ
の場合もデータ・バス２００を共用する。
本発明によればメモリ・カード内にスイツチや
アダーなどのハードを必要としない。第１実施例
によればROM，レジスタは必要であるが、
ROMはスイツチ程スペースを必要としないし、
レジスタはLSι内に組込める。また第２実施例に
よればE2−ROMはこれまたスイツチほどスペー
スを必要とせずE2−PROM２９のアドレス送出
を時分割で制御する回路はLSιに組込むことがで
き、いずれにしても省スペース化が実現できる。
アダーなどのハードを必要としない。第１実施例
によればROM，レジスタは必要であるが、
ROMはスイツチ程スペースを必要としないし、
レジスタはLSι内に組込める。また第２実施例に
よればE2−ROMはこれまたスイツチほどスペー
スを必要とせずE2−PROM２９のアドレス送出
を時分割で制御する回路はLSιに組込むことがで
き、いずれにしても省スペース化が実現できる。
またメモリ・カード制御情報の誤りを初期設定
時に検出することができ、メモリ・カードの容量
情報をCPUが管理することができ、各メモリ・
カード内の各ユニツトのアドレス割当情報及びメ
モリ・システムの全容量をCPUが把握できる。
それ故、システム動作時にあるメモリ・カードが
故障した場合、そのカードを切離してアドレス割
当情報の再設定を行うことができる。
時に検出することができ、メモリ・カードの容量
情報をCPUが管理することができ、各メモリ・
カード内の各ユニツトのアドレス割当情報及びメ
モリ・システムの全容量をCPUが把握できる。
それ故、システム動作時にあるメモリ・カードが
故障した場合、そのカードを切離してアドレス割
当情報の再設定を行うことができる。
しかも割り付けアドレスの設定はCPUが自動
的に行うため人手による設定を必要とする例えば
スイツチ等がなく、すべて自動的な設定が行え
る。そして設定を変更したいときはROM（又は
E2−PROM）の内容を変えるか、別の設定情報
を記憶したROM（又はE2−PROM）と差し替え
ればよい。
的に行うため人手による設定を必要とする例えば
スイツチ等がなく、すべて自動的な設定が行え
る。そして設定を変更したいときはROM（又は
E2−PROM）の内容を変えるか、別の設定情報
を記憶したROM（又はE2−PROM）と差し替え
ればよい。
しかも任意の容量のメモリ・ユニツトを有する
複数枚のメモリカードが混在した構成でも、常に
的確な割り付けアドレス値を生成でき、柔軟なシ
ステム構成を構築できる。またパリテイビツトな
どのチエツクデータをメモリカードが持つている
ので設定値に対する信頼性が非常に高くなる。
複数枚のメモリカードが混在した構成でも、常に
的確な割り付けアドレス値を生成でき、柔軟なシ
ステム構成を構築できる。またパリテイビツトな
どのチエツクデータをメモリカードが持つている
ので設定値に対する信頼性が非常に高くなる。
第１図はメモリ・ユニツト、メモリ・カード、
アドレス割当情報の説明図、第２図は本発明の一
実施例構成図、第３図は本発明の他の実施例構成
図、第４図はアドレス情報とタイミング情報の説
明図である。 図中、１はCPU、２〜ｎはメモリ・カード、
１１はチエツク部、１２は加算部、１３はレシー
バ、１４はドライバ、２０，２１はメモリ・ユニ
ツト、２２，２２′は比較回路、２３，２３′はア
ドレス割当情報レジスタ、２４はROM、２５は
タイミング情報レジスタ、２５．５はタイミング
信号生成回路、２６，２６′はマルチ・プレクサ、
２７は比較回路、２８はカード・アドレス情報設
定レジスタ、２９はE2−PROM、３０はアドレ
ス送出回路、３１はタイミング生成回路、１００
はアドレス・バス、２００はデータ・バスを示
す。
アドレス割当情報の説明図、第２図は本発明の一
実施例構成図、第３図は本発明の他の実施例構成
図、第４図はアドレス情報とタイミング情報の説
明図である。 図中、１はCPU、２〜ｎはメモリ・カード、
１１はチエツク部、１２は加算部、１３はレシー
バ、１４はドライバ、２０，２１はメモリ・ユニ
ツト、２２，２２′は比較回路、２３，２３′はア
ドレス割当情報レジスタ、２４はROM、２５は
タイミング情報レジスタ、２５．５はタイミング
信号生成回路、２６，２６′はマルチ・プレクサ、
２７は比較回路、２８はカード・アドレス情報設
定レジスタ、２９はE2−PROM、３０はアドレ
ス送出回路、３１はタイミング生成回路、１００
はアドレス・バス、２００はデータ・バスを示
す。
Claims (1)
- 【特許請求の範囲】 １ 各メモリ・ユニツトの容量が、各々のメモ
リ・カードで異なるような複数枚のメモリ・カー
ドの混在が可能なメモリ・システムにおいて、 チエツク部と加算部を有するCPUと、上記各
メモリ・カード毎にそのメモリ・カード固有の、
少なくとも各メモリ・ユニツトの容量値を含むメ
モリ・カード制御情報値及びそのチエツク・デー
タを記憶する不揮発性の記憶手段を有し、 初期設定のときにCPUは上記不揮発性の記憶
手段よりメモリ・カード制御情報及びチエツク・
データを読み出してその正常性をチエツクし、各
メモリ・ユニツトの容量値についてはそれらをも
とに順次加算を行うことにより各メモリ・ユニツ
トのアドレス割当情報を作成したのちこれらのデ
ータを上記不揮発性の記憶手段とは別のデータ保
持手段にCPUにより記入し、この記入したデー
タにもとづきメモリ制御を行うようにしたことを
特徴とするメモリ制御情報設定方式。 ２ 上記データ保持手段としてレジスタを使用し
たことを特徴とする特許請求の範囲第１項記載の
メモリ制御情報設定方式。 ３ 上記不揮発性の記憶手段として、E2−
PROMを使用し、上記データ保持手段として該
E2−PROMを使用したことを特徴とする特許請
求の範囲第１項記載のメモリ制御情報設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195752A JPS6086642A (ja) | 1983-10-18 | 1983-10-18 | メモリ制御情報設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195752A JPS6086642A (ja) | 1983-10-18 | 1983-10-18 | メモリ制御情報設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086642A JPS6086642A (ja) | 1985-05-16 |
| JPH0562380B2 true JPH0562380B2 (ja) | 1993-09-08 |
Family
ID=16346371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195752A Granted JPS6086642A (ja) | 1983-10-18 | 1983-10-18 | メモリ制御情報設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086642A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131245A (ja) * | 1986-11-20 | 1988-06-03 | Anritsu Corp | メモリバンク制御装置 |
| JPS63135442U (ja) * | 1987-02-25 | 1988-09-06 | ||
| JPH02150936A (ja) * | 1988-12-01 | 1990-06-11 | Pfu Ltd | 拡張メモリアクセス方式 |
| JPH04211846A (ja) * | 1991-02-20 | 1992-08-03 | Toshiba Corp | コンピュータシステム |
| JP3168552B2 (ja) * | 1993-12-17 | 2001-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | メモリ・アクセス制御システム及びその方法 |
| JPH086849A (ja) * | 1994-06-16 | 1996-01-12 | Kofu Nippon Denki Kk | 半導体記憶装置 |
| JPH08235111A (ja) * | 1994-12-26 | 1996-09-13 | Toshiba Corp | コンピュータシステム |
| US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
-
1983
- 1983-10-18 JP JP58195752A patent/JPS6086642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086642A (ja) | 1985-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |