JP2000122935A - 不揮発性メモリのアドレス変換装置 - Google Patents

不揮発性メモリのアドレス変換装置

Info

Publication number
JP2000122935A
JP2000122935A JP29844698A JP29844698A JP2000122935A JP 2000122935 A JP2000122935 A JP 2000122935A JP 29844698 A JP29844698 A JP 29844698A JP 29844698 A JP29844698 A JP 29844698A JP 2000122935 A JP2000122935 A JP 2000122935A
Authority
JP
Japan
Prior art keywords
address
storage area
sector
data
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29844698A
Other languages
English (en)
Inventor
Hiroshi Koyama
博 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP29844698A priority Critical patent/JP2000122935A/ja
Priority to US09/420,875 priority patent/US6792565B1/en
Publication of JP2000122935A publication Critical patent/JP2000122935A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/76Masking faults in memories by using spares or by reconfiguring using address translation or modifications

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 低価格及び製造歩留まりの向上を実現できる
フラッシュメモリのアドレス変換装置を提供することを
目的とする。 【解決手段】 フラッシュメモリ1の1088セクタに
は第1記憶領域の破損セクタに第2記憶領域のセクタを
代用する為の冗長データを格納し、0セクタにはテーブ
ルRAM7に冗長データを書き込む為と、特定セクタの
プログラム命令をプログラムRAM3に書き込む為のプ
ログラム命令を格納する。これより、冗長回路を別途設
ける必要がない為、低価格化を可能とする。また、フラ
ッシュメモリ1の救済セクタ数が増え、破損セクタが異
なる場合でもテーブルRAM7の内容を書き換えれば済
む為、フラッシュメモリ1の製造歩留まりが向上する。
また、フラッシュメモリ1の頻繁な書き換え動作に起因
して或るセクタが破損した場合でも、テーブルRAM7
の内容を書き換えれば再度使用できる為、フラッシュメ
モリ1の寿命が延びる

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、不揮発性メモリの
破損アドレスを指定できない様にした、不揮発性メモリ
のアドレス変換装置に関する。
【0002】
【従来の技術】フラッシュメモリはデータの電気消去及
びデータの書き込み読み出しが可能な不揮発特性を有す
るが、EEPROMよりデータの消去時間が比較的短く
て済むという優れた特徴を有する。それ故、フラッシュ
メモリは、最近では、小容量から大容量まで幅広い用途
に使用される傾向にある。例えば、小容量の場合、フラ
ッシュメモリは1チップマイクロコンピュータのプログ
ラムメモリ又はデータメモリとして内蔵され、大容量の
場合、フラッシュメモリはマイクロプロセッサの周辺回
路として基板上に配置される。
【0003】さて、フラッシュメモリを製造する場合、
正常な消去動作及び正常な書き込み読み出し動作を実行
できるメモリセルを製造する必要がある。しかし、実際
は、全メモリセルが正常に機能するフラッシュメモリを
得ることは困難である。特に、大容量のフラッシュメモ
リを製造する場合ほど、困難度が増して破損セルの数が
増加してしまう。
【0004】そこで、従来は、破損セルを救済する為の
冗長回路を、フラッシュメモリの周辺回路として設けて
いた。
【0005】
【発明が解決しようとする課題】大容量のフラッシュメ
モリは複数セクタに分割され、各セクタにプログラムデ
ータ、テーブルデータ等が格納される。例えば、全記憶
容量が16Mビットのフラッシュメモリにおいて、1ワ
ードを16ビット、1セクタを1Kワードと定義した場
合、フラッシュメモリは1Kセクタから成る。
【0006】冗長回路はフラッシュメモリの破損セルを
セクタ単位で救済する回路であるが、回路規模が大きい
為に価格が上昇し、救済できるセクタ数が少ない(例え
ば4セクタ程度)為に不良セクタが救済可能セクタ数
(4/1000)を越えた場合にはフラッシュメモリ自
体を不良品として扱わなければならず製造歩留まりが低
下する問題があった。また、冗長回路による破損セルの
救済動作は外部テスタを用いて行う為、テスト時間が長
くなり価格を上昇させる一要因となっていた。
【0007】そこで、本発明は、低価格及び製造歩留ま
りの向上を実現できる、フラッシュメモリのアドレス変
換装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの一括又は
部分的な電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有し、通常使用する第1記憶領域と前記
第1記憶領域に破損アドレスが存在する場合当該破損ア
ドレスに代用する第2記憶領域とから成る不揮発性メモ
リの為のアドレス変換装置であって、前記不揮発性メモ
リの第1記憶領域に対応する記憶容量を有し、前記不揮
発性メモリの第1記憶領域の破損アドレス以外に対応す
るアドレスには前記第1記憶領域に対応するアドレスデ
ータを書き込み、前記不揮発性メモリの第1記憶領域の
破損アドレスに対応するアドレスには代用する第2記憶
領域の対応アドレスデータを書き込み、前記不揮発性メ
モリをアドレス指定するアドレス変換手段を、備えたこ
とを特徴とする。
【0009】上記の特徴に加え、前記不揮発性メモリの
第1及び第2記憶領域は特定アドレス数の複数ブロック
に分割され、特定ブロックには第1記憶領域の破損アド
レスを第2記憶領域のアドレスデータに変更する為の冗
長データが格納されていることを特徴とする。
【0010】上記の特徴に加え、前記不揮発性メモリの
他の特定ブロックには前記冗長データを用いて前記アド
レス変換手段にデータ書き込みを行う為のプログラム命
令が格納されていることを特徴とする。
【0011】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
【0012】図1は本発明のフラッシュメモリのアドレ
ス変換装置を示すブロック図である。
【0013】図1において、フラッシュメモリ(1)は
データの電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有する。フラッシュメモリ(1)は大容
量で複数セクタに分割され、各セクタに対しプログラム
データ、テーブルデータ等が格納される。本発明の実施
の形態では、フラッシュメモリ(1)の全記憶容量を1
7Mビット、1ワードを16ビット、1セクタを1Kワ
ードとし、フラッシュメモリ(1)は0〜1087セク
タから構成されるものとする。この内、フラッシュメモ
リ(1)の0〜1023セクタは通常使用する第1記憶
領域とし、10024〜1087セクタは第1記憶領域
に破損アドレスが存在した場合に代用する第2記憶領域
とする。即ち、フラッシュメモリ(1)の16Mビット
を通常動作で使用し、残り1Mビットを予備とする。フ
ラッシュメモリ(1)の製造終了後、0〜1087セク
タに対して消去動作(論理値「1」の書き込み動作)と
書き込み動作(論理値「0」の書き込み動作)とを行
い、各セクタの読み出し内容を基に確実に消去されない
セクタを破損セクタと判断する。即ち、フラッシュメモ
リ(1)の出荷以前に破損セクタの状況の確認が終了す
る。そこで、破損セクタの情報を基に、フラッシュメモ
リ(1)の1087セクタには第1記憶領域の破損セク
タを第2記憶領域の所定セクタで代用する為の冗長デー
タを書き込む。また、フラッシュメモリ(1)の0セク
タには後述するテーブルRAMに冗長データを格納させ
る為のプログラムデータを書き込む。また、フラッシュ
メモリ(1)の第1記憶領域の特定セクタには周辺のマ
イクロプロセッサを動作させる為のプログラムデータを
書き込む。尚、フラッシュメモリ(1)の0セクタ、特
定セクタ、1087セクタは破損がないことを前提とす
る。従って、フラッシュメモリ(1)は上記の各種デー
タを事前書き込みした状態で出荷される。
【0014】マイクロプロセッサ(2)はフラッシュメ
モリ(1)をプログラムメモリとして各種論理演算、周
辺回路の制御等を実行するものである。プログラムRA
M(3)は揮発性メモリ(例えばSRAM等)であり、
フラッシュメモリ(1)の第1記憶領域の特定セクタの
内容が格納される。プログラムカウンタPC(4)は電
源投入時に初期化され、フラッシュメモリ(1)をアド
レス指定する為のアドレスデータA0−A20を出力
し、また、プログラムRAM(3)をアドレス指定す
る。インストラクションデコーダIDEC(5)はプロ
グラムRAM(3)の読み出し内容を解読し、各種論理
演算、周辺回路制御の為の制御信号を出力する。内部レ
ジスタ(6)はフラッシュメモリ(1)の第1記憶領域
の特定セクタの内容及び第2記憶領域の1087セクタ
の内容を一旦保持するものである。
【0015】テーブルRAM(7)はフラッシュメモリ
(1)のセクタを指定する為のアドレスデータが格納さ
れるものである。テーブルRAM(7)はフラッシュメ
モリ(1)の中で通常使用する1024セクタ分のアド
レスを有するが、冗長処理を考慮して1088個の全セ
クタを指定できなければならない。即ち、テーブルRA
M(7)の1ワードは11ビット(A10−A20)必
要となる。フラッシュメモリ(1)の第1記憶領域の中
に破損セクタがない場合、テーブルRAM(7)にはア
ドレスデータA10−A20と同じデータFAD10−
FAD20が格納される。従って、テーブルRAM
(7)からはプログラムカウンタ(4)の上位11ビッ
トA10−A20の値がそのまま出力される状態と等価
となる。一方、フラッシュメモリ(1)の第1記憶領域
の中に破損セクタが存在する場合、テーブルRAM
(7)の中の破損セクタに対応するアドレスにはフラッ
シュメモリ(1)の第2記憶領域の代用セクタを表すア
ドレスデータが格納される。例えば、フラッシュメモリ
(1)の第1記憶領域の800セクタが破損セクタであ
り、第2フラッシュメモリ(1)の第2記憶領域の10
30セクタを代用する場合、テーブルRAM(7)の8
00番地にはフラッシュメモリ(1)の1030セクタ
を表すアドレスデータFAD10−FAD20が格納さ
れる。従って、テーブルRAM(7)からは800セク
タを1030セクタに変換したアドレスデータFAD1
0−FAD20が出力される。
【0016】フラグ(8)は、図1の装置全体のリセッ
ト解除時、論理値「0」に設定されるものである。テー
ブルRAM(7)の読み出し出力とフラグ(8)の出力
とはANDゲート(9)を介してフラッシュメモリイン
ターフェース(10)に供給される。即ち、初期化時は
フラッシュメモリ(1)の0セクタが指定される。フラ
ッシュメモリインターフェース(10)はアドレスデー
タA0−A9、アドレスデータFAD10−FAD20
の入力とデータD0−D15の入出力とを制御するもの
である。ラッチ回路(11)はフラッシュメモリ(1)
の書き込みデータをラッチするものである。CPUイン
ターフェース(12)はマイクロプロセッサ(2)とフ
ラッシュメモリ(1)、テーブルRAM(7)、ラッチ
回路(11)との間のデータ転送を制御するものであ
る。プログラムカウンタ(4)の値A0−A20はCP
Uインターフェース(12)で上位11ビットA10−
A20と下位10ビットA0−A9に分割される。上位
11ビットA10−A20はフラッシュメモリ(1)の
セクタを指定し、下位10ビットA0−A9はセクタ内
を指定する。アドレスレジスタ(13)は初期化の際に
1087を表すアドレスデータFAD10−FAD20
がセットされる。切換回路(14)は切換信号MPXが
ハイレベルの時にアドレスレジスタ(13)の値を切換
出力する。尚、フラッシュメモリ(1)、プログラムR
AM(3)及びテーブルRAM(7)は読み出し許可信
号*OEがローレベルとなることでデータ読み出しを実
行し、書き込み許可信号*WEがローレベルとなること
でデータ書き込みを実行する。
【0017】以下、テーブルRAM(7)へのデータ格
納動作を図2のフローチャートを用いて説明する。
【0018】先ず、電源を投入すると、図1の装置全体
がリセットされる。即ち、プログラムカウンタ(4)の
値A0−A20の全ビットが論理値「0」になる(S
1)。一定時間を経過すると、図1の装置全体がリセッ
ト解除される。即ち、フラグ(8)に論理値「0」がセ
ットされる。また、動作許可信号*CE、読み出し許可
信号*OEがローレベルとなることに伴いフラッシュメ
モリ(1)は読み出し状態となる(S2)。この時、テ
ーブルRAM(7)の内容は不確定であるがフラグ
(8)が論理値「0」である為、ANDゲート(9)の
11ビット出力FAD10−FAD20は論理値「0」
に固定され、これよりフラッシュメモリ(1)の0セク
タが選択される(S3)。0セクタのプログラムデータ
D0−D15はインストラクションデコーダ(5)で解
読され実行される。即ち、プログラムカウンタ(4)の
下位10ビットA0−A9を実行命令数に応じて加算
し、0セクタ内アドレスを変更して読み出す(S4)。
最初は、プログラムカウンタ(4)の上位11ビットA
10−A20を変更し、テーブルRAM(7)にアドレ
スデータA10−A20と同じデータFAD10−FA
D20を書き込む。即ち、テーブルRAM(7)の0〜
1023番地に0〜1023セクタを選択するアドレス
データFAD10−FAD20を書き込み、フラッシュ
メモリ(1)の第1記憶領域に破損セクタがない状態と
する(S5)。次に、切換信号MPXをハイレベルに変
化させて1087セクタを選択する(S6)。更に、プ
ログラムカウンタ(4)の下位10ビットA0−A9を
変化させて1087セクタ内アドレスを指定し、冗長デ
ータを読み出して内部レジスタ(6)に転送する(S
7)。次に、フラッシュメモリ(1)の破損セクタに対
応するテーブルRAM(7)のアドレスを指定し、冗長
データを格納する(S9)。これより、テーブルRAM
(7)へのデータの格納が完了し、プログラムカウンタ
(4)のアドレス値A10−A20がフラッシュメモリ
(1)の第1記憶領域の破損セクタを表す場合は、テー
ブルRAM(7)から読み出されるアドレス値FAD1
0−FAD20は第1記憶領域の破損セクタに代用する
第2記憶領域のセクタのアドレス値に変換される。
【0019】以下、プログラムRAM(3)へのプログ
ラム格納動作を図3のフローチャートを用いて説明す
る。尚、テーブルRAM(7)の内容は既に確定済みで
あり、フラッシュメモリ(1)の第1記憶領域に破損セ
クタが存在する場合、テーブルRAM(7)は、フラッ
シュメモリ(1)の第1記憶領域の破損セクタを表すア
ドレスデータA10−A20が供給された時、当該破損
セクタに代用する第2記憶領域の所定セクタを表すアド
レスデータFAD10−FAD20を変換出力する。
【0020】先ず、フラグ(8)を論理値「1」にセッ
トしたままで、マイクロプロセッサ(2)は、フラッシ
ュメモリ(1)の0セクタを選択する。0セクタのプロ
グラム命令はマイクロプロセッサ(2)のインストラク
ションデコーダ(5)で解読され以下の通り実行される
(S10)。即ち、フラッシュメモリ(1)の特定セク
タ、即ち、マイクロプロセッサ(2)の動作制御用プロ
グラムの格納セクタを表すアドレスデータA0−A20
をプログラムカウンタ(4)から発生させる。テーブル
RAM(7)はCPUインターフェース(12)を介し
てアドレスデータA0−A20のうち上位11ビットA
10−A20が供給され、特定セクタを指定するアドレ
スデータFAD10−FAD20を読み出す。これより
フラッシュメモリ(1)の特定セクタ(破損セクタが存
在する場合は代用するセクタを含む)が指定され(S1
1)、プログラムデータが内部レジスタ(6)に転送さ
れる(S12)。更に、プログラムRAM(3)をアド
レス指定し(S13)、プログラムRAM(3)に内部
レジスタ(6)の内容を書き込む(S14)。これよ
り、プログラムRAM(3)へのプログラム格納動作が
完了し、このプログラムRAM(3)に格納されたプロ
グラム命令でマイクロプロセッサ(2)を動作させるこ
とにより、マイクロプロセッサ(2)は周辺回路をプロ
グラム制御できる状態となる。
【0021】以下、マイクロプロセッサ(2)の動作を
図4のフローチャートを用いて説明する。
【0022】マイクロプロセッサ(2)は、プログラム
RAM(3)から読み出されたプログラム命令をインス
トラクションデコーダ(5)で解読した結果に従って、
各種論理演算、周辺回路制御等の通常動作を実行する
(S15)。通常動作を実行する過程で、フラッシュメ
モリ(1)のデータを使用する割込み要求が発生すると
(S16:YES)、プログラムカウンタ(4)の値が
変更され、フラッシュメモリ(1)をアドレス指定する
サブルーチン処理に移行する(S17)。即ち、テーブ
ルRAM(7)にアドレスデータA10−A20を供給
し(S18)、フラッシュメモリ(1)をアドレス指定
する(S18)。
【0023】以上より、冗長回路を別途設ける必要がな
くなる為、回路規模を小さくでき、更に外部テスタを用
いた破損セルの救済が不要となることに伴いテスト時間
を短縮できることから、価格の上昇を抑えることができ
る。
【0024】フラッシュメモリ(1)の救済セクタ数が
増え、個々のフラッシュメモリ(1)の破損セクタアド
レスが異なる場合でもテーブルRAM(7)の内容を書
き換えれば済む為、フラッシュメモリ(1)の製造歩留
まりが上昇する。
【0025】フラッシュメモリ(1)の頻繁な書き換え
動作に起因して或るセクタが破損した場合でも、テーブ
ルRAM(7)の内容を書き換えれば使用できる為、フ
ラッシュメモリ(1)の寿命が延びる。
【0026】等の作用効果を奏する。
【0027】
【発明の効果】本発明によれば、冗長回路を別途設ける
必要がなくなる為、回路規模を小さくでき、価格の上昇
を抑えることができる利点が得られる。また、不揮発性
メモリの救済ブロック数が増え、製造時点の個々の不揮
発性メモリの破損アドレスが異なる場合でもアドレス変
換手段の内容を書き換えれば済む為、不揮発性メモリの
製造歩留まりが上昇する利点が得られる。また、不揮発
性メモリの頻繁な書き換え動作に起因して或るブロック
が破損した場合でも、アドレス変換手段の内容を書き換
えれば再度使用できる為、不揮発性メモリの寿命が延び
る利点が得られる。
【図面の簡単な説明】
【図1】本発明の不揮発性メモリのアドレス変換装置を
示すブロック図である。
【図2】図1における冗長データ格納動作を示すフロー
チャートである。
【図3】図1におけるプログラムデータ格納動作を示す
フローチャートである。
【図4】図1におけるマイクロプロセッサの動作を示す
フローチャートである。
【符号の説明】
(1) フラッシュメモリ (2) マイクロプロセッサ (3) プログラムRAM (7) テーブルRAM

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 データの一括又は部分的な電気消去及び
    データの書き込み読み出しが可能な不揮発特性を有し、
    通常使用する第1記憶領域と前記第1記憶領域に破損ア
    ドレスが存在する場合当該破損アドレスに代用する第2
    記憶領域とから成る不揮発性メモリの為のアドレス変換
    装置であって、 前記不揮発性メモリの第1記憶領域に対応する記憶容量
    を有し、前記不揮発性メモリの第1記憶領域の破損アド
    レス以外に対応するアドレスには前記第1記憶領域に対
    応するアドレスデータを書き込み、前記不揮発性メモリ
    の第1記憶領域の破損アドレスに対応するアドレスには
    代用する第2記憶領域の対応アドレスデータを書き込
    み、前記不揮発性メモリをアドレス指定するアドレス変
    換手段を、備えたことを特徴とする不揮発性メモリのア
    ドレス変換装置。
  2. 【請求項2】 前記不揮発性メモリの第1及び第2記憶
    領域は特定アドレス数の複数ブロックに分割され、特定
    ブロックには第1記憶領域の破損アドレスを第2記憶領
    域のアドレスデータに変更する為の冗長データが格納さ
    れていることを特徴とする請求項1記載の不揮発性メモ
    リのアドレス変換装置。
  3. 【請求項3】 前記不揮発性メモリの他の特定ブロック
    には前記冗長データを用いて前記アドレス変換手段にデ
    ータ書き込みを行う為のプログラム命令が格納されてい
    ることを特徴とする請求項2記載の不揮発性メモリのア
    ドレス変換装置。
JP29844698A 1998-10-20 1998-10-20 不揮発性メモリのアドレス変換装置 Pending JP2000122935A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP29844698A JP2000122935A (ja) 1998-10-20 1998-10-20 不揮発性メモリのアドレス変換装置
US09/420,875 US6792565B1 (en) 1998-10-20 1999-10-19 Address conversion device for nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29844698A JP2000122935A (ja) 1998-10-20 1998-10-20 不揮発性メモリのアドレス変換装置

Publications (1)

Publication Number Publication Date
JP2000122935A true JP2000122935A (ja) 2000-04-28

Family

ID=17859826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29844698A Pending JP2000122935A (ja) 1998-10-20 1998-10-20 不揮発性メモリのアドレス変換装置

Country Status (2)

Country Link
US (1) US6792565B1 (ja)
JP (1) JP2000122935A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006048893A (ja) * 2004-08-04 2006-02-16 Samsung Electronics Co Ltd 不良ブロック管理機能を有するフラッシュメモリ装置及びフラッシュメモリ装置の不良ブロック管理方法
US7383431B2 (en) 2002-06-11 2008-06-03 Seiko Epson Corporation Control system and method for rewriting data in a flash memory and a data storage medium in which a program is stored for rewriting data in a flash memory
JP2011154572A (ja) * 2010-01-27 2011-08-11 Kyocera Corp 電子機器
JP2015111821A (ja) * 2013-11-01 2015-06-18 株式会社半導体エネルギー研究所 リコンフィギャラブル回路、記憶装置、および記憶装置を備えた電子機器
US9385054B2 (en) 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4751037B2 (ja) * 2004-06-22 2011-08-17 株式会社東芝 メモリカード
US7966518B2 (en) * 2007-05-15 2011-06-21 Sandisk Corporation Method for repairing a neighborhood of rows in a memory array using a patch table
US7958390B2 (en) * 2007-05-15 2011-06-07 Sandisk Corporation Memory device for repairing a neighborhood of rows in a memory array using a patch table
US8103936B2 (en) * 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for data read of a synchronous serial interface NAND
US9377960B2 (en) 2009-07-29 2016-06-28 Hgst Technologies Santa Ana, Inc. System and method of using stripes for recovering data in a flash storage system
JP2012234482A (ja) * 2011-05-09 2012-11-29 Canon Inc 記憶制御装置及びその制御方法、並びにプログラム
US8880977B2 (en) 2011-07-22 2014-11-04 Sandisk Technologies Inc. Systems and methods of storing data

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033438T2 (de) * 1989-04-13 2000-07-06 Sandisk Corp Austausch von fehlerhaften Speicherzellen einer EEprommatritze
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
US5359570A (en) * 1992-11-13 1994-10-25 Silicon Storage Technology, Inc. Solid state peripheral storage device
JP2856621B2 (ja) * 1993-02-24 1999-02-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性メモリおよびそれを用いる半導体ディスク装置
US5479638A (en) * 1993-03-26 1995-12-26 Cirrus Logic, Inc. Flash memory mass storage architecture incorporation wear leveling technique
US5566314A (en) * 1993-08-30 1996-10-15 Lucent Technologies Inc. Flash memory device employing unused cell arrays to update files
JPH08212019A (ja) * 1995-01-31 1996-08-20 Mitsubishi Electric Corp 半導体ディスク装置
JP3604466B2 (ja) * 1995-09-13 2004-12-22 株式会社ルネサステクノロジ フラッシュディスクカード

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7383431B2 (en) 2002-06-11 2008-06-03 Seiko Epson Corporation Control system and method for rewriting data in a flash memory and a data storage medium in which a program is stored for rewriting data in a flash memory
JP2006048893A (ja) * 2004-08-04 2006-02-16 Samsung Electronics Co Ltd 不良ブロック管理機能を有するフラッシュメモリ装置及びフラッシュメモリ装置の不良ブロック管理方法
JP2011154572A (ja) * 2010-01-27 2011-08-11 Kyocera Corp 電子機器
JP2015111821A (ja) * 2013-11-01 2015-06-18 株式会社半導体エネルギー研究所 リコンフィギャラブル回路、記憶装置、および記憶装置を備えた電子機器
US9515656B2 (en) 2013-11-01 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
US10418995B2 (en) 2013-11-01 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
US9385054B2 (en) 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof

Also Published As

Publication number Publication date
US6792565B1 (en) 2004-09-14

Similar Documents

Publication Publication Date Title
US8300465B2 (en) Semiconductor and flash memory systems
JP4948793B2 (ja) バッドブロック管理部を含むフラッシュメモリシステム
KR100622349B1 (ko) 불량 블록 관리 기능을 가지는 플레시 메모리 장치 및플레시 메모리 장치의 불량 블록 관리 방법.
US5787493A (en) Control method and apparatus for direct execution of a program on an external apparatus using a randomly accessible and rewritable memory
JP3822081B2 (ja) データ書込装置、データ書込制御方法及びプログラム
CA2102659A1 (en) Solid state peripheral storage device
KR930010981A (ko) 플래시메모리를 사용한 기억장치
JPH0574178A (ja) 不揮発性icメモリ
US7136986B2 (en) Apparatus and method for controlling flash memories
JP2002278781A (ja) 記憶装置、記憶装置制御方法及びプログラム
US8683147B2 (en) Data accessing method for flash memory storage device having data perturbation module, and storage system and controller using the same
JP2000122935A (ja) 不揮発性メモリのアドレス変換装置
TW530305B (en) Flash memory capable of changing bank configuration
JPH09282862A (ja) メモリカード
EP3057100B1 (en) Memory device and operating method of same
JP3827540B2 (ja) 不揮発性半導体記憶装置および情報機器
KR20030035810A (ko) 백업 메모리 블록을 갖는 비휘발성 반도체 기억 장치
JPH07153284A (ja) 不揮発性半導体記憶装置及びその制御方法
JP2848300B2 (ja) 不揮発性半導体記憶装置
US8423705B2 (en) Semiconductor device and method for controlling thereof
US5757698A (en) Nonvolatile semiconductor for reading data at a read request even during the writing of data
JPH0259560B2 (ja)
JPH06202937A (ja) 不揮発性半導体記憶装置
JP2006099940A (ja) 不揮発性メモリ装置
JPH1186568A (ja) 不揮発性半導体記憶装置