JP2000122935A - 不揮発性メモリのアドレス変換装置 - Google Patents
不揮発性メモリのアドレス変換装置Info
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低価格及び製造歩留まりの向上を実現できる
フラッシュメモリのアドレス変換装置を提供することを
目的とする。 【解決手段】 フラッシュメモリ１の１０８８セクタに
は第１記憶領域の破損セクタに第２記憶領域のセクタを
代用する為の冗長データを格納し、０セクタにはテーブ
ルＲＡＭ７に冗長データを書き込む為と、特定セクタの
プログラム命令をプログラムＲＡＭ３に書き込む為のプ
ログラム命令を格納する。これより、冗長回路を別途設
ける必要がない為、低価格化を可能とする。また、フラ
ッシュメモリ１の救済セクタ数が増え、破損セクタが異
なる場合でもテーブルＲＡＭ７の内容を書き換えれば済
む為、フラッシュメモリ１の製造歩留まりが向上する。
また、フラッシュメモリ１の頻繁な書き換え動作に起因
して或るセクタが破損した場合でも、テーブルＲＡＭ７
の内容を書き換えれば再度使用できる為、フラッシュメ
モリ１の寿命が延びる
フラッシュメモリのアドレス変換装置を提供することを
目的とする。 【解決手段】 フラッシュメモリ１の１０８８セクタに
は第１記憶領域の破損セクタに第２記憶領域のセクタを
代用する為の冗長データを格納し、０セクタにはテーブ
ルＲＡＭ７に冗長データを書き込む為と、特定セクタの
プログラム命令をプログラムＲＡＭ３に書き込む為のプ
ログラム命令を格納する。これより、冗長回路を別途設
ける必要がない為、低価格化を可能とする。また、フラ
ッシュメモリ１の救済セクタ数が増え、破損セクタが異
なる場合でもテーブルＲＡＭ７の内容を書き換えれば済
む為、フラッシュメモリ１の製造歩留まりが向上する。
また、フラッシュメモリ１の頻繁な書き換え動作に起因
して或るセクタが破損した場合でも、テーブルＲＡＭ７
の内容を書き換えれば再度使用できる為、フラッシュメ
モリ１の寿命が延びる
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
破損アドレスを指定できない様にした、不揮発性メモリ
のアドレス変換装置に関する。
破損アドレスを指定できない様にした、不揮発性メモリ
のアドレス変換装置に関する。
【０００２】
【従来の技術】フラッシュメモリはデータの電気消去及
びデータの書き込み読み出しが可能な不揮発特性を有す
るが、ＥＥＰＲＯＭよりデータの消去時間が比較的短く
て済むという優れた特徴を有する。それ故、フラッシュ
メモリは、最近では、小容量から大容量まで幅広い用途
に使用される傾向にある。例えば、小容量の場合、フラ
ッシュメモリは１チップマイクロコンピュータのプログ
ラムメモリ又はデータメモリとして内蔵され、大容量の
場合、フラッシュメモリはマイクロプロセッサの周辺回
路として基板上に配置される。
びデータの書き込み読み出しが可能な不揮発特性を有す
るが、ＥＥＰＲＯＭよりデータの消去時間が比較的短く
て済むという優れた特徴を有する。それ故、フラッシュ
メモリは、最近では、小容量から大容量まで幅広い用途
に使用される傾向にある。例えば、小容量の場合、フラ
ッシュメモリは１チップマイクロコンピュータのプログ
ラムメモリ又はデータメモリとして内蔵され、大容量の
場合、フラッシュメモリはマイクロプロセッサの周辺回
路として基板上に配置される。
【０００３】さて、フラッシュメモリを製造する場合、
正常な消去動作及び正常な書き込み読み出し動作を実行
できるメモリセルを製造する必要がある。しかし、実際
は、全メモリセルが正常に機能するフラッシュメモリを
得ることは困難である。特に、大容量のフラッシュメモ
リを製造する場合ほど、困難度が増して破損セルの数が
増加してしまう。
正常な消去動作及び正常な書き込み読み出し動作を実行
できるメモリセルを製造する必要がある。しかし、実際
は、全メモリセルが正常に機能するフラッシュメモリを
得ることは困難である。特に、大容量のフラッシュメモ
リを製造する場合ほど、困難度が増して破損セルの数が
増加してしまう。
【０００４】そこで、従来は、破損セルを救済する為の
冗長回路を、フラッシュメモリの周辺回路として設けて
いた。
冗長回路を、フラッシュメモリの周辺回路として設けて
いた。
【０００５】
【発明が解決しようとする課題】大容量のフラッシュメ
モリは複数セクタに分割され、各セクタにプログラムデ
ータ、テーブルデータ等が格納される。例えば、全記憶
容量が１６Ｍビットのフラッシュメモリにおいて、１ワ
ードを１６ビット、１セクタを１Ｋワードと定義した場
合、フラッシュメモリは１Ｋセクタから成る。
モリは複数セクタに分割され、各セクタにプログラムデ
ータ、テーブルデータ等が格納される。例えば、全記憶
容量が１６Ｍビットのフラッシュメモリにおいて、１ワ
ードを１６ビット、１セクタを１Ｋワードと定義した場
合、フラッシュメモリは１Ｋセクタから成る。
【０００６】冗長回路はフラッシュメモリの破損セルを
セクタ単位で救済する回路であるが、回路規模が大きい
為に価格が上昇し、救済できるセクタ数が少ない（例え
ば４セクタ程度）為に不良セクタが救済可能セクタ数
（４／１０００）を越えた場合にはフラッシュメモリ自
体を不良品として扱わなければならず製造歩留まりが低
下する問題があった。また、冗長回路による破損セルの
救済動作は外部テスタを用いて行う為、テスト時間が長
くなり価格を上昇させる一要因となっていた。
セクタ単位で救済する回路であるが、回路規模が大きい
為に価格が上昇し、救済できるセクタ数が少ない（例え
ば４セクタ程度）為に不良セクタが救済可能セクタ数
（４／１０００）を越えた場合にはフラッシュメモリ自
体を不良品として扱わなければならず製造歩留まりが低
下する問題があった。また、冗長回路による破損セルの
救済動作は外部テスタを用いて行う為、テスト時間が長
くなり価格を上昇させる一要因となっていた。
【０００７】そこで、本発明は、低価格及び製造歩留ま
りの向上を実現できる、フラッシュメモリのアドレス変
換装置を提供することを目的とする。
りの向上を実現できる、フラッシュメモリのアドレス変
換装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの一括又は
部分的な電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有し、通常使用する第１記憶領域と前記
第１記憶領域に破損アドレスが存在する場合当該破損ア
ドレスに代用する第２記憶領域とから成る不揮発性メモ
リの為のアドレス変換装置であって、前記不揮発性メモ
リの第１記憶領域に対応する記憶容量を有し、前記不揮
発性メモリの第１記憶領域の破損アドレス以外に対応す
るアドレスには前記第１記憶領域に対応するアドレスデ
ータを書き込み、前記不揮発性メモリの第１記憶領域の
破損アドレスに対応するアドレスには代用する第２記憶
領域の対応アドレスデータを書き込み、前記不揮発性メ
モリをアドレス指定するアドレス変換手段を、備えたこ
とを特徴とする。
解決する為に創作されたものであり、データの一括又は
部分的な電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有し、通常使用する第１記憶領域と前記
第１記憶領域に破損アドレスが存在する場合当該破損ア
ドレスに代用する第２記憶領域とから成る不揮発性メモ
リの為のアドレス変換装置であって、前記不揮発性メモ
リの第１記憶領域に対応する記憶容量を有し、前記不揮
発性メモリの第１記憶領域の破損アドレス以外に対応す
るアドレスには前記第１記憶領域に対応するアドレスデ
ータを書き込み、前記不揮発性メモリの第１記憶領域の
破損アドレスに対応するアドレスには代用する第２記憶
領域の対応アドレスデータを書き込み、前記不揮発性メ
モリをアドレス指定するアドレス変換手段を、備えたこ
とを特徴とする。
【０００９】上記の特徴に加え、前記不揮発性メモリの
第１及び第２記憶領域は特定アドレス数の複数ブロック
に分割され、特定ブロックには第１記憶領域の破損アド
レスを第２記憶領域のアドレスデータに変更する為の冗
長データが格納されていることを特徴とする。
第１及び第２記憶領域は特定アドレス数の複数ブロック
に分割され、特定ブロックには第１記憶領域の破損アド
レスを第２記憶領域のアドレスデータに変更する為の冗
長データが格納されていることを特徴とする。
【００１０】上記の特徴に加え、前記不揮発性メモリの
他の特定ブロックには前記冗長データを用いて前記アド
レス変換手段にデータ書き込みを行う為のプログラム命
令が格納されていることを特徴とする。
他の特定ブロックには前記冗長データを用いて前記アド
レス変換手段にデータ書き込みを行う為のプログラム命
令が格納されていることを特徴とする。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１２】図１は本発明のフラッシュメモリのアドレ
ス変換装置を示すブロック図である。
ス変換装置を示すブロック図である。
【００１３】図１において、フラッシュメモリ（１）は
データの電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有する。フラッシュメモリ（１）は大容
量で複数セクタに分割され、各セクタに対しプログラム
データ、テーブルデータ等が格納される。本発明の実施
の形態では、フラッシュメモリ（１）の全記憶容量を１
７Ｍビット、１ワードを１６ビット、１セクタを１Ｋワ
ードとし、フラッシュメモリ（１）は０〜１０８７セク
タから構成されるものとする。この内、フラッシュメモ
リ（１）の０〜１０２３セクタは通常使用する第１記憶
領域とし、１００２４〜１０８７セクタは第１記憶領域
に破損アドレスが存在した場合に代用する第２記憶領域
とする。即ち、フラッシュメモリ（１）の１６Ｍビット
を通常動作で使用し、残り１Ｍビットを予備とする。フ
ラッシュメモリ（１）の製造終了後、０〜１０８７セク
タに対して消去動作（論理値「１」の書き込み動作）と
書き込み動作（論理値「０」の書き込み動作）とを行
い、各セクタの読み出し内容を基に確実に消去されない
セクタを破損セクタと判断する。即ち、フラッシュメモ
リ（１）の出荷以前に破損セクタの状況の確認が終了す
る。そこで、破損セクタの情報を基に、フラッシュメモ
リ（１）の１０８７セクタには第１記憶領域の破損セク
タを第２記憶領域の所定セクタで代用する為の冗長デー
タを書き込む。また、フラッシュメモリ（１）の０セク
タには後述するテーブルＲＡＭに冗長データを格納させ
る為のプログラムデータを書き込む。また、フラッシュ
メモリ（１）の第１記憶領域の特定セクタには周辺のマ
イクロプロセッサを動作させる為のプログラムデータを
書き込む。尚、フラッシュメモリ（１）の０セクタ、特
定セクタ、１０８７セクタは破損がないことを前提とす
る。従って、フラッシュメモリ（１）は上記の各種デー
タを事前書き込みした状態で出荷される。
データの電気消去及びデータの書き込み読み出しが可能
な不揮発特性を有する。フラッシュメモリ（１）は大容
量で複数セクタに分割され、各セクタに対しプログラム
データ、テーブルデータ等が格納される。本発明の実施
の形態では、フラッシュメモリ（１）の全記憶容量を１
７Ｍビット、１ワードを１６ビット、１セクタを１Ｋワ
ードとし、フラッシュメモリ（１）は０〜１０８７セク
タから構成されるものとする。この内、フラッシュメモ
リ（１）の０〜１０２３セクタは通常使用する第１記憶
領域とし、１００２４〜１０８７セクタは第１記憶領域
に破損アドレスが存在した場合に代用する第２記憶領域
とする。即ち、フラッシュメモリ（１）の１６Ｍビット
を通常動作で使用し、残り１Ｍビットを予備とする。フ
ラッシュメモリ（１）の製造終了後、０〜１０８７セク
タに対して消去動作（論理値「１」の書き込み動作）と
書き込み動作（論理値「０」の書き込み動作）とを行
い、各セクタの読み出し内容を基に確実に消去されない
セクタを破損セクタと判断する。即ち、フラッシュメモ
リ（１）の出荷以前に破損セクタの状況の確認が終了す
る。そこで、破損セクタの情報を基に、フラッシュメモ
リ（１）の１０８７セクタには第１記憶領域の破損セク
タを第２記憶領域の所定セクタで代用する為の冗長デー
タを書き込む。また、フラッシュメモリ（１）の０セク
タには後述するテーブルＲＡＭに冗長データを格納させ
る為のプログラムデータを書き込む。また、フラッシュ
メモリ（１）の第１記憶領域の特定セクタには周辺のマ
イクロプロセッサを動作させる為のプログラムデータを
書き込む。尚、フラッシュメモリ（１）の０セクタ、特
定セクタ、１０８７セクタは破損がないことを前提とす
る。従って、フラッシュメモリ（１）は上記の各種デー
タを事前書き込みした状態で出荷される。
【００１４】マイクロプロセッサ（２）はフラッシュメ
モリ（１）をプログラムメモリとして各種論理演算、周
辺回路の制御等を実行するものである。プログラムＲＡ
Ｍ（３）は揮発性メモリ（例えばＳＲＡＭ等）であり、
フラッシュメモリ（１）の第１記憶領域の特定セクタの
内容が格納される。プログラムカウンタＰＣ（４）は電
源投入時に初期化され、フラッシュメモリ（１）をアド
レス指定する為のアドレスデータＡ０−Ａ２０を出力
し、また、プログラムＲＡＭ（３）をアドレス指定す
る。インストラクションデコーダＩＤＥＣ（５）はプロ
グラムＲＡＭ（３）の読み出し内容を解読し、各種論理
演算、周辺回路制御の為の制御信号を出力する。内部レ
ジスタ（６）はフラッシュメモリ（１）の第１記憶領域
の特定セクタの内容及び第２記憶領域の１０８７セクタ
の内容を一旦保持するものである。
モリ（１）をプログラムメモリとして各種論理演算、周
辺回路の制御等を実行するものである。プログラムＲＡ
Ｍ（３）は揮発性メモリ（例えばＳＲＡＭ等）であり、
フラッシュメモリ（１）の第１記憶領域の特定セクタの
内容が格納される。プログラムカウンタＰＣ（４）は電
源投入時に初期化され、フラッシュメモリ（１）をアド
レス指定する為のアドレスデータＡ０−Ａ２０を出力
し、また、プログラムＲＡＭ（３）をアドレス指定す
る。インストラクションデコーダＩＤＥＣ（５）はプロ
グラムＲＡＭ（３）の読み出し内容を解読し、各種論理
演算、周辺回路制御の為の制御信号を出力する。内部レ
ジスタ（６）はフラッシュメモリ（１）の第１記憶領域
の特定セクタの内容及び第２記憶領域の１０８７セクタ
の内容を一旦保持するものである。
【００１５】テーブルＲＡＭ（７）はフラッシュメモリ
（１）のセクタを指定する為のアドレスデータが格納さ
れるものである。テーブルＲＡＭ（７）はフラッシュメ
モリ（１）の中で通常使用する１０２４セクタ分のアド
レスを有するが、冗長処理を考慮して１０８８個の全セ
クタを指定できなければならない。即ち、テーブルＲＡ
Ｍ（７）の１ワードは１１ビット（Ａ１０−Ａ２０）必
要となる。フラッシュメモリ（１）の第１記憶領域の中
に破損セクタがない場合、テーブルＲＡＭ（７）にはア
ドレスデータＡ１０−Ａ２０と同じデータＦＡＤ１０−
ＦＡＤ２０が格納される。従って、テーブルＲＡＭ
（７）からはプログラムカウンタ（４）の上位１１ビッ
トＡ１０−Ａ２０の値がそのまま出力される状態と等価
となる。一方、フラッシュメモリ（１）の第１記憶領域
の中に破損セクタが存在する場合、テーブルＲＡＭ
（７）の中の破損セクタに対応するアドレスにはフラッ
シュメモリ（１）の第２記憶領域の代用セクタを表すア
ドレスデータが格納される。例えば、フラッシュメモリ
（１）の第１記憶領域の８００セクタが破損セクタであ
り、第２フラッシュメモリ（１）の第２記憶領域の１０
３０セクタを代用する場合、テーブルＲＡＭ（７）の８
００番地にはフラッシュメモリ（１）の１０３０セクタ
を表すアドレスデータＦＡＤ１０−ＦＡＤ２０が格納さ
れる。従って、テーブルＲＡＭ（７）からは８００セク
タを１０３０セクタに変換したアドレスデータＦＡＤ１
０−ＦＡＤ２０が出力される。
（１）のセクタを指定する為のアドレスデータが格納さ
れるものである。テーブルＲＡＭ（７）はフラッシュメ
モリ（１）の中で通常使用する１０２４セクタ分のアド
レスを有するが、冗長処理を考慮して１０８８個の全セ
クタを指定できなければならない。即ち、テーブルＲＡ
Ｍ（７）の１ワードは１１ビット（Ａ１０−Ａ２０）必
要となる。フラッシュメモリ（１）の第１記憶領域の中
に破損セクタがない場合、テーブルＲＡＭ（７）にはア
ドレスデータＡ１０−Ａ２０と同じデータＦＡＤ１０−
ＦＡＤ２０が格納される。従って、テーブルＲＡＭ
（７）からはプログラムカウンタ（４）の上位１１ビッ
トＡ１０−Ａ２０の値がそのまま出力される状態と等価
となる。一方、フラッシュメモリ（１）の第１記憶領域
の中に破損セクタが存在する場合、テーブルＲＡＭ
（７）の中の破損セクタに対応するアドレスにはフラッ
シュメモリ（１）の第２記憶領域の代用セクタを表すア
ドレスデータが格納される。例えば、フラッシュメモリ
（１）の第１記憶領域の８００セクタが破損セクタであ
り、第２フラッシュメモリ（１）の第２記憶領域の１０
３０セクタを代用する場合、テーブルＲＡＭ（７）の８
００番地にはフラッシュメモリ（１）の１０３０セクタ
を表すアドレスデータＦＡＤ１０−ＦＡＤ２０が格納さ
れる。従って、テーブルＲＡＭ（７）からは８００セク
タを１０３０セクタに変換したアドレスデータＦＡＤ１
０−ＦＡＤ２０が出力される。
【００１６】フラグ（８）は、図１の装置全体のリセッ
ト解除時、論理値「０」に設定されるものである。テー
ブルＲＡＭ（７）の読み出し出力とフラグ（８）の出力
とはＡＮＤゲート（９）を介してフラッシュメモリイン
ターフェース（１０）に供給される。即ち、初期化時は
フラッシュメモリ（１）の０セクタが指定される。フラ
ッシュメモリインターフェース（１０）はアドレスデー
タＡ０−Ａ９、アドレスデータＦＡＤ１０−ＦＡＤ２０
の入力とデータＤ０−Ｄ１５の入出力とを制御するもの
である。ラッチ回路（１１）はフラッシュメモリ（１）
の書き込みデータをラッチするものである。ＣＰＵイン
ターフェース（１２）はマイクロプロセッサ（２）とフ
ラッシュメモリ（１）、テーブルＲＡＭ（７）、ラッチ
回路（１１）との間のデータ転送を制御するものであ
る。プログラムカウンタ（４）の値Ａ０−Ａ２０はＣＰ
Ｕインターフェース（１２）で上位１１ビットＡ１０−
Ａ２０と下位１０ビットＡ０−Ａ９に分割される。上位
１１ビットＡ１０−Ａ２０はフラッシュメモリ（１）の
セクタを指定し、下位１０ビットＡ０−Ａ９はセクタ内
を指定する。アドレスレジスタ（１３）は初期化の際に
１０８７を表すアドレスデータＦＡＤ１０−ＦＡＤ２０
がセットされる。切換回路（１４）は切換信号ＭＰＸが
ハイレベルの時にアドレスレジスタ（１３）の値を切換
出力する。尚、フラッシュメモリ（１）、プログラムＲ
ＡＭ（３）及びテーブルＲＡＭ（７）は読み出し許可信
号＊ＯＥがローレベルとなることでデータ読み出しを実
行し、書き込み許可信号＊ＷＥがローレベルとなること
でデータ書き込みを実行する。
ト解除時、論理値「０」に設定されるものである。テー
ブルＲＡＭ（７）の読み出し出力とフラグ（８）の出力
とはＡＮＤゲート（９）を介してフラッシュメモリイン
ターフェース（１０）に供給される。即ち、初期化時は
フラッシュメモリ（１）の０セクタが指定される。フラ
ッシュメモリインターフェース（１０）はアドレスデー
タＡ０−Ａ９、アドレスデータＦＡＤ１０−ＦＡＤ２０
の入力とデータＤ０−Ｄ１５の入出力とを制御するもの
である。ラッチ回路（１１）はフラッシュメモリ（１）
の書き込みデータをラッチするものである。ＣＰＵイン
ターフェース（１２）はマイクロプロセッサ（２）とフ
ラッシュメモリ（１）、テーブルＲＡＭ（７）、ラッチ
回路（１１）との間のデータ転送を制御するものであ
る。プログラムカウンタ（４）の値Ａ０−Ａ２０はＣＰ
Ｕインターフェース（１２）で上位１１ビットＡ１０−
Ａ２０と下位１０ビットＡ０−Ａ９に分割される。上位
１１ビットＡ１０−Ａ２０はフラッシュメモリ（１）の
セクタを指定し、下位１０ビットＡ０−Ａ９はセクタ内
を指定する。アドレスレジスタ（１３）は初期化の際に
１０８７を表すアドレスデータＦＡＤ１０−ＦＡＤ２０
がセットされる。切換回路（１４）は切換信号ＭＰＸが
ハイレベルの時にアドレスレジスタ（１３）の値を切換
出力する。尚、フラッシュメモリ（１）、プログラムＲ
ＡＭ（３）及びテーブルＲＡＭ（７）は読み出し許可信
号＊ＯＥがローレベルとなることでデータ読み出しを実
行し、書き込み許可信号＊ＷＥがローレベルとなること
でデータ書き込みを実行する。
【００１７】以下、テーブルＲＡＭ（７）へのデータ格
納動作を図２のフローチャートを用いて説明する。
納動作を図２のフローチャートを用いて説明する。
【００１８】先ず、電源を投入すると、図１の装置全体
がリセットされる。即ち、プログラムカウンタ（４）の
値Ａ０−Ａ２０の全ビットが論理値「０」になる（Ｓ
１）。一定時間を経過すると、図１の装置全体がリセッ
ト解除される。即ち、フラグ（８）に論理値「０」がセ
ットされる。また、動作許可信号＊ＣＥ、読み出し許可
信号＊ＯＥがローレベルとなることに伴いフラッシュメ
モリ（１）は読み出し状態となる（Ｓ２）。この時、テ
ーブルＲＡＭ（７）の内容は不確定であるがフラグ
（８）が論理値「０」である為、ＡＮＤゲート（９）の
１１ビット出力ＦＡＤ１０−ＦＡＤ２０は論理値「０」
に固定され、これよりフラッシュメモリ（１）の０セク
タが選択される（Ｓ３）。０セクタのプログラムデータ
Ｄ０−Ｄ１５はインストラクションデコーダ（５）で解
読され実行される。即ち、プログラムカウンタ（４）の
下位１０ビットＡ０−Ａ９を実行命令数に応じて加算
し、０セクタ内アドレスを変更して読み出す（Ｓ４）。
最初は、プログラムカウンタ（４）の上位１１ビットＡ
１０−Ａ２０を変更し、テーブルＲＡＭ（７）にアドレ
スデータＡ１０−Ａ２０と同じデータＦＡＤ１０−ＦＡ
Ｄ２０を書き込む。即ち、テーブルＲＡＭ（７）の０〜
１０２３番地に０〜１０２３セクタを選択するアドレス
データＦＡＤ１０−ＦＡＤ２０を書き込み、フラッシュ
メモリ（１）の第１記憶領域に破損セクタがない状態と
する（Ｓ５）。次に、切換信号ＭＰＸをハイレベルに変
化させて１０８７セクタを選択する（Ｓ６）。更に、プ
ログラムカウンタ（４）の下位１０ビットＡ０−Ａ９を
変化させて１０８７セクタ内アドレスを指定し、冗長デ
ータを読み出して内部レジスタ（６）に転送する（Ｓ
７）。次に、フラッシュメモリ（１）の破損セクタに対
応するテーブルＲＡＭ（７）のアドレスを指定し、冗長
データを格納する（Ｓ９）。これより、テーブルＲＡＭ
（７）へのデータの格納が完了し、プログラムカウンタ
（４）のアドレス値Ａ１０−Ａ２０がフラッシュメモリ
（１）の第１記憶領域の破損セクタを表す場合は、テー
ブルＲＡＭ（７）から読み出されるアドレス値ＦＡＤ１
０−ＦＡＤ２０は第１記憶領域の破損セクタに代用する
第２記憶領域のセクタのアドレス値に変換される。
がリセットされる。即ち、プログラムカウンタ（４）の
値Ａ０−Ａ２０の全ビットが論理値「０」になる（Ｓ
１）。一定時間を経過すると、図１の装置全体がリセッ
ト解除される。即ち、フラグ（８）に論理値「０」がセ
ットされる。また、動作許可信号＊ＣＥ、読み出し許可
信号＊ＯＥがローレベルとなることに伴いフラッシュメ
モリ（１）は読み出し状態となる（Ｓ２）。この時、テ
ーブルＲＡＭ（７）の内容は不確定であるがフラグ
（８）が論理値「０」である為、ＡＮＤゲート（９）の
１１ビット出力ＦＡＤ１０−ＦＡＤ２０は論理値「０」
に固定され、これよりフラッシュメモリ（１）の０セク
タが選択される（Ｓ３）。０セクタのプログラムデータ
Ｄ０−Ｄ１５はインストラクションデコーダ（５）で解
読され実行される。即ち、プログラムカウンタ（４）の
下位１０ビットＡ０−Ａ９を実行命令数に応じて加算
し、０セクタ内アドレスを変更して読み出す（Ｓ４）。
最初は、プログラムカウンタ（４）の上位１１ビットＡ
１０−Ａ２０を変更し、テーブルＲＡＭ（７）にアドレ
スデータＡ１０−Ａ２０と同じデータＦＡＤ１０−ＦＡ
Ｄ２０を書き込む。即ち、テーブルＲＡＭ（７）の０〜
１０２３番地に０〜１０２３セクタを選択するアドレス
データＦＡＤ１０−ＦＡＤ２０を書き込み、フラッシュ
メモリ（１）の第１記憶領域に破損セクタがない状態と
する（Ｓ５）。次に、切換信号ＭＰＸをハイレベルに変
化させて１０８７セクタを選択する（Ｓ６）。更に、プ
ログラムカウンタ（４）の下位１０ビットＡ０−Ａ９を
変化させて１０８７セクタ内アドレスを指定し、冗長デ
ータを読み出して内部レジスタ（６）に転送する（Ｓ
７）。次に、フラッシュメモリ（１）の破損セクタに対
応するテーブルＲＡＭ（７）のアドレスを指定し、冗長
データを格納する（Ｓ９）。これより、テーブルＲＡＭ
（７）へのデータの格納が完了し、プログラムカウンタ
（４）のアドレス値Ａ１０−Ａ２０がフラッシュメモリ
（１）の第１記憶領域の破損セクタを表す場合は、テー
ブルＲＡＭ（７）から読み出されるアドレス値ＦＡＤ１
０−ＦＡＤ２０は第１記憶領域の破損セクタに代用する
第２記憶領域のセクタのアドレス値に変換される。
【００１９】以下、プログラムＲＡＭ（３）へのプログ
ラム格納動作を図３のフローチャートを用いて説明す
る。尚、テーブルＲＡＭ（７）の内容は既に確定済みで
あり、フラッシュメモリ（１）の第１記憶領域に破損セ
クタが存在する場合、テーブルＲＡＭ（７）は、フラッ
シュメモリ（１）の第１記憶領域の破損セクタを表すア
ドレスデータＡ１０−Ａ２０が供給された時、当該破損
セクタに代用する第２記憶領域の所定セクタを表すアド
レスデータＦＡＤ１０−ＦＡＤ２０を変換出力する。
ラム格納動作を図３のフローチャートを用いて説明す
る。尚、テーブルＲＡＭ（７）の内容は既に確定済みで
あり、フラッシュメモリ（１）の第１記憶領域に破損セ
クタが存在する場合、テーブルＲＡＭ（７）は、フラッ
シュメモリ（１）の第１記憶領域の破損セクタを表すア
ドレスデータＡ１０−Ａ２０が供給された時、当該破損
セクタに代用する第２記憶領域の所定セクタを表すアド
レスデータＦＡＤ１０−ＦＡＤ２０を変換出力する。
【００２０】先ず、フラグ（８）を論理値「１」にセッ
トしたままで、マイクロプロセッサ（２）は、フラッシ
ュメモリ（１）の０セクタを選択する。０セクタのプロ
グラム命令はマイクロプロセッサ（２）のインストラク
ションデコーダ（５）で解読され以下の通り実行される
（Ｓ１０）。即ち、フラッシュメモリ（１）の特定セク
タ、即ち、マイクロプロセッサ（２）の動作制御用プロ
グラムの格納セクタを表すアドレスデータＡ０−Ａ２０
をプログラムカウンタ（４）から発生させる。テーブル
ＲＡＭ（７）はＣＰＵインターフェース（１２）を介し
てアドレスデータＡ０−Ａ２０のうち上位１１ビットＡ
１０−Ａ２０が供給され、特定セクタを指定するアドレ
スデータＦＡＤ１０−ＦＡＤ２０を読み出す。これより
フラッシュメモリ（１）の特定セクタ（破損セクタが存
在する場合は代用するセクタを含む）が指定され（Ｓ１
１）、プログラムデータが内部レジスタ（６）に転送さ
れる（Ｓ１２）。更に、プログラムＲＡＭ（３）をアド
レス指定し（Ｓ１３）、プログラムＲＡＭ（３）に内部
レジスタ（６）の内容を書き込む（Ｓ１４）。これよ
り、プログラムＲＡＭ（３）へのプログラム格納動作が
完了し、このプログラムＲＡＭ（３）に格納されたプロ
グラム命令でマイクロプロセッサ（２）を動作させるこ
とにより、マイクロプロセッサ（２）は周辺回路をプロ
グラム制御できる状態となる。
トしたままで、マイクロプロセッサ（２）は、フラッシ
ュメモリ（１）の０セクタを選択する。０セクタのプロ
グラム命令はマイクロプロセッサ（２）のインストラク
ションデコーダ（５）で解読され以下の通り実行される
（Ｓ１０）。即ち、フラッシュメモリ（１）の特定セク
タ、即ち、マイクロプロセッサ（２）の動作制御用プロ
グラムの格納セクタを表すアドレスデータＡ０−Ａ２０
をプログラムカウンタ（４）から発生させる。テーブル
ＲＡＭ（７）はＣＰＵインターフェース（１２）を介し
てアドレスデータＡ０−Ａ２０のうち上位１１ビットＡ
１０−Ａ２０が供給され、特定セクタを指定するアドレ
スデータＦＡＤ１０−ＦＡＤ２０を読み出す。これより
フラッシュメモリ（１）の特定セクタ（破損セクタが存
在する場合は代用するセクタを含む）が指定され（Ｓ１
１）、プログラムデータが内部レジスタ（６）に転送さ
れる（Ｓ１２）。更に、プログラムＲＡＭ（３）をアド
レス指定し（Ｓ１３）、プログラムＲＡＭ（３）に内部
レジスタ（６）の内容を書き込む（Ｓ１４）。これよ
り、プログラムＲＡＭ（３）へのプログラム格納動作が
完了し、このプログラムＲＡＭ（３）に格納されたプロ
グラム命令でマイクロプロセッサ（２）を動作させるこ
とにより、マイクロプロセッサ（２）は周辺回路をプロ
グラム制御できる状態となる。
【００２１】以下、マイクロプロセッサ（２）の動作を
図４のフローチャートを用いて説明する。
図４のフローチャートを用いて説明する。
【００２２】マイクロプロセッサ（２）は、プログラム
ＲＡＭ（３）から読み出されたプログラム命令をインス
トラクションデコーダ（５）で解読した結果に従って、
各種論理演算、周辺回路制御等の通常動作を実行する
（Ｓ１５）。通常動作を実行する過程で、フラッシュメ
モリ（１）のデータを使用する割込み要求が発生すると
（Ｓ１６：ＹＥＳ）、プログラムカウンタ（４）の値が
変更され、フラッシュメモリ（１）をアドレス指定する
サブルーチン処理に移行する（Ｓ１７）。即ち、テーブ
ルＲＡＭ（７）にアドレスデータＡ１０−Ａ２０を供給
し（Ｓ１８）、フラッシュメモリ（１）をアドレス指定
する（Ｓ１８）。
ＲＡＭ（３）から読み出されたプログラム命令をインス
トラクションデコーダ（５）で解読した結果に従って、
各種論理演算、周辺回路制御等の通常動作を実行する
（Ｓ１５）。通常動作を実行する過程で、フラッシュメ
モリ（１）のデータを使用する割込み要求が発生すると
（Ｓ１６：ＹＥＳ）、プログラムカウンタ（４）の値が
変更され、フラッシュメモリ（１）をアドレス指定する
サブルーチン処理に移行する（Ｓ１７）。即ち、テーブ
ルＲＡＭ（７）にアドレスデータＡ１０−Ａ２０を供給
し（Ｓ１８）、フラッシュメモリ（１）をアドレス指定
する（Ｓ１８）。
【００２３】以上より、冗長回路を別途設ける必要がな
くなる為、回路規模を小さくでき、更に外部テスタを用
いた破損セルの救済が不要となることに伴いテスト時間
を短縮できることから、価格の上昇を抑えることができ
る。
くなる為、回路規模を小さくでき、更に外部テスタを用
いた破損セルの救済が不要となることに伴いテスト時間
を短縮できることから、価格の上昇を抑えることができ
る。
【００２４】フラッシュメモリ（１）の救済セクタ数が
増え、個々のフラッシュメモリ（１）の破損セクタアド
レスが異なる場合でもテーブルＲＡＭ（７）の内容を書
き換えれば済む為、フラッシュメモリ（１）の製造歩留
まりが上昇する。
増え、個々のフラッシュメモリ（１）の破損セクタアド
レスが異なる場合でもテーブルＲＡＭ（７）の内容を書
き換えれば済む為、フラッシュメモリ（１）の製造歩留
まりが上昇する。
【００２５】フラッシュメモリ（１）の頻繁な書き換え
動作に起因して或るセクタが破損した場合でも、テーブ
ルＲＡＭ（７）の内容を書き換えれば使用できる為、フ
ラッシュメモリ（１）の寿命が延びる。
動作に起因して或るセクタが破損した場合でも、テーブ
ルＲＡＭ（７）の内容を書き換えれば使用できる為、フ
ラッシュメモリ（１）の寿命が延びる。
【００２６】等の作用効果を奏する。
【００２７】
【発明の効果】本発明によれば、冗長回路を別途設ける
必要がなくなる為、回路規模を小さくでき、価格の上昇
を抑えることができる利点が得られる。また、不揮発性
メモリの救済ブロック数が増え、製造時点の個々の不揮
発性メモリの破損アドレスが異なる場合でもアドレス変
換手段の内容を書き換えれば済む為、不揮発性メモリの
製造歩留まりが上昇する利点が得られる。また、不揮発
性メモリの頻繁な書き換え動作に起因して或るブロック
が破損した場合でも、アドレス変換手段の内容を書き換
えれば再度使用できる為、不揮発性メモリの寿命が延び
る利点が得られる。
必要がなくなる為、回路規模を小さくでき、価格の上昇
を抑えることができる利点が得られる。また、不揮発性
メモリの救済ブロック数が増え、製造時点の個々の不揮
発性メモリの破損アドレスが異なる場合でもアドレス変
換手段の内容を書き換えれば済む為、不揮発性メモリの
製造歩留まりが上昇する利点が得られる。また、不揮発
性メモリの頻繁な書き換え動作に起因して或るブロック
が破損した場合でも、アドレス変換手段の内容を書き換
えれば再度使用できる為、不揮発性メモリの寿命が延び
る利点が得られる。
【図１】本発明の不揮発性メモリのアドレス変換装置を
示すブロック図である。
示すブロック図である。
【図２】図１における冗長データ格納動作を示すフロー
チャートである。
チャートである。
【図３】図１におけるプログラムデータ格納動作を示す
フローチャートである。
フローチャートである。
【図４】図１におけるマイクロプロセッサの動作を示す
フローチャートである。
フローチャートである。
（１） フラッシュメモリ （２） マイクロプロセッサ （３） プログラムＲＡＭ （７） テーブルＲＡＭ
Claims (3)
- 【請求項１】 データの一括又は部分的な電気消去及び
データの書き込み読み出しが可能な不揮発特性を有し、
通常使用する第１記憶領域と前記第１記憶領域に破損ア
ドレスが存在する場合当該破損アドレスに代用する第２
記憶領域とから成る不揮発性メモリの為のアドレス変換
装置であって、 前記不揮発性メモリの第１記憶領域に対応する記憶容量
を有し、前記不揮発性メモリの第１記憶領域の破損アド
レス以外に対応するアドレスには前記第１記憶領域に対
応するアドレスデータを書き込み、前記不揮発性メモリ
の第１記憶領域の破損アドレスに対応するアドレスには
代用する第２記憶領域の対応アドレスデータを書き込
み、前記不揮発性メモリをアドレス指定するアドレス変
換手段を、備えたことを特徴とする不揮発性メモリのア
ドレス変換装置。 - 【請求項２】 前記不揮発性メモリの第１及び第２記憶
領域は特定アドレス数の複数ブロックに分割され、特定
ブロックには第１記憶領域の破損アドレスを第２記憶領
域のアドレスデータに変更する為の冗長データが格納さ
れていることを特徴とする請求項１記載の不揮発性メモ
リのアドレス変換装置。 - 【請求項３】 前記不揮発性メモリの他の特定ブロック
には前記冗長データを用いて前記アドレス変換手段にデ
ータ書き込みを行う為のプログラム命令が格納されてい
ることを特徴とする請求項２記載の不揮発性メモリのア
ドレス変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29844698A JP2000122935A (ja) | 1998-10-20 | 1998-10-20 | 不揮発性メモリのアドレス変換装置 |
| US09/420,875 US6792565B1 (en) | 1998-10-20 | 1999-10-19 | Address conversion device for nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29844698A JP2000122935A (ja) | 1998-10-20 | 1998-10-20 | 不揮発性メモリのアドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000122935A true JP2000122935A (ja) | 2000-04-28 |
Family
ID=17859826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29844698A Pending JP2000122935A (ja) | 1998-10-20 | 1998-10-20 | 不揮発性メモリのアドレス変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6792565B1 (ja) |
| JP (1) | JP2000122935A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048893A (ja) * | 2004-08-04 | 2006-02-16 | Samsung Electronics Co Ltd | 不良ブロック管理機能を有するフラッシュメモリ装置及びフラッシュメモリ装置の不良ブロック管理方法 |
| US7383431B2 (en) | 2002-06-11 | 2008-06-03 | Seiko Epson Corporation | Control system and method for rewriting data in a flash memory and a data storage medium in which a program is stored for rewriting data in a flash memory |
| JP2011154572A (ja) * | 2010-01-27 | 2011-08-11 | Kyocera Corp | 電子機器 |
| JP2015111821A (ja) * | 2013-11-01 | 2015-06-18 | 株式会社半導体エネルギー研究所 | リコンフィギャラブル回路、記憶装置、および記憶装置を備えた電子機器 |
| US9385054B2 (en) | 2013-11-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and manufacturing method thereof |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4751037B2 (ja) * | 2004-06-22 | 2011-08-17 | 株式会社東芝 | メモリカード |
| US7966518B2 (en) * | 2007-05-15 | 2011-06-21 | Sandisk Corporation | Method for repairing a neighborhood of rows in a memory array using a patch table |
| US7958390B2 (en) * | 2007-05-15 | 2011-06-07 | Sandisk Corporation | Memory device for repairing a neighborhood of rows in a memory array using a patch table |
| US8103936B2 (en) | 2007-10-17 | 2012-01-24 | Micron Technology, Inc. | System and method for data read of a synchronous serial interface NAND |
| US9377960B2 (en) | 2009-07-29 | 2016-06-28 | Hgst Technologies Santa Ana, Inc. | System and method of using stripes for recovering data in a flash storage system |
| JP2012234482A (ja) * | 2011-05-09 | 2012-11-29 | Canon Inc | 記憶制御装置及びその制御方法、並びにプログラム |
| US8880977B2 (en) | 2011-07-22 | 2014-11-04 | Sandisk Technologies Inc. | Systems and methods of storing data |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0618535B1 (en) * | 1989-04-13 | 1999-08-25 | SanDisk Corporation | EEPROM card with defective cell substitution and cache memory |
| US5663901A (en) * | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
| US5359570A (en) * | 1992-11-13 | 1994-10-25 | Silicon Storage Technology, Inc. | Solid state peripheral storage device |
| JP2856621B2 (ja) * | 1993-02-24 | 1999-02-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性メモリおよびそれを用いる半導体ディスク装置 |
| US5479638A (en) * | 1993-03-26 | 1995-12-26 | Cirrus Logic, Inc. | Flash memory mass storage architecture incorporation wear leveling technique |
| US5566314A (en) * | 1993-08-30 | 1996-10-15 | Lucent Technologies Inc. | Flash memory device employing unused cell arrays to update files |
| JPH08212019A (ja) * | 1995-01-31 | 1996-08-20 | Mitsubishi Electric Corp | 半導体ディスク装置 |
| JP3604466B2 (ja) * | 1995-09-13 | 2004-12-22 | 株式会社ルネサステクノロジ | フラッシュディスクカード |
-
1998
- 1998-10-20 JP JP29844698A patent/JP2000122935A/ja active Pending
-
1999
- 1999-10-19 US US09/420,875 patent/US6792565B1/en not_active Expired - Lifetime
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| JP2011154572A (ja) * | 2010-01-27 | 2011-08-11 | Kyocera Corp | 電子機器 |
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| US9515656B2 (en) | 2013-11-01 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Reconfigurable circuit, storage device, and electronic device including storage device |
| US10418995B2 (en) | 2013-11-01 | 2019-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Reconfigurable circuit, storage device, and electronic device including storage device |
| US9385054B2 (en) | 2013-11-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6792565B1 (en) | 2004-09-14 |
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