JPS63311537A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS63311537A JPS63311537A JP14829587A JP14829587A JPS63311537A JP S63311537 A JPS63311537 A JP S63311537A JP 14829587 A JP14829587 A JP 14829587A JP 14829587 A JP14829587 A JP 14829587A JP S63311537 A JPS63311537 A JP S63311537A
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕 ゛
本発明は汎用レジスタを備え、該汎用レジスタの記憶デ
ータを外部のメモリ上に退避し、復元する演算処理装置
に於いて、該汎用レジスタの記憶データを退避復元する
のに係わる処理効率上の問題を解決すべく、該汎用レジ
スタの記憶データが変更されたことをフラグとして記憶
する記憶手段を具備し、変更された記憶データのみを退
避することにより、該汎用レジスタのデータ退避を効率
的にしたものである。
ータを外部のメモリ上に退避し、復元する演算処理装置
に於いて、該汎用レジスタの記憶データを退避復元する
のに係わる処理効率上の問題を解決すべく、該汎用レジ
スタの記憶データが変更されたことをフラグとして記憶
する記憶手段を具備し、変更された記憶データのみを退
避することにより、該汎用レジスタのデータ退避を効率
的にしたものである。
近年の情報処理システムに於いて、複数のタスクをリア
ルタイム処理により切替え、各々のタスクを時分割で実
行するマルチタスク環境でのタスク処理が行われている
。このマルチタスク環境でのタスク切替えは、演算処理
装置のレジスタ上にある記憶データをタスクごとに切替
え使用するために、汎用レジスタの記憶データを高速に
退避復元する処理が要求されている。
ルタイム処理により切替え、各々のタスクを時分割で実
行するマルチタスク環境でのタスク処理が行われている
。このマルチタスク環境でのタスク切替えは、演算処理
装置のレジスタ上にある記憶データをタスクごとに切替
え使用するために、汎用レジスタの記憶データを高速に
退避復元する処理が要求されている。
本発明は特に汎用レジスタを具備し、記憶データの退避
復元を行う演算処理装置に係わり、汎用レジスタの記憶
データを高速に退避する処理に関するものである。
復元を行う演算処理装置に係わり、汎用レジスタの記憶
データを高速に退避する処理に関するものである。
第５図に従来のデータ退避方法を示す。
第５図に於いて、レジスタ１−４の記憶データを外部の
記憶手段であるメモリ２に退避する場合にあっては、全
てのレジスタ１−ｉの記憶データについて、あるいは事
前に決めておいた所定のレジスタ１−ｉの記憶データに
ついてを一律にメモリ２上の退避領域に退避するもので
あった。
記憶手段であるメモリ２に退避する場合にあっては、全
てのレジスタ１−ｉの記憶データについて、あるいは事
前に決めておいた所定のレジスタ１−ｉの記憶データに
ついてを一律にメモリ２上の退避領域に退避するもので
あった。
上記従来技術によれば、レジスタの記憶データをメモリ
上に退避し復元した後、当該記憶データがメモリ上に残
存した状態で、再度記憶データの退避を行う場合にあっ
ては、書込みによる変更が行われない記憶データについ
ても記憶データを退避する動作が行われる。例えば第５
図に於いて、レジスタ１−１ （ＲＯ） 、１−２
（Ｒ１） 、１−６（Ｒ５）以外の記憶データが変更
されなくとも、退避動作を行うことにより全てのレジス
タｌ−ｉの記憶データが退避される。このため、メモリ
上の残留データと同一の記憶データを再度メモリ上に退
避するという無意味な処理が実行され、処理効率の向上
を阻害するという問題が存在した。
上に退避し復元した後、当該記憶データがメモリ上に残
存した状態で、再度記憶データの退避を行う場合にあっ
ては、書込みによる変更が行われない記憶データについ
ても記憶データを退避する動作が行われる。例えば第５
図に於いて、レジスタ１−１ （ＲＯ） 、１−２
（Ｒ１） 、１−６（Ｒ５）以外の記憶データが変更
されなくとも、退避動作を行うことにより全てのレジス
タｌ−ｉの記憶データが退避される。このため、メモリ
上の残留データと同一の記憶データを再度メモリ上に退
避するという無意味な処理が実行され、処理効率の向上
を阻害するという問題が存在した。
本発明は上記問題点に鑑み、レジスタの記憶データに変
更が行われたことを記憶する記憶手段を具備し、変更が
行われた記憶データのみを退避することにより、処理効
率の向上を目的とした処理装置を提供するものである。
更が行われたことを記憶する記憶手段を具備し、変更が
行われた記憶データのみを退避することにより、処理効
率の向上を目的とした処理装置を提供するものである。
本発明の演算処理装置の原理ブロック図を第１図に示す
。
。
第１図に於いて、本発明の演算処理装置はデータを記憶
するレジスタｌと、該レジスタ１の記憶データが変更さ
れたことを示すフラグを記憶する記憶手段３と、上記記
憶手段３に従い、該レジスタｌの記憶データを退避せし
めるアドレスの作成を行うアドレス作成手段４と、該レ
ジスタ１の記憶データが外部のメモリ２に退避されると
ともに当該記憶データが変更されたことを示すフラグを
リセットする手段５とを具備し、 上記記憶手段３に従い、上記レジスタ１の記憶データを
上記メモリ２に退避せしめるものである。
するレジスタｌと、該レジスタ１の記憶データが変更さ
れたことを示すフラグを記憶する記憶手段３と、上記記
憶手段３に従い、該レジスタｌの記憶データを退避せし
めるアドレスの作成を行うアドレス作成手段４と、該レ
ジスタ１の記憶データが外部のメモリ２に退避されると
ともに当該記憶データが変更されたことを示すフラグを
リセットする手段５とを具備し、 上記記憶手段３に従い、上記レジスタ１の記憶データを
上記メモリ２に退避せしめるものである。
第１図に於いて、レジスタｌの記憶データの変更が行わ
れるとともに記憶データの変更が行われたことを示すフ
ラグを記憶手段３にて記憶する。
れるとともに記憶データの変更が行われたことを示すフ
ラグを記憶手段３にて記憶する。
ここで、レジスタ１の記憶データをメモリ２に退避する
場合にあっては、記憶手段３に従い、記憶データをメモ
リ２に退避するアドレスをアドレス作成手段４で作成す
る。続いて、変更された記憶データのみをメモリ２に退
避した後、記憶データの変更が行われたことを示すフラ
グをリセット手段５によりリセットするものである。
場合にあっては、記憶手段３に従い、記憶データをメモ
リ２に退避するアドレスをアドレス作成手段４で作成す
る。続いて、変更された記憶データのみをメモリ２に退
避した後、記憶データの変更が行われたことを示すフラ
グをリセット手段５によりリセットするものである。
本発明の演算処理装置の一実施例を第２図に示す。
第２図に於いて、レジスタ１−ｉは処理装置に供するデ
ータを記憶するものであり、レジスタ変更フラグレジス
タ（ＲＡＦＲ）３０は、レジスタ１−ｉの各々に対応し
たフラグをビット対応で記憶し、あるレジスタ１−ｉの
記憶データの変更、即ちあるレジスタ１−ｉに対するデ
ータの古込み信号が与えられると、対応したビット位置
にフラクトシて例えば“１”を記憶するものである。
ータを記憶するものであり、レジスタ変更フラグレジス
タ（ＲＡＦＲ）３０は、レジスタ１−ｉの各々に対応し
たフラグをビット対応で記憶し、あるレジスタ１−ｉの
記憶データの変更、即ちあるレジスタ１−ｉに対するデ
ータの古込み信号が与えられると、対応したビット位置
にフラクトシて例えば“１”を記憶するものである。
ＯＲゲート６０は、レジスタｌ−ｉへのデータ書込み信
号とＲＡＦＲ３０の記憶データとの論理和演算を行い、
再びＲＡＦＲ３０に出力するものである。
号とＲＡＦＲ３０の記憶データとの論理和演算を行い、
再びＲＡＦＲ３０に出力するものである。
プライオリティエンコーダ４ｏは、ＲＡＦＲ３０の記憶
データに従い、レジスタ１−ｉの記憶データをメモリ２
へ退避させる退避アドレスを出方するものである。
データに従い、レジスタ１−ｉの記憶データをメモリ２
へ退避させる退避アドレスを出方するものである。
デコーダ５０は、変更された記憶データがメモリ２上に
退避されるとともに、当該レジスタ１−１に対応するＲ
ＡＦＲ３０のフラグをリセットすべく、データを出力す
るものである。
退避されるとともに、当該レジスタ１−１に対応するＲ
ＡＦＲ３０のフラグをリセットすべく、データを出力す
るものである。
これは、デコーダ５ｏでプライオリティエンコーダ４０
の出力をデコードし、ＲＡＦＲ３０のフラグのうちリセ
ットするフラグのビットを“０″としたデータを得る。
の出力をデコードし、ＲＡＦＲ３０のフラグのうちリセ
ットするフラグのビットを“０″としたデータを得る。
続いて、ＡＮＤゲーグー。
でＲＡＦＲ３０の記憶データ並びにデコーダ５゜の出力
との論理積演算を行い、ＲＡＦＲ３０の記憶データのう
ち所定のフラグのビットデータを“０”にリセットした
データを作成し、再びＲＡＦＲ３０に出力するものであ
る。
との論理積演算を行い、ＲＡＦＲ３０の記憶データのう
ち所定のフラグのビットデータを“０”にリセットした
データを作成し、再びＲＡＦＲ３０に出力するものであ
る。
ここで、第２図図示レジスタ１−ｉは、例えばレジスタ
１−１（ＲＯ）〜レジスタ１−８ （Ｒ７）で構成さ
れるものとし、ＲＡＦＲ３０は８ビツトのデータで構成
され、レジスタ１−１ （ＲＯ）に第１ビツトが、ま
たレジスタ１−８ （Ｒ７）に第８ピントが各々対応す
るものとし、以下にレジスタ１−ｉの記憶データの更新
及び退避を行う場合について説明する。
１−１（ＲＯ）〜レジスタ１−８ （Ｒ７）で構成さ
れるものとし、ＲＡＦＲ３０は８ビツトのデータで構成
され、レジスタ１−１ （ＲＯ）に第１ビツトが、ま
たレジスタ１−８ （Ｒ７）に第８ピントが各々対応す
るものとし、以下にレジスタ１−ｉの記憶データの更新
及び退避を行う場合について説明する。
まず、ＲＡＦＲ３０は記憶データの全てのビットが“Ｏ
”、即ち全てのフラグがリセットされ、何れのレジスタ
１−ｉの記憶データも未変更であることを示す所期状態
にあるものとし、レジスタ１−ｉの記憶データが変更、
即ち記憶データが書込まれる場合を示す。
”、即ち全てのフラグがリセットされ、何れのレジスタ
１−ｉの記憶データも未変更であることを示す所期状態
にあるものとし、レジスタ１−ｉの記憶データが変更、
即ち記憶データが書込まれる場合を示す。
第２図に於いて、レジスタ１−１ （ＲＯ）に記憶デ
ータの書込が行われたものとする。このときレジスタ１
−１ （ＲＯ）へのデータ書込み信号として“０００
００００１″のデータが与えられるものとすると、ＲＡ
ＦＲ３０のデータとデータ書込み信号とのビット単位の
論理和演算がＯＲゲート６０により行われる。この結果
、ＯＲゲート６０の出力データをＲＡＦＲ３０に記憶さ
せることでＲＡＦＲ３０の第１ビツトが“ｌ”にセット
される。この結果、ＲＡ ＦＲ３０の記憶データは“０
ｏｏｏｏｏｏｉ″となる。続いて、レジスタ１−２（Ｒ
１）へ記憶データの書込が行われるとすると、同様にし
てレジスタ１−２（Ｒ１）へのデータ書込み信号“００
００００１０”とＲＡＦＲ３０の記憶データ″００００
０００１″との論理和演算が行われ、ＲＡＦＲ３０の記
憶データとして“０００００００１）”を得る。更に、
レジスタ１−６ （Ｒ５）へのデータ書込を行うことに
より、ＲＡＦＲ３０の記憶データとして００１０００１
）″のデータを得ることができる。
ータの書込が行われたものとする。このときレジスタ１
−１ （ＲＯ）へのデータ書込み信号として“０００
００００１″のデータが与えられるものとすると、ＲＡ
ＦＲ３０のデータとデータ書込み信号とのビット単位の
論理和演算がＯＲゲート６０により行われる。この結果
、ＯＲゲート６０の出力データをＲＡＦＲ３０に記憶さ
せることでＲＡＦＲ３０の第１ビツトが“ｌ”にセット
される。この結果、ＲＡ ＦＲ３０の記憶データは“０
ｏｏｏｏｏｏｉ″となる。続いて、レジスタ１−２（Ｒ
１）へ記憶データの書込が行われるとすると、同様にし
てレジスタ１−２（Ｒ１）へのデータ書込み信号“００
００００１０”とＲＡＦＲ３０の記憶データ″００００
０００１″との論理和演算が行われ、ＲＡＦＲ３０の記
憶データとして“０００００００１）”を得る。更に、
レジスタ１−６ （Ｒ５）へのデータ書込を行うことに
より、ＲＡＦＲ３０の記憶データとして００１０００１
）″のデータを得ることができる。
続いて、レジスタ１−ｉの記憶データを退避する場合を
以下に説明する。
以下に説明する。
ここで、ＲＡＦＲ３０の記憶データは“００１０００１
）”を示し、レジスタ１−１（ＲＯ）。
）”を示し、レジスタ１−１（ＲＯ）。
１−２ （Ｒ１）、１−６ （Ｒ５）の記憶データが既
に変更されていることがわかる。また、レジスタ１−１
（ＲＯ）の記憶データの退避アドレスをメモリ２上
の０番地とし、レジスタ１−２ （Ｒ１）の記憶デー
タを１番地とするよう各々の記憶データの退避アドレス
を第２図図示メモリ２に示すものとする。
に変更されていることがわかる。また、レジスタ１−１
（ＲＯ）の記憶データの退避アドレスをメモリ２上
の０番地とし、レジスタ１−２ （Ｒ１）の記憶デー
タを１番地とするよう各々の記憶データの退避アドレス
を第２図図示メモリ２に示すものとする。
記憶データの退避動作を開始すると、まずＲＡＦＲ３０
のデータ″００１０００１）″をプライオリティエンコ
ーダ４０に出力し、退避アドレスとして“０１０１”″
を得る。この退避アドレス“０１０１”はメモリ２の５
番地であり、このアドレスにはレジスタ１−６ （Ｒ５
）の記憶データが退避される。ここでレジスタ１−６
（Ｒ５）の記憶データをメモリ２上に退避した後、プ
ライオリティエンコーダ４０の出力をデコーダ５０にて
デコードし、ＲＡＦＲ３０のレジスタ１−６ （Ｒ５）
に対応するフラグをリセットするためのデータ“１）０
１）１）１″を得る。続いて、デコーダ５０の出力とＲ
ＡＦＲ３０のデータ”００１０００１）”とのビットご
との論理積演算を行い、再びＲＡＦＲ３０に記憶させる
。この結果ＲＡＦＲ３０の記憶するフラグは“００００
００１）″となり、レジスタ１−６ （Ｒ５）に対応す
るフラグのみがリセットされる。
のデータ″００１０００１）″をプライオリティエンコ
ーダ４０に出力し、退避アドレスとして“０１０１”″
を得る。この退避アドレス“０１０１”はメモリ２の５
番地であり、このアドレスにはレジスタ１−６ （Ｒ５
）の記憶データが退避される。ここでレジスタ１−６
（Ｒ５）の記憶データをメモリ２上に退避した後、プ
ライオリティエンコーダ４０の出力をデコーダ５０にて
デコードし、ＲＡＦＲ３０のレジスタ１−６ （Ｒ５）
に対応するフラグをリセットするためのデータ“１）０
１）１）１″を得る。続いて、デコーダ５０の出力とＲ
ＡＦＲ３０のデータ”００１０００１）”とのビットご
との論理積演算を行い、再びＲＡＦＲ３０に記憶させる
。この結果ＲＡＦＲ３０の記憶するフラグは“００００
００１）″となり、レジスタ１−６ （Ｒ５）に対応す
るフラグのみがリセットされる。
この退避動作におけるＲＡＦＲ３０、プライオリティエ
ンコーダ４０．デコーダ５０、ＡＮＤゲーグー０の出力
データを２進数で表したものを第３図出力データ説明図
に示すものとすると、以下同様にして退避動作を行うこ
とにより、レジスタ１−２ （Ｒ１）の記憶データがメ
モリ２に退避され、第３図に従いＲＡＦＲ３０の記憶デ
ータは“０００００００１”となる。再度、退避動作を
行うことによりレジスタ１−１ （ＲＯ）記憶データ
がメモリ２上に退避され、ＲＡＦＲ３０のデータは“ｏ
ｏｏｏｃｏｏｏ”となり初期状態に等しくなる。
ンコーダ４０．デコーダ５０、ＡＮＤゲーグー０の出力
データを２進数で表したものを第３図出力データ説明図
に示すものとすると、以下同様にして退避動作を行うこ
とにより、レジスタ１−２ （Ｒ１）の記憶データがメ
モリ２に退避され、第３図に従いＲＡＦＲ３０の記憶デ
ータは“０００００００１”となる。再度、退避動作を
行うことによりレジスタ１−１ （ＲＯ）記憶データ
がメモリ２上に退避され、ＲＡＦＲ３０のデータは“ｏ
ｏｏｏｃｏｏｏ”となり初期状態に等しくなる。
この結果、第４図退避動作説明図に示すようレジスタ１
−ｉの記憶データは変更された記憶データのみがメモリ
２上に退避される。また、メモリ２上に退避した記憶デ
ータをレジスタ１−ｉに復元する場合は、退避した記憶
データ全てについてをレジスタｌ−ｉに復元することで
記憶データの退避復元動作が行われる。
−ｉの記憶データは変更された記憶データのみがメモリ
２上に退避される。また、メモリ２上に退避した記憶デ
ータをレジスタ１−ｉに復元する場合は、退避した記憶
データ全てについてをレジスタｌ−ｉに復元することで
記憶データの退避復元動作が行われる。
この様に本発明ではレジスタ１−ｉの記憶データのうち
、変更が行われたことをフラグとして記憶するＲＡＦＲ
３０を具備することを特徴とする。
、変更が行われたことをフラグとして記憶するＲＡＦＲ
３０を具備することを特徴とする。
更に、ＲＡＦＲ３０の記憶するフラグをビット番号ごと
にレジスタｌ−ｉに対応させ、ＲＡＦＲ３０の記憶デー
タをプライオリティエンコーダ４０にてエンコードし記
憶データの退避アドレスを作成するとともに、プライオ
リティエンコーダ４０の出力する退避アドレスをデコー
ダ５０にて再度デコードし、ＲＡＦＲ３０のフラグをリ
セットすることをも特徴として有するものである。
にレジスタｌ−ｉに対応させ、ＲＡＦＲ３０の記憶デー
タをプライオリティエンコーダ４０にてエンコードし記
憶データの退避アドレスを作成するとともに、プライオ
リティエンコーダ４０の出力する退避アドレスをデコー
ダ５０にて再度デコードし、ＲＡＦＲ３０のフラグをリ
セットすることをも特徴として有するものである。
尚、本発明の一実施例に於いては、プライオリティエン
コーダ４０が出力する退避アドレスを直接用いるものを
示したが、この退避アドレスに所定のアドレスを加算す
る手段を具備することにより、記憶データをメモリ２上
の任意の位置に退避することが可能となる。また、ＲＡ
ＦＲ３０の記憶データを任意に操作できるよう構成する
ことにより、所定の記憶データのみをメモリ２上に退避
する処理も可能となる。
コーダ４０が出力する退避アドレスを直接用いるものを
示したが、この退避アドレスに所定のアドレスを加算す
る手段を具備することにより、記憶データをメモリ２上
の任意の位置に退避することが可能となる。また、ＲＡ
ＦＲ３０の記憶データを任意に操作できるよう構成する
ことにより、所定の記憶データのみをメモリ２上に退避
する処理も可能となる。
以上詳細に説明した様に本発明によれば、レジスタの記
憶データが変更されたことをフラグとして記憶する記憶
手段を具備することにより、レジスタの記憶データのう
ち変更された記憶データのみをメモリ上に退避すること
が可能となる。この結果、不要な処理動作を削減するこ
とが可能となり、処理効率の向上に効果を有する。
憶データが変更されたことをフラグとして記憶する記憶
手段を具備することにより、レジスタの記憶データのう
ち変更された記憶データのみをメモリ上に退避すること
が可能となる。この結果、不要な処理動作を削減するこ
とが可能となり、処理効率の向上に効果を有する。
第１図は、本発明の演算処理装置の原理ブロック図、
第２図は、本発明の演算処理装置の一実施例、第３図は
、出力データ説明図、 第４図は、退避動作説明図、 第５図は、従来の記憶データ退避を説明する図である。 図面に於いて、 １、ｌ−ｉは、レジスタ、 ２は、メモリ、 ３は、記憶手段、 ４は、アドレス作成手段、 ５は、リセット手段、 ３０は、レジスタ変更フラグレジスタ（ＲＡＦＲ）、 ４０は、プライオリティエンコーダ、 ５０は、デコーダ、 ６０は、ＯＲゲート、 ７０は、ＡＮＤゲートをそれぞれ示す。 摩ｑも８月の屑Ｕ！フ゛０．７７目 寮 ｔＶ
、出力データ説明図、 第４図は、退避動作説明図、 第５図は、従来の記憶データ退避を説明する図である。 図面に於いて、 １、ｌ−ｉは、レジスタ、 ２は、メモリ、 ３は、記憶手段、 ４は、アドレス作成手段、 ５は、リセット手段、 ３０は、レジスタ変更フラグレジスタ（ＲＡＦＲ）、 ４０は、プライオリティエンコーダ、 ５０は、デコーダ、 ６０は、ＯＲゲート、 ７０は、ＡＮＤゲートをそれぞれ示す。 摩ｑも８月の屑Ｕ！フ゛０．７７目 寮 ｔＶ
Claims (5)
- （１）レジスタ（１）を備え、該レジスタ（１）の記憶
データを外部のメモリ（２）に退避するとともに該メモ
リ（２）より当該記憶データを復元せしめる機構を有す
る演算処理装置に於いて、 該レジスタ（１）の記憶データが変更されたことを示す
フラグを記憶する記憶手段（３）と、 上記記憶手段（３）に従い、該レジスタ（１）の記憶デ
ータを退避せしめるアドレスの作成を行うアドレス作成
手段（４）と、 該レジスタ（１）の記憶データが該外部のメモリ（２）
に退避されるとともに、当該記憶データが変更されたこ
とを示すフラグをリセットする手段（５）とを具備し、 上記記憶手段（３）に従い、上記レジスタ（１）の記憶
データを上記メモリ（２）に退避せしめることを特徴と
する演算処理装置。 - （２）上記レジスタ（１）は、複数データを記憶するも
のである特許請求の範囲第１項記載の演算処理装置。 - （３）上記記憶手段（３）は、上記レジスタ（１）の各
々の記憶データに対応する記憶部を具備し、該レジスタ
（１）の何れの記憶データが更新されたかを記憶せしめ
ることを特徴とする特許請求の範囲第１項乃至第２項記
載の演算処理装置。 - （４）上記アドレス作成手段（４）は、プライオリティ
エンコーダであることを特徴とする特許請求の範囲第１
項記載の演算処理装置。 - （５）上記リセット手段（５）は、デコーダであること
を特徴とする特許請求の範囲第１項記載の演算処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14829587A JPS63311537A (ja) | 1987-06-15 | 1987-06-15 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14829587A JPS63311537A (ja) | 1987-06-15 | 1987-06-15 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311537A true JPS63311537A (ja) | 1988-12-20 |
Family
ID=15449582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14829587A Pending JPS63311537A (ja) | 1987-06-15 | 1987-06-15 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311537A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02284235A (ja) * | 1989-04-26 | 1990-11-21 | Agency Of Ind Science & Technol | レジスタ保存方法 |
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH0325674A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 情報処理装置 |
| JPH03218529A (ja) * | 1990-01-24 | 1991-09-26 | Matsushita Electric Ind Co Ltd | 高速割込み処理装置 |
| JPH0440530A (ja) * | 1990-06-06 | 1992-02-10 | Matsushita Electric Ind Co Ltd | リアルタイム処理装置 |
| JP2015099628A (ja) * | 2013-10-18 | 2015-05-28 | 株式会社半導体エネルギー研究所 | 演算処理装置およびその駆動方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195646A (ja) * | 1984-03-16 | 1985-10-04 | Hitachi Ltd | デ−タ処理装置 |
-
1987
- 1987-06-15 JP JP14829587A patent/JPS63311537A/ja active Pending
Patent Citations (1)
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