JPH05314003A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH05314003A JPH05314003A JP4121627A JP12162792A JPH05314003A JP H05314003 A JPH05314003 A JP H05314003A JP 4121627 A JP4121627 A JP 4121627A JP 12162792 A JP12162792 A JP 12162792A JP H05314003 A JPH05314003 A JP H05314003A
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- JP
- Japan
- Prior art keywords
- cache memory
- address
- memory
- accessing
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 キャッシュメモリを効率的に使用することが
できるキャッシュメモリ装置を得る。 【構成】 主記憶アドレスであるメモリをアクセスする
アドレス１の一部とソフトウェアに与えられた個別の識
別コード３を受けて、キャッシュメモリ２をアクセスす
るアドレスを生成する演算回路４と、この演算回路４の
演算方法を指示する情報５ａを格納するレジスタ５を備
え、キャッシュメモリ２をアクセスする際に、レジスタ
５からの情報５ａに基づいて、演算回路４からキャッシ
ュメモリ２をアクセスするカラムアドレス４ａを得るよ
うにしたものである。 【効果】 キャッシュメモリのリプレース頻度を低下さ
せ、キャッシュメモリのヒット率を向上させることがで
きる。
できるキャッシュメモリ装置を得る。 【構成】 主記憶アドレスであるメモリをアクセスする
アドレス１の一部とソフトウェアに与えられた個別の識
別コード３を受けて、キャッシュメモリ２をアクセスす
るアドレスを生成する演算回路４と、この演算回路４の
演算方法を指示する情報５ａを格納するレジスタ５を備
え、キャッシュメモリ２をアクセスする際に、レジスタ
５からの情報５ａに基づいて、演算回路４からキャッシ
ュメモリ２をアクセスするカラムアドレス４ａを得るよ
うにしたものである。 【効果】 キャッシュメモリのリプレース頻度を低下さ
せ、キャッシュメモリのヒット率を向上させることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、キャッシュメモリを
備える情報処理装置に関し、特にキャッシュメモリを効
率的に使用するための技術に関するものである。
備える情報処理装置に関し、特にキャッシュメモリを効
率的に使用するための技術に関するものである。
【０００２】
【従来の技術】図２は、例えば丸善株式会社発行、「コ
ンピュータソフトウェア事典」の“バッファ記憶”の章
（第６７２頁）に開示された従来のキャッシュメモリ装
置の概略構成を示すブロック図である。図において、１
はメモリをアクセスするアドレス（主記憶アドレス）、
１ａはキャッシュタグアドレス、１ｂはキャッシュタグ
をアクセスするアドレス、２はキャッシュタグメモリ
（キャッシュメモリ）、２ａはキャッシュタグメモリ２
の１ラインである。
ンピュータソフトウェア事典」の“バッファ記憶”の章
（第６７２頁）に開示された従来のキャッシュメモリ装
置の概略構成を示すブロック図である。図において、１
はメモリをアクセスするアドレス（主記憶アドレス）、
１ａはキャッシュタグアドレス、１ｂはキャッシュタグ
をアクセスするアドレス、２はキャッシュタグメモリ
（キャッシュメモリ）、２ａはキャッシュタグメモリ２
の１ラインである。
【０００３】従来のキャッシュメモリ装置においては、
キャッシュメモリをアクセスするためのカラムアドレス
（ＣＡ）を生成するのに、主記憶アドレスであるメモリ
をアクセスするアドレス１の一部のみを固定的に使用し
ていた。そのために、ブロックアドレス（主記憶アドレ
ス）が異なっていても、カラムアドレスが同一であるな
らば、同一カラムのキャッシュブロック、例えばカラム
アドレス（ＣＡ）＝００００の時、キャッシュブロック
であるＲ０Ｃ０、Ｒ１Ｃ０、Ｒ２Ｃ０、Ｒ３Ｃ０等のい
ずれかを使用する。
キャッシュメモリをアクセスするためのカラムアドレス
（ＣＡ）を生成するのに、主記憶アドレスであるメモリ
をアクセスするアドレス１の一部のみを固定的に使用し
ていた。そのために、ブロックアドレス（主記憶アドレ
ス）が異なっていても、カラムアドレスが同一であるな
らば、同一カラムのキャッシュブロック、例えばカラム
アドレス（ＣＡ）＝００００の時、キャッシュブロック
であるＲ０Ｃ０、Ｒ１Ｃ０、Ｒ２Ｃ０、Ｒ３Ｃ０等のい
ずれかを使用する。
【０００４】一般に、幾つかのサブルーチンに分かれた
ソフトウェアを実行すると、各サブルーチンの先頭アド
レスは“ブロックアドレス＋下位ビット＝オール０”で
始まることが多い。各サブルーチンがすべてのカラムア
ドレスを使用すれば、キャッシュメモリの使用効率は上
がることになるが、サブルーチンによってはカラムアド
レスの大きい部分を使用しないことがあり、そのため
に、キャッシュメモリの使用効率を低下させてしまうこ
とになる。そして、使用するカラムアドレスのビットと
して、より多くのビットのカラムアドレスを使用した場
合に、カラムアドレスの大きい部分のキャッシュブロッ
クとカラムアドレスの小さい部分のキャッシュブロック
の使用頻度の差は顕著に現われることになる。
ソフトウェアを実行すると、各サブルーチンの先頭アド
レスは“ブロックアドレス＋下位ビット＝オール０”で
始まることが多い。各サブルーチンがすべてのカラムア
ドレスを使用すれば、キャッシュメモリの使用効率は上
がることになるが、サブルーチンによってはカラムアド
レスの大きい部分を使用しないことがあり、そのため
に、キャッシュメモリの使用効率を低下させてしまうこ
とになる。そして、使用するカラムアドレスのビットと
して、より多くのビットのカラムアドレスを使用した場
合に、カラムアドレスの大きい部分のキャッシュブロッ
クとカラムアドレスの小さい部分のキャッシュブロック
の使用頻度の差は顕著に現われることになる。
【０００５】
【発明が解決しようとする課題】上記したような従来の
キャッシュメモリ装置では、アドレス（主記憶アドレ
ス）の一部をキャッシュメモリのカラムアドレスとして
使用しているために、複数のページを使用して実行され
るソフトウェアは、キャッシュメモリ内の低カラムアド
レスをアクセスする頻度が多くなる。そのために、キャ
ッシュメモリの低カラムアドレスの部分のリプレースが
頻繁に発生し、キャッシュミスを引き起こしやすいとい
う問題点があった。
キャッシュメモリ装置では、アドレス（主記憶アドレ
ス）の一部をキャッシュメモリのカラムアドレスとして
使用しているために、複数のページを使用して実行され
るソフトウェアは、キャッシュメモリ内の低カラムアド
レスをアクセスする頻度が多くなる。そのために、キャ
ッシュメモリの低カラムアドレスの部分のリプレースが
頻繁に発生し、キャッシュミスを引き起こしやすいとい
う問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、キャッシュメモリを効率的に使
用することができるキャッシュメモリ装置を得ることを
目的とする。
ためになされたもので、キャッシュメモリを効率的に使
用することができるキャッシュメモリ装置を得ることを
目的とする。
【０００７】
【課題を解決するための手段】この発明に係わるキャッ
シュメモリ装置は、メモリをアクセスするアドレスの一
部とソフトウェアに与えられた個別の識別コードとを受
けて、キャッシュメモリをアクセスするアドレスを生成
する演算回路と、この演算回路に対して演算方式を指定
する情報を格納するレジスタを備え、キャッシュメモリ
をアクセスする際に、レジスタからの情報に基づいて、
演算回路からキャッシュメモリをアクセスするカラムア
ドレスを得るようにしたものである。
シュメモリ装置は、メモリをアクセスするアドレスの一
部とソフトウェアに与えられた個別の識別コードとを受
けて、キャッシュメモリをアクセスするアドレスを生成
する演算回路と、この演算回路に対して演算方式を指定
する情報を格納するレジスタを備え、キャッシュメモリ
をアクセスする際に、レジスタからの情報に基づいて、
演算回路からキャッシュメモリをアクセスするカラムア
ドレスを得るようにしたものである。
【０００８】
【作用】この発明におけるキャッシュメモリ装置では、
演算回路は、メモリをアクセスするアドレスの一部とソ
フトウェアに与えられた個別の識別コードとを入力し、
かつレジスタからの演算方式を指定する情報に基づいて
一定の演算を行う。そして、ソフトウェアがキャッシュ
メモリをアクセスする際に、個々のソフトウェアのゼロ
アドレスがキャッシュメモリの別個のカラムアドレスを
示すようにする。
演算回路は、メモリをアクセスするアドレスの一部とソ
フトウェアに与えられた個別の識別コードとを入力し、
かつレジスタからの演算方式を指定する情報に基づいて
一定の演算を行う。そして、ソフトウェアがキャッシュ
メモリをアクセスする際に、個々のソフトウェアのゼロ
アドレスがキャッシュメモリの別個のカラムアドレスを
示すようにする。
【０００９】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の第１の実施例であるキャッシュメ
モリ装置の概略構成を示すブロック図である。図におい
て、１はメモリをアクセスするアドレス（主記憶アドレ
ス）、１ａはキャッシュタグアドレス、１ｂはキャッシ
ュタグをアクセスするアドレス、２はキャッシュタグメ
モリ（キャッシュメモリ）、２ａはキャッシュタグメモ
リ２の１ライン、３はソフトウェアに付加された識別コ
ード、３ａは識別コード３の情報、４はキャッシュタグ
をアクセスするアドレス１ｂと識別コード３の情報３ａ
とを入力としてキャッシュメモリ２のカラムアドレス４
ａを決定する演算回路（演算器）、４ａは演算回路４か
ら出力される情報であるキャッシュメモリ２をアクセス
するカラムアドレス、５はハードウェアによって演算回
路４の演算方法を指示する情報５ａを格納するレジスタ
である。本実施例では、演算回路４は加算回路を想定し
ている。
る。図１はこの発明の第１の実施例であるキャッシュメ
モリ装置の概略構成を示すブロック図である。図におい
て、１はメモリをアクセスするアドレス（主記憶アドレ
ス）、１ａはキャッシュタグアドレス、１ｂはキャッシ
ュタグをアクセスするアドレス、２はキャッシュタグメ
モリ（キャッシュメモリ）、２ａはキャッシュタグメモ
リ２の１ライン、３はソフトウェアに付加された識別コ
ード、３ａは識別コード３の情報、４はキャッシュタグ
をアクセスするアドレス１ｂと識別コード３の情報３ａ
とを入力としてキャッシュメモリ２のカラムアドレス４
ａを決定する演算回路（演算器）、４ａは演算回路４か
ら出力される情報であるキャッシュメモリ２をアクセス
するカラムアドレス、５はハードウェアによって演算回
路４の演算方法を指示する情報５ａを格納するレジスタ
である。本実施例では、演算回路４は加算回路を想定し
ている。
【００１０】図１に示されるキャッシュメモリ装置で
は、キャッシュメモリ２のカラムアドレス４ａを生成す
る手段としては、主記憶アドレスであるメモリをアクセ
スするアドレス１の一部、すなわちアドレス１ｂと、ソ
フトウェアのプログラムに与えられた識別コード３の情
報３ａとを演算回路４に入力し、この演算回路４を、レ
ジスタ５の内容である演算方法を指示する情報５ａに基
づいて演算することにより、キャッシュメモリ２をアク
セスするカラムアドレス４ａを得るようにしている。
は、キャッシュメモリ２のカラムアドレス４ａを生成す
る手段としては、主記憶アドレスであるメモリをアクセ
スするアドレス１の一部、すなわちアドレス１ｂと、ソ
フトウェアのプログラムに与えられた識別コード３の情
報３ａとを演算回路４に入力し、この演算回路４を、レ
ジスタ５の内容である演算方法を指示する情報５ａに基
づいて演算することにより、キャッシュメモリ２をアク
セスするカラムアドレス４ａを得るようにしている。
【００１１】上記したような手段により、複数のソフト
ウェアがあって、各ソフトウェアに示される主記憶アド
レス、すなわちメモリをアクセスするアドレス１の一部
であるアドレス１ｂが同一であっても、識別コード３の
情報３ａが異なっていれば、キャッシュメモリ２をアク
セスするカラムアドレス４ａは異なっている。つまり、
主記憶アドレスであるメモリをアクセスするアドレス１
の一部であるアドレス１ｂが小さいアドレス値を示して
いても、キャッシュメモリ２をアクセスするカラムアド
レス４ａは必ずしも小さなアドレス値とはならない。
ウェアがあって、各ソフトウェアに示される主記憶アド
レス、すなわちメモリをアクセスするアドレス１の一部
であるアドレス１ｂが同一であっても、識別コード３の
情報３ａが異なっていれば、キャッシュメモリ２をアク
セスするカラムアドレス４ａは異なっている。つまり、
主記憶アドレスであるメモリをアクセスするアドレス１
の一部であるアドレス１ｂが小さいアドレス値を示して
いても、キャッシュメモリ２をアクセスするカラムアド
レス４ａは必ずしも小さなアドレス値とはならない。
【００１２】一般に、ソフトウェアの基点となるアドレ
スは「０」となることが多く、キャッシュメモリ２の低
カラムアドレス領域のアクセス頻度が高くなる傾向があ
る。ところで、この発明によるキャッシュメモリ装置で
は、複数のソフトウェアが主記憶アドレスであるメモリ
をアクセスするアドレス１における低アドレス領域を頻
繁にアクセスするようなことがあっても、キャッシュメ
モリ２をアクセスするアドレスが異なるために、キャッ
シュメモリ２のリプレース頻度が低下し、その結果、キ
ャッシュメモリ２のヒット率が向上する。
スは「０」となることが多く、キャッシュメモリ２の低
カラムアドレス領域のアクセス頻度が高くなる傾向があ
る。ところで、この発明によるキャッシュメモリ装置で
は、複数のソフトウェアが主記憶アドレスであるメモリ
をアクセスするアドレス１における低アドレス領域を頻
繁にアクセスするようなことがあっても、キャッシュメ
モリ２をアクセスするアドレスが異なるために、キャッ
シュメモリ２のリプレース頻度が低下し、その結果、キ
ャッシュメモリ２のヒット率が向上する。
【００１３】なお、上記第１の実施例では演算回路４と
して加算回路を使用した場合について説明したが、演算
回路４としては、シフト方向については左右どちら側で
もかまわないローテイトシフタを使用した場合でも良
く、上記第１の実施例と同様の機能を実現することがで
きる。
して加算回路を使用した場合について説明したが、演算
回路４としては、シフト方向については左右どちら側で
もかまわないローテイトシフタを使用した場合でも良
く、上記第１の実施例と同様の機能を実現することがで
きる。
【００１４】
【発明の効果】以上のように、この発明のキャッシュメ
モリ装置によれば、メモリをアクセスするアドレスの一
部とソフトウェアに与えられた個別の識別コードとを受
けて、キャッシュメモリをアクセスするアドレスを生成
する演算回路と、この演算回路に対して演算方式を指定
する情報を格納するレジスタを備え、キャッシュメモリ
をアクセスする際に、レジスタからの情報に基づいて、
演算回路からキャッシュメモリをアクセスするカラムア
ドレスを得るように構成したので、キャッシュメモリを
効率的に使用することができ、また、キャッシュメモリ
のリプレース頻度を低下させて、高いヒット率でキャッ
シュメモリを使用することが可能になるなどの優れた効
果を奏する。
モリ装置によれば、メモリをアクセスするアドレスの一
部とソフトウェアに与えられた個別の識別コードとを受
けて、キャッシュメモリをアクセスするアドレスを生成
する演算回路と、この演算回路に対して演算方式を指定
する情報を格納するレジスタを備え、キャッシュメモリ
をアクセスする際に、レジスタからの情報に基づいて、
演算回路からキャッシュメモリをアクセスするカラムア
ドレスを得るように構成したので、キャッシュメモリを
効率的に使用することができ、また、キャッシュメモリ
のリプレース頻度を低下させて、高いヒット率でキャッ
シュメモリを使用することが可能になるなどの優れた効
果を奏する。
【図１】この発明の第１の実施例であるキャッシュメモ
リ装置の概略構成を示すブロック図である。
リ装置の概略構成を示すブロック図である。
【図２】従来のキャッシュメモリ装置の概略構成を示す
ブロック図である。
ブロック図である。
１ メモリをアクセスするアドレス（主記憶アドレス） １ａ キャッシュタグアドレス １ｂ キャッシュタグをアクセスするアドレス ２ キャッシュタグメモリ（キャッシュメモリ） ２ａ キャッシュタグメモリ２の１ライン ３ 識別コード ３ａ 識別コード３の情報 ４ 演算回路（演算器） ４ａ キャッシュメモリ２をアクセスするカラムアドレ
ス ５ レジスタ ５ａ 演算回路４の演算方法を指示する情報
ス ５ レジスタ ５ａ 演算回路４の演算方法を指示する情報
Claims (1)
- 【請求項１】 メモリをアクセスするアドレスの一部と
ソフトウェアによってプロセスに一意的に割り当てられ
る識別コードとを受けて、キャッシュメモリをアクセス
するアドレスを生成する演算回路と、この演算回路に対
して演算方式を指定する情報を格納するレジスタを備
え、プロセスによって上記キャッシュメモリをアクセス
するゼロアドレスが異なるようにしたことを特徴とする
キャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121627A JPH05314003A (ja) | 1992-05-14 | 1992-05-14 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121627A JPH05314003A (ja) | 1992-05-14 | 1992-05-14 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314003A true JPH05314003A (ja) | 1993-11-26 |
Family
ID=14815950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121627A Pending JPH05314003A (ja) | 1992-05-14 | 1992-05-14 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314003A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08320830A (ja) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | データ処理装置 |
-
1992
- 1992-05-14 JP JP4121627A patent/JPH05314003A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08320830A (ja) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | データ処理装置 |
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