JPH04323748A - アドレス変換方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算処理装置において
、大きな論理空間を比較的小さな物理空間にマッピング
するアドレス変換に係わり、特に複数の論理アドレスを
同一の物理アドレスに変換することのできるアドレス変
換方法および装置に関する。

【０００２】

【従来の技術】論理アドレスを物理アドレスに変換する
方式として、従来、逆写像テーブルを用いたアドレス変
換方式が用いられている。この逆写像テーブルとは、物
理的な実メモリを、例えば、１ブロック４ＫＢ（キロバ
イト）毎に区切るとすると、その各ブロックに各々１つ
のエントリを用意し、このエントリは、マッピングされ
た論理アドレス、アクセス保護情報、チェン先のエント
リアドレスなどを有する。アドレス変換前（後述するハ
ッシュ処理前）の論理アドレスＡがエントリ内の論理ア
ドレスＢに一致しなかったとき、チェン先のエントリア
ドレスを用いて別のエントリ内の論理アドレスＣと比較
する。このようなエントリの集合を逆写像テーブルとい
う。

【０００３】図７は逆写像テーブルを用いて論理アドレ
スを物理アドレスに変換する方法を説明する図である。 論理アドレスの上位部分を選定アドレスとし、これを排
他的論理和や素数等を用いてビット数を縮退させるハッ
シュ機構により、ハッシュ変換して縮退アドレスとし、
この縮退アドレスと逆写像テーブルの先頭アドレスを示
すテーブルベースを加算した加算アドレスにより、逆写
像テーブルを参照する。この逆写像テーブルの各エント
リには、縮退前の論理アドレスと同じビット数の比較ア
ドレス、別のエントリを指示するエントリアドレス、メ
モリ保護のためメモリへのアクセスの可否を決定するア
クセス権のチェックコードなどが入っている。

【０００４】アドレス変換機構は、加算アドレスが指示
する第１エントリの比較アドレス１と選定アドレスとを
比較し、一致している場合は、加算アドレス（つまり第
１エントリのアドレス）を変換後の物理アドレス上位１
として用いる。一致しない場合は、リンクアドレス１の
指示する第２エントリの比較アドレス２と選定アドレス
とを比較し、一致している場合は、リンクアドレス１を
変換後の物理アドレス上位２として用いる。一致しない
場合は、更にリンクアドレス２の指示する第３エントリ
を同様にして検索してゆく。

【０００５】

【発明が解決しようとする課題】このように従来例では
１つの論理アドレスに対して１つの物理アドレスしか対
応できないため、複数の論理アドレスから１つの物理ア
ドレスを参照できなかった。ところで、最近、複数のプ
ロセスから別々の論理アドレスにより共有領域として同
じ物理アドレスを参照する要求が高まっている。このた
め、上述した方式では、この同一の物理アドレスを参照
するために、ある時点では１つの物理アドレスを論理ア
ドレスＡに割り付け、同じ物理アドレスを参照する論理
アドレスＢの変換テーブル中に該当する物理アドレスが
ないことを表すページフォルトの様なマークを付けてお
き、論理アドレスＢのアクセスにより、ハードウェアが
ＯＳ（Ｏｐｅｒａｔｉｏｎ　Ｓｙｓｔｅｍ）　に割り込
みをかけてソフト的に対処していた。つまりページフォ
ルトのフラグをハード的に検出し、例外処理を起動する
（　すなわちＯＳにトラップする）ことにより同一の物
理アドレスに複数の論理アドレスを割り付けていた。

【０００６】このような例外処理を行う場合、ＣＰＵ内
の各種情報（プログラムステータスレジスタ、命令アド
レスレジスタ等）をメモリに退避する必要があり、また
、アドレス割り付け処理が終了したときに、同じ情報を
復帰しなければならない。このため論理アドレスＡ、論
理アドレスＢと交互に複数の論理アドレスで参照された
場合、その度に例外処理、再割り付け、復帰処理が必要
となり、アドレス変換機能が低下する。

【０００７】なお、アドレス変換方式として多段ページ
ング方式も知られている。この方式はある論理アドレス
をある物理アドレスにマッピングするという情報対によ
りアドレス変換を行うので複数の論理アドレスを１つの
物理アドレスに割り付ける場合にも、特別な機構は不用
で、複数のエントリの物理アドレスに同じ値を設定する
ことにより実現される。しかしこの多段ページング方式
は変換前のアドレス空間である論理空間が大きくなると
変換テーブルも巨大となり、実際にユーザが利用できる
領域が減ってしまう。これに対し逆写像テーブルを用い
る上述した方式の場合は、変換テーブルの大きさは小さ
いが、上述したように複数の論理アドレスを１つの物理
アドレスに多重マッピングする機構が欠けていた。

【０００８】本発明は、上述の問題点に鑑みてなされた
もので、テーブルサイズが小さくて済む逆写像テーブル
を用いて複数の論理アドレスを同一の物理アドレスに変
換することのできるアドレス変換方法および装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
、本発明のアドレス変換方法は、論理アドレスの上位よ
り所定ビットまで取り出して選定アドレスとし、この選
定アドレスを所定の方式によりビット数を減少させて縮
退アドレスを求め、構成エントリが、前記選定アドレス
と同じビット数を前記論理アドレスの上位より切り出し
たアドレスよりなる比較アドレスと、他の比較アドレス
を有するエントリのアドレスを指示するリンク先アドレ
スと、物理アドレス更新情報を有するものであり、この
複数のエントリより構成される逆写像テーブルを設け、
前記縮退アドレスにこの逆写像テーブルのエントリの開
始アドレスを加算した加算アドレスを求め、この加算ア
ドレスの示す第１エントリの前記比較アドレスと前記選
定アドレスを比較し、一致しかつ前記物理アドレス更新
情報が更新を示している時は、この加算アドレスを物理
アドレスの上位アドレスとし、前記物理アドレス更新情
報が更新を示していない時は、この操作の直前に選定さ
れた物理アドレスの上位アドレスを用い、一致しないと
きは、その第１エントリの前記リンク先アドレスの示す
第２エントリの比較アドレスと前記選定アドレスを比較
し、一致しかつこの第２エントリの物理アドレス更新情
報が更新を示している時は前記第１エントリの前記リン
ク先アドレスを物理アドレスの上位アドレスとし、前記
物理アドレス更新情報が更新を指示していない時は、こ
の操作の直前に選定された物理アドレスの上位アドレス
を用い、一致しない時は第２エントリのリンク先アドレ
スの示す第３エントリについて以下同様な操作を行って
物理アドレスの上位を求め、論理アドレスより前記選定
アドレスを除いた下位ビットを物理アドレスの下位アド
レスとするものである。

【００１０】図１は本発明のアドレス変換装置の原理図
を示す。同図において、２は、論理アドレス１の上位よ
り所定ビットまで取り出して選定アドレスとし、所定の
方式によりビット数を縮退させた縮退アドレスを生成す
る縮退アドレス生成部、３は逆写像テーブルで、構成エ
ントリが、前記選定アドレスと同じビット数前記論理ア
ドレスの上位より切り出したアドレスよりなる比較アド
レスと、他の比較アドレスを有するエントリのアドレス
を指示するリンク先アドレスと、物理アドレス更新情報
を有するものであり、この複数のエントリより構成され
る逆写像テーブルを格納する。４はこの逆写像テーブル
のエントリの開始アドレスを格納する第１レジスタ、５
はこの第１レジスタ４の格納する開始アドレスと前記縮
退アドレスを加算して加算アドレスを生成する加算器、
６は物理アドレスの上位を格納する第２レジスタである
。

【００１１】７は物理アドレス選択部で、前記加算アド
レスの示す前記逆写像テーブルの第１エントリの前記比
較アドレスと前記選定アドレスを比較し、一致しかつ前
記物理アドレス更新情報が更新を示しているときはこの
加算アドレスを物理アドレスの上位アドレスとして前記
第２レジスタ６に格納し、前記物理アドレス更新情報が
更新を示していないときは、前記第２レジスタ６に格納
されているアドレスを物理アドレスの上位アドレスとし
、一致しないときはその第１エントリの前記リンク先ア
ドレスの示す第２エントリの比較アドレスと前記選定ア
ドレスを比較し、一致しかつこの第２エントリの物理ア
ドレス更新情報が更新を示しているときは前記第１エン
トリの前記リンク先アドレスを物理アドレスの上位アド
レスとして前記第２レジスタ６に格納し、前記物理アド
レス更新情報が更新を指示していない時は、前記第２レ
ジスタ６に格納されているアドレスを物理アドレスの上
位アドレスとし、一致しないときは第２エントリのリン
ク先アドレスの示す第３エントリについて以下同様な操
作を行う。これにより、前記論理アドレスより前記選定
アドレスを除いた下位ビットを前記第２レジスタ６に格
納する物理アドレスの上位アドレスの下位ビットとする
物理アドレスに変換する。

【００１２】また、前記逆写像テーブルを目的別に複数
個設け、前記第１レジスタ４がそれぞれの逆写像テーブ
ルの開始エントリのアドレスを示すようにする。

【００１３】

【作用】上記構成により、逆写像テーブルのエントリの
物理アドレス更新情報が更新を指示している時は、選定
アドレスは新たな物理アドレスの上位に変換されるが、
更新を指示していない時は第２レジスタ６に直前のアド
レス変換操作により格納された物理アドレスの上位アド
レスとなる。これにより物理アドレス更新情報を制御し
て、複数の論理アドレスを同一の物理アドレスに変換す
ることが可能となる。

【００１４】また、論理アドレスの最上位からいくつか
のビットにより複数のプロセスに区分して論理アドレス
を区分して使用している時、それらプロセスに対応した
逆写像テーブルを用意すると効果的であるので、この最
上位からのビットに応じて第１レジスタ４がそれぞれの
逆写像テーブルの開始エントリのアドレスを示すように
なっている。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明のアドレス変換部を含む計算機シス
テムを示す。同図において、２０は中央処理装置（ＣＰ
Ｕ）で命令デコード部２１で命令を解釈し、実行制御部
２２でこの命令を実行し、演算部２３で演算命令を実行
し、アドレス変換部２４で論理アドレスに変換する。バ
ス・インタフェース２５はメモリ３０、入出力部４０と
中央処理装置２０とのバスのインタフェースを行う。

【００１６】図３はハッシュ機構により論理アドレスの
上位アドレスを縮退する構成を示す図である。論理アド
レスの下位アドレスはページ内のアドレスとし、そのま
ま物理アドレスの下位アドレスとなる。また論理アドレ
スの上位部分のうち上位部はあまり変化しないアドレス
で、下位部はよく変化するアドレスよりなるのが普通で
ある。この上位部と下位部を排他的論理和（Ｅｘｃｌｕ
ｓｉｖｅＯＲ）ゲートを用いて縮退アドレスを生成する
。

【００１７】図４は第１実施例の動作を説明する図であ
る。なお、本実施例の構成は図１による。まず、論理ア
ドレスの上位部分を選定アドレスとして取り出し、図２
で説明したハッシュ機構によって圧縮して縮退アドレス
を求める。この縮退アドレスに図１に示した第１レジス
タ４に格納された逆写像テーブルの先頭アドレスを加算
して加算アドレスを求める。この加算アドレスが逆写像
テーブルのエントリをアクセスするエントリアドレスと
なる。また、この加算アドレスは物理アドレスの上位と
もなる。この加算アドレスによってアクセスするエント
リを第１エントリとし、この第１エントリのリンク先ア
ドレス１の指示するアドレスにあるエントリを第２エン
トリとし、以下同様に第ｎエントリまで設ける。この第
１エントリの比較アドレス１と選定アドレスとが一致し
ているかを物理アドレス変換部７で調べ、一致していれ
ば、物理アドレス更新ビットを調べ、更新を指示してい
れば加算アドレスがマルチプレクサＭＰＸ２を通って第
２レジスタ６に格納され、この加算アドレスが物理アド
レスの上位となり、論理アドレスの下位がそのまま物理
アドレス下位となってアドレス変換が終了する。

【００１８】しかし、物理アドレス更新ビットが、更新
を指示していない時は、第２レジスタ６に既に格納され
ている物理アドレス上位を再度使用し、物理アドレスを
生成する。つまり異なる論理アドレスに対して同じ物理
アドレスが割り付けられたことになる。

【００１９】次に、第１エントリの比較アドレス１と選
定アドレスとが一致していない場合は、リンク先アドレ
ス１の指示するアドレスにある第２エントリの比較アド
レス２と選定アドレスとを比較し、一致していれば、第
２エントリの物理アドレス更新ビットを調べ更新を示し
ていれば、第１エントリのリンク先アドレス１を物理ア
ドレスの上位アドレスとして第２レジスタ６に格納し、
論理アドレスの下位を、物理アドレスの下位として物理
アドレスに変換する。

【００２０】物理アドレス更新ビットが更新を指示して
いないときは、第２レジスタ６に格納されているアドレ
スを物理アドレスの上位とし、論理アドレスの下位を物
理アドレスの下位として物理アドレスに変換する。図２
のマルチプレクサＭＰＸ１は加算アドレスで１回目のア
クセスを行い、第１エントリの比較アドレス１と選定ア
ドレスが一致せず、第２エントリの比較アドレス２と選
定アドレスが一致した場合で、物理アドレスの上位とし
て第１エントリのリンク先アドレス１に決定しこれを第
２レジスタ６に格納する場合を示す。また、マルチプレ
クサＭＰＸ２が物理アドレス更新ビットが更新を指示し
ていない時、第２レジスタ６に既に格納されている物理
アドレスの上位を再度格納する動作を行わせるところを
示している。

【００２１】図５は物理アドレスの上位を逆写像テーブ
ルのエントリを検索して求める図である。論理アドレス
Ａの場合、その上位アドレスをハッシュ処理して縮退ア
ドレスＡを求め、逆写像テーブルを参照したところ、比
較アドレスが論理アドレスＡだったので、１回の検索で
一致し、加算アドレスが物理アドレスとなる場合である
。まこ論理アドレスＢの場合は、論理アドレスＤ，論理
アドレスＡ、論理アドレスＢと３回目のアクセスで一致
したことを示す。論理アドレスＣの場合は、論理アドレ
スＡ，論理アドレスＢ、論理アドレスＣと３回目の検索
で一致している。図５に示すようにハッシュ後の加算ア
ドレスが別々のエントリを示すものでもリンク先アドレ
スを利用することで同一の物理アドレスにマッピングで
きる。

【００２２】エントリ内の物理アドレス更新ビットが更
新を指示するかしないかの決定はＯＳによって行われる
。ＯＳは、コンパイラなどから異なる論理アドレスに対
して同一の物理アドレスにマッピング依頼をされた場合
や、ＯＳがＩ／Ｏ（入出力部）からデータを持ってきた
りするのに使用する論理アドレスと、ユーザのアプリケ
ーションプログラムがアクセスするときの論理アドレス
が別々であっても、実メモリ上では同一の場所をアクセ
スさせた方が効率がよい場合などに非更新の指示が行わ
れる。

【００２３】なお、エントリ内の比較アドレスと選定ア
ドレスとの比較は一致するまで行うことを原則とするが
、逆写像テーブル内のエントリの比較アドレスに一致す
るものが存在しない場合もある。そこで、あるエントリ
には、リンクの最終を示すフラグを設け、この最終を示
すフラグを有するエントリの比較アドレスとも一致しな
い場合は、例外処理としてＯＳが一致するアドレスを割
り付けるようにするなどの処理をする。

【００２４】図６は第２実施例の動作を説明する図であ
る。本実施例は、第１実施例に比べ逆写像テーブルを目
的別に複数個設け、これに対応して第１レジスタにテー
ブルベースを複数個設定できるようにし、論理アドレス
の最上位ビットと次の所定数ビットを使ってこのテーブ
ルベース値を切り換えるようした点が相違しており、他
は同じである。

【００２５】例えば、論理アドレスの最上位と次のビッ
トからなる２ビットを用いて、次の４通りの逆写像テー
ブルに対してテーブルベースを次のように定める。 上位アドレス　　　　　　　　　　　　逆写像テーブル
名００　　　　　　　　　　　　　　　　　　　　ユー
ザプログラム０１　　　　　　　　　　　　　　　　　
　　　ライブラリ空間１０　　　　　　　　　　　　　
　　　　　　　入出力バッファ１１　　　　　　　　　
　　　　　　　　　　　ＯＳシステム領域このように用
いられるプロセスに応じて逆写像テーブルを独立に用意
すると、計算機システムとして効率的な運用を行うこと
ができる。なお、１つの逆写像テーブルのみで複数のプ
ロセスを走らせることも可能であるが、例えば、ユーザ
用とＯＳ用の逆写像テーブルが同一の場合、テーブルの
更新とかエントリ先アドレスによるチェンする率が多く
なり、実行速度が低下する原因となる。

【００２６】上記に説明したように、逆写像テーブルの
テーブルサイズが小さいというメリットを活かしながら
、複数論理アドレスを１つの物理アドレスにマッピング
する機構を導入したので、この機構がない場合、その都
度テーブルの内容を更新するというオーバヘッドを無く
し、高速性達成することができた。

【００２７】

【発明の効果】本発明は、逆写像テーブルを用い、その
エントリ内に物理アドレス更新情報を付加することによ
り、逆写像テーブルの特性を生かしつつ複数の論理アド
レスを同一の物理アドレスに変換することができるよう
にした。また、目的に応じた複数の逆写像テーブルを用
いることにより計算機システムの運用の効率化を実現し
た。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明のアドレス変換部を含む計算機システム
の構成図である。

【図３】ハッシュ機構の一例を示す図である。

【図４】第１実施例の動作を説明する図である。

【図５】物理アドレスの上位検索を説明する図である。

【図６】第２実施例の動作を説明する図である。

【図７】逆写像テーブルを用いた従来のアドレス変換方
式を説明する図である。

【符号の説明】

１　　論理アドレス ２　　縮退アドレス生成部 ３　　逆写像テーブル格納部 ４　　第１レジスタ ５　　加算器 ６　　第２レジスタ ７　　物理アドレス選択部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　論理アドレスの上位より所定ビットま
   で取り出して選定アドレスとし、この選定アドレスを所
   定の方式によりビット数を減少させて縮退アドレスを求
   め、構成エントリが、前記選定アドレスと同じビット数
   を前記論理アドレスの上位より切り出したアドレスより
   なる比較アドレスと、他の比較アドレスを有するエント
   リのアドレスを指示するリンク先アドレスと、物理アド
   レス更新情報を有するものであり、この複数のエントリ
   より構成される逆写像テーブルを設け、前記縮退アドレ
   スにこの逆写像テーブルのエントリの開始アドレスを加
   算した加算アドレスを求め、この加算アドレスの示す第
   １エントリの前記比較アドレスと前記選定アドレスを比
   較し、一致しかつ前記物理アドレス更新情報が更新を示
   している時は、この加算アドレスを物理アドレスの上位
   アドレスとし、前記物理アドレス更新情報が更新を示し
   ていない時は、この操作の直前に選定された物理アドレ
   スの上位アドレスを用い、一致しないときは、その第１
   エントリの前記リンク先アドレスの示す第２エントリの
   比較アドレスと前記選定アドレスを比較し、一致しかつ
   この第２エントリの物理アドレス更新情報が更新を示し
   ている時は前記第１エントリの前記リンク先アドレスを
   物理アドレスの上位アドレスとし、前記物理アドレス更
   新情報が更新を指示していない時は、この操作の直前に
   選定された物理アドレスの上位アドレスを用い、一致し
   ない時は第２エントリのリンク先アドレスの示す第３エ
   ントリについて以下同様な操作を行って物理アドレスの
   上位を求め、論理アドレスより前記選定アドレスを除い
   た下位ビットを物理アドレスの下位アドレスとすること
   を特徴とするアドレス変換方法。
2. 【請求項２】　　論理アドレス（１）の上位より所定ビ
   ットまで取り出して選定アドレスとし、所定の方式によ
   りビット数を縮退させた縮退アドレスを生成する縮退ア
   ドレス生成部（２）と、構成エントリが、前記選定アド
   レスと同じビット数前記論理アドレスの上位より切り出
   したアドレスよりなる比較アドレスと、他の比較アドレ
   スを有するエントリのアドレスを指示するリンク先アド
   レスと、物理アドレス更新情報を有するものであり、こ
   の複数のエントリより構成される逆写像テーブルを格納
   する逆写像テーブル格納部（３）と、この逆写像テーブ
   ルのエントリの開始アドレスを格納する第１レジスタ（
   ４）と、この第１レジスタ（４）の格納する開始アドレ
   スと前記縮退アドレスを加算して加算アドレスを生成す
   る加算器（５）と、物理アドレスの上位を格納する第２
   レジスタ（６）と、前記加算アドレスの示す前記逆写像
   テーブルの第１エントリの前記比較アドレスと前記選定
   アドレスを比較し、一致しかつ前記物理アドレス更新情
   報が更新を示しているときはこの加算アドレスを物理ア
   ドレスの上位アドレスとして前記第２レジスタ（６）に
   格納し、前記物理アドレス更新情報が更新を示していな
   いときは、前記第２レジスタ（６）に格納されているア
   ドレスを物理アドレスの上位アドレスとし、一致しない
   ときはその第１エントリの前記リンク先アドレスの示す
   第２エントリの比較アドレスとの前記選定アドレスを比
   較し、一致しかつこの第２エントリの物理アドレス更新
   情報が更新を示しているときは前記第１エントリの前記
   リンク先アドレスを物理アドレスの上位アドレスとして
   前記第２レジスタ（６）に格納し、前記物理アドレス更
   新情報が更新を指示していない時は、前記第２レジスタ
   （６）に格納されているアドレスを物理アドレスの上位
   アドレスとし、一致しないときは第２エントリのリンク
   先アドレスの示す第３エントリについて以下同様な操作
   を行ってゆく物理アドレス選択部（７）とを備え、前記
   論理アドレスより前記選定アドレスを除いた下位ビット
   を前記第２レジスタ（６）に格納する物理アドレスの上
   位アドレスの下位ビットとすることを特徴とするアドレ
   ス変換装置。
3. 【請求項３】　　前記逆写像テーブルを目的別に複数個
   設け、前記第１レジスタ（４）がそれぞれの逆写像テー
   ブルの開始エントリのアドレスを示すようにしたたこと
   を特徴とする請求項２記載のアドレス変換装置。