JPS63282527A - 情報処理装置のアドレッシング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、可変長のメモリアドレスを算出することが
できる情報処理装置のアドレッシング回路にｇＱ１′る
。

（従来の技術） 最近の情報処理装置例えばマイクロコンピュータにあっ
ては、高性能化が進むにつれて処理しようとする命令及
びデータのサイズは大きくなり、これに伴なって、命令
におけるメモリオペランドのアドレス長も大ぎくなる傾
向にある。

マイクロコンピュータにあっては、メモリアドレスをメ
モリアドレス修飾用の複数のレジスタに格納されたアド
レッシングに必要な情報を加算することによって算出し
ているものがある。このよよなメモリアドレスのアドレ
ッシングを行なう例えば３２ビツトのマイクロコンピュ
ータにおいて、メモリアドレス修飾用の複数のレジスタ
として、１６ビツト長としても機能する３２ビツト長の
汎用レジスタが用いている。しかしながら、これらのレ
ジスタは、メモリアドレスのアドレッシングの際には３
２ビツト長として機能するため、３２ビツトよりも小さ
いビット長例えば１６ビツト長のメモリアドレスを算出
することができなかった。

一方、メモリアドレッシングの際にアドレス修飾用のレ
ジスタとして任意長（ｎビット）のレジスタを用いるこ
とができる情報処理装置において、１１１（１＜ｎ）ピ
ット長のメモリアドレスを算出しようとする場合に、ア
ドレス修飾用の複数のレジスタに格納されたアドレッシ
ングに必要なｎピット長の情報を加算しただけでは、ｍ
ビットよりも上位のビットが正確に算出されないことな
あり、メモリが誤ってアクセスされるおそれがあった。

（発明が解決しようとする問題点） 以上説明したように、アドレス修飾用の複数のレジスタ
に格納された情報を加算することによって、メモリオペ
ランドを有する命令のメモリアドレスを４出する情報処
理装置にあっては、メモリアドレスのアドレス長はアド
レス修飾用のレジスタのビット長に依存していた。この
ため、アドレス修飾用のレジスタのピット長よりも小さ
いアドレス長のメモリアドレスを必要とする場合には、
これを正確に算出することができないという問題があっ
た。− そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、メモリオペランドを有する
命令に対して、任意のアドレス長のメモリアドレスを算
出することができる情報処理装置のアドレッシング回路
を提供することにある。

［発明の構成］ く問題点を解決するための手段） 上記目的を達成するために、この発明は、メモリオペラ
ンドを有し外部から与えられる機械３ｎ命令を、メモリ
オペランドのメモリアドレス算出に必要な情報を選択す
る選択情報及びメモリアドレスのアドレス長を任意に指
定する指定情報を含み、内部で解釈、実行可能な形式の
内部命令に変換するデコード手段と、メモリオペランド
のメモリアドレス算出に必要な情報を格納する格納手段
と、この格納手段に格納された情報の中から前記選択情
報にしたがってメモリアドレスの口出に必要な情報を選
択する選択手段と、この選択手段によって選択された情
報からメモリアドレスを算出する算出手段と、この算出
手段によって算出されたメモリアドレスのうち前記指定
情報にしたがって所定のビットを零にマスクすることに
より、前記指定情報で指定されたアドレス長のメモリア
ドレスを得るアドレスマスク手段とから構成される。

（作用） 上記構成において、メモリオペランドを有する機械語命
令を、メモリオペランドのアドレス長を任意に指定する
指定情報を含む内部命令にデコードし、この内部命令の
指定情報にしたがって、算出されたメモリアドレスの所
定のビットを零にマスクして、任意長のメモリアドレス
を算出するようにしている。

（実施例） 以下、図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係る情報処理装置のアド
レッシング回路の構成を示すプロ゛ツク図である。この
実施例のアドレッシング回路は、アドレス修飾用レジス
タとなるペースレジスタとインデックスレジスタに各々
対応して格納されたベース情報とインデックス情報を加
算することによって、メモリアドレスを締出するベース
・インデックス間接アドレス指定方式の情報処理装置に
おいて、３２ビツト及び１６ビツトのメモリアドレスを
算出するものである。

第１図において、情報処理装置のアドレッシング回路は
、外部から与えられる機械語命令を一時的に保持する機
械語命令レジスタ１と、この機械語命令レジスタ１に保
持された機械語命令を内部命令にデコードする機械語命
令デコーダ３と、この機械語命令デコーダ３のデコード
結果である内部命令を格納する内部命令レジスタ５とを
有している。

機械語命令デコーダ３は、機械語命令レジスタ１に保持
された機械語命令を情報処理ｖＲ置の内部で解釈、実行
可能な形式の内部命令にデコードするものである。デコ
ード結果の内部命令には、アドレス修飾用の情報が格納
されたベースレジスを指定する情報を格納するペース（
３ａｓｅ）フィールドと、アドレス修飾用の情報が格納
されたインデックスレジスタを指定する情報を格納する
インデックス（１ｎｄｅＸ）フィールドを含んでいる。

各々のフィールドには、デコードの際に各々対応してア
ドレス修飾用のレジスタを指定する情報が格納される。

さらに、内部命令には、機械語命令がメモリオペランド
を有する場合に、そのメモリアドレスのアドレス長を指
定する情報が格納されるアドレス長指定フィールドを含
んでおり、機械語命令が内部命令にデコードされる際に
アドレス長を指定する情報がこのフィールドに格納され
る。この実施例においでは、アドレス長指定フィールド
にはメモリアドレスのアドレス長を３２ビツトあるいは
１６ビツトとして指定する情報が与えられる。

また、第１図に示す情報処理８置のアドレッシング回路
は、アドレス修飾用レジスタＡ、Ｂを含む汎用レジスタ
群７と、アドレス修飾用レジスタＡＳＢの中からペース
レジスタを選択するペースレジスタ選択回路９及びイン
デックスレジスタを選択するインデックスレジスタ選択
回路１１と、メモリアドレスを導出するアドレス加算器
１３と、アドレスマスク回路１５とを有している。

汎用レジスタ群７の中の各々のアドレス修飾用レジスタ
Ａ、８は、アドレス修飾用の３２ビツトの情報を格納し
ているものであり、各々のアドレス修飾用レジスタＡ、
Ｂに格納されている情報は、各々ペースレジスタ選択回
路９及びインデックスレジスタ選択回路１１に与えられ
る。

ペースレジスタ選択回路９は、アドレス修飾用レジスタ
Ａ１Ｂの中からペースレジスタとなるレジスタを内部命
令のベースフィールドの情報にしたがって選択するもの
である。すなわち、アドレス修飾用の３２ビツトのベー
ス情報を、アドレス修飾用レジスタＡあるいはアドレス
修飾用レジスタＢに格納された情報の中から選択するも
のである。選択された３２ビツトのベース情報はアドレ
ス加算器１３に与えられる。

インデックスレジスタ選択回路１１は、アドレス修飾用
レジスタＡ、Ｂの中からインデックスレジスタとなるレ
ジスタを内部命令のインデックスフィールドの情報にし
たがって選択するものである。すなわち、アドレス修飾
用の３２ビツトのインデックス情報を、アドレス修飾用
レジスタＡあるいはアドレス修飾用レジスタＢに格納さ
れた情報の中から選択するものである。選択された３２
ビツトのインデックス情報はアドレス加算器１３に与え
られる。

アドレス加算器１３は、ペースレジスタ選択回路９によ
って選択された３２ビツトのベース情報と、インデック
スレジスタ選択回路１１によって選択された３２ビツト
のインデックス情報とを加算するものであり、３２ビツ
ト長の加算結果をアドレスマスク回路１５に与えるもの
である。

アドレスマスク回路１５は、アドレス加算器１５から与
えられる３２ビツトの加算結果のうち、上位１６ビツト
を内部命令のアドレス長指定フィールドの情報にしたが
って“０”にマスクするものである。

すなわち、メモリアドレスが内部命令のアドレス長指定
フィールドの情報によって３２ビツト長に指定された場
合には、ベース情報とインデックス情報の３２ビツト長
の加算結果をそのままメモリアドレスとし、このメモリ
アドレスでメモリ１７がアクセスされる。

一方、メモリアドレスがアドレス長指定フィールドの情
報によって１６ピツト長に指定された場合には、ベース
情報とインデックス情報の３２ピツト艮の加算結果のう
ち、上位１６ビツトを“０”にマスクして下位１６ビツ
トの加り結果をメモリアドレスとし、このメモリアドレ
スでメモリ１７がアクセスされる。

以上説明したように、この発明の実施例は構成されてお
り、次にこの実施例の作用を説明する。

まずはじめに、メモリアドレスが３２ビツト長である場
合について説明する。

外部から３２ビツト長のメモリアドレスにより指定され
るメモリオペランドを有する機械語命令が機械語命令レ
ジスタ１に与えられて一時的に保持されると、この保持
された機械語命令は機械語命令デコーダ３に与えられて
、機械語命令デコーダ３によって内部命令にデコードさ
れる。

このデコードの際に、内部命令のアドレス長指定フィー
ルドにはメモリアドレスを３２ビツト長に指定する情報
が与えられる。また、内部命令のベースフィールドには
、ペースレジスタとしてアドレス修飾用レジタＡを指定
する情報が与えられ、インデックスフィールドにはイン
デックスレジスタとしてアドレス修飾用レジスタＢを指
定する情報が与えられるものとする。このように、各々
のフィールドに各々対応した情報が与えられた内部命令
は内部命令レジスタ５に与えられて格納される。

内部命令が内部命令レジスタ５に格納されると、アドレ
ス修飾用レジスタＡは内部命令のベースフィールドの情
報にしたがってベースレジスタ選択回路９によりベース
レジスタとして選択されて、アドレス修飾用レジスタＡ
に格納された情報が３２ビツト長のベース情報として選
択される。この選択されたベース情報はアドレス加算器
１３に与えられる。ざらに、アドレス修飾用レジスタＢ
は内部命令のインデックスフィールドの情報にしたがっ
てインデックスレジスタ選択回路１１によりインデック
スレジスタとして選択されて、アドレス修飾用レジスタ
Ｂに格納された情報が３２ビツト長のインデックス情報
として選択される。この選択されたインデックス情報は
アドレス加算器１３に与えられる。

アドレス加算器１３に与えられた３２ビツト長のベース
情報とインデックス情報は、アドレス加算器１５によっ
て加算されて、３２ビツト艮の加算結果がアドレスマス
ク回路１５に与えられる。

アドレスマスク回路１５に与えられた３２ビツト長の加
算結果は、内部命令のアドレス長指定フィールドの情報
がメモリアドレスを３２ヒツト長に指定しているために
、アドレスマスク回路１５によってマスクされずそのま
ま３２ビツト長のメモリアドレスとなる。したがってこ
の３２ビツト長のメモリアドレスによりメモリ１７がア
クセスされる。

次に、メモリアドレスが１６ビツト長の場合について説
明する。

外部から１６ヒツト長のメモリアドレスにより指定され
るメモリオペランドを有する礪械８ｎ命令が機械語命令
レジスタ１に与えられて保持されると、上述したと同様
に、この機械語命令は機械語命令デコーダ３によって内
部命令にデコードされる。このデコードの際に、内部命
令のベースフィールド及びインデックスフィールドには
、メモリアドレスが３２ビツト長の場合と同様な情報が
与えられるものとし、また、アドレス長指定フィールド
にはメモリアドレスを１６ビツト長に指定する情報が与
えられる。

このため、メモリアドレスが３２ビツト長の場合と同様
に、ペースレジスタとしてアドレス修飾用レジスタへが
選択され、インデックスレジスタとしてアドレス修飾用
レジスタＢが選択されて、アドレス修飾用レジスタへに
格納された３２ビツトの情報がベース情報として、また
、アドレス修飾用レジスタＢに格納された３２ビツトの
情報がインデックス情報として、各々アドレス加算器１
３に与えられる。

３２ビツト長のベース情報及びインデックス情報は、ア
ドレス加算器１３によって加算されて、３２ビツト長の
加算結果がアドレスマスク回路１５に与えられる。この
３２ピツト艮の加算結果は、内部命令のアドレス長指定
フィールドでメモリアドレスを１６ビツｌ−長に指定し
ているために、アドレスマスク回路１５によって上位１
６ピツトが０゛′にマスクされる。したがって、メモリ
アドレスは上位１６ビツトを０″とし下位１６ビツトを
有効なアドレス情報とする３２ビツト長のメモリアドレ
スとなるが、実質的には下位１６ビツトの有効なアドレ
ス情報でメモリ１７がアクセスされるため、メモリアド
レスは１６ビツト長と同等なものとなる。

このように、アドレス修飾用レジスタＡ、Ｂが３２ビツ
ト長で、各々のレジスタに格納されているメモリアドレ
スの口出に必要なベース情報及びインデックス情報が３
２ビツト長であっても、１６ビツト長の正確なメモリア
ドレスを算出することができるようになる。

また、この実施例にあっては、間接アドレス指定方式に
よってメモリアドレスを算出する情報処理における３２
ビツト長のメモリアドレスを算出する構成に対して、ア
ドレスマスク回路を付加するようにしたので、構成の大
型化を招くことなく１６ビツト長のメモリアドレスを算
出することができる。

さらに、この実施例のアドレッシング回路は、セグメン
テーション方式によりメモリ管理を行なっている情報処
理装置に対して用いることもできる。

なお、この実施例にあっては、メモリアドレスのビット
長を３２ビツト及び１６ビツトとしたが、これに限定さ
れるものではなく、任意長のメモリアドレスを口出でき
ることは勿論である。

［発明の効果］ 以上説明したように、この発明によれば、内部命令に含
まれるメモリオペランドのアドレス長を任意に指定する
指定情報により、導出されたメモリアドレスの所定のビ
ットを零にマスクするようにしたので、任意長のメモリ
アドレスを正確に算出する情報処理装置のアドレッシン
グ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理装置のアド
レッシング回路の構成を示すブロック図である。 （図の主要な部分を表わす符号の説明）３・・・・・・
機械語命令デコーダ ７・・・・・・汎用レジスタ群

Claims (1)

1. 【特許請求の範囲】 メモリオペランドを有し外部から与えられる機械語命令
   を、メモリオペランドのメモリアドレス算出に必要な情
   報を選択する選択情報及びメモリアドレスのアドレス長
   を任意に指定する指定情報を含み、内部で解釈、実行可
   能な形式の内部命令に変換するデコード手段と、 メモリオペランドのメモリアドレス算出に必要な情報を
   格納する格納手段と、 この格納手段に格納された情報の中から前記選択情報に
   したがつてメモリアドレスの算出に必要な情報を選択す
   る選択手段と、 この選択手段によって選択された情報からメモリアドレ
   スを算出する算出手段と、 この算出手段によつて算出されたメモリアドレスのうち
   前記指定情報にしたがって所定のビットを零にマスクす
   ることにより、前記指定情報で指定されたアドレス長の
   メモリアドレスを得るアドレスマスク手段と、 を有することを特徴とする情報処理装置のアドレッシン
   グ回路。