JP2678183B2 - デジタルプロセッサ制御装置および実行時記憶割当ての方法 - Google Patents

デジタルプロセッサ制御装置および実行時記憶割当ての方法

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Description

【発明の詳細な説明】 この発明はデジタルコンピュータの記憶要素に関する
ものであって、特に、手順の間の容易なパラメータ通過
を提供する縮小命令セットコンピュータおよび多数のタ
スクを支持する保護機構とともに用いるための高速汎用
レジスタファイルに関するものである。 ［発明の背景］ 縮小命令セットコンピュータ（RISC）は、あまりしば
しば用いられないデータの記憶のための低速主要メモリ
に関連して、しばしば用いられるデータの記憶のための
１組の高速汎用レジスタを採用する利点を認める。プロ
グラムの実行時間の研究は、手順において最もしばしば
用いられるデータは典型的には単純な非配列変数であ
り、32を超えないようなこのような変数が手順とともに
用いられることを示す。Berkeley RISC機械RISC Ｉお
よびRISC IIと、Stanford MIPS機械と、IBM801とはRI
SCのアーキテクチャを代表する。 実行時には、ハイレベルの言語（HLL）の手順がそれ
ぞれ呼出されたりまたはそこから戻されたりするときは
いつでも、スタックが起動レコードを割当てる際と割当
てを解除する際に用いられる。起動レコードは入ってく
るパラメータ（変数）と、純粋にローカルの変数と、外
に出ていくパラメータ（変数）のための部分を含む。１
つの手順の１つの起動レコードの外に出ていくパラメー
タに割当てられた部分は、さらに別の手順の別の起動レ
コードの入ってくるパラメータに割当てられた部分に重
ねられてもよく、そのためパラメータの値は手順の間の
効果的に交信される。 HLLのためのコンパイラは手順内のデータ参照を配列
し、そのため大部分の参照は性能を改良するために高速
レジスタに対するものである。RISCアーキテクチャ機械
は、いかなる所与の手順内でもしばしば必要とされるデ
ータの記憶に必要な数を超えている、１組の高速レジス
タ、たとえば32個のレジスタを含む。Berkeley RISC機
械は手順にレジスタの定まった数（「ウインドウ」（wi
ndow））を割当てる。この数は一般に手順で実際に必要
とされるよりも大きいので、レジスタの無駄が避けられ
ない。 理想では、手順によって実際に必要とされるレジスタ
の数のみがそれに割りあてられるべきで、それらの必要
を超えるレジスタは手順の間のデータの授受すなわち交
信およびその他のタスクのために変数をストアするため
に用いられ得る。 ［発明の要約］ この発明の命令プロセッサは手順によって必要とされ
るレジスタの数のみがそれに割当てられる高速レジスタ
ファイルを提供する。所与の手順で必要とされるものを
超えるレジスタは他の手順またはタスクのための変数を
ストアするために用いられてもよい。多数手順の間の交
信がいわゆる「グローバル」レジスタのセットに含まれ
る変数を介して起こってもよく、一方所与の手順に必要
とされる変数はいわゆる「ローカル」レジスタのセット
にストアされ、各セットはそれ自身のアドレス空間を備
える。 パラメータはスタック機構を介して呼出手順から呼出
された手順へと進められてもよい。ローカルレジスタへ
のアクセスはレジスタ内にストアされたスタックポイン
タ値と関連している。呼出す手順および呼出された手順
によって用いられるレジスタのセットが重なり、その間
の交信は共通のレジスタを介するように、スタックポイ
ンタレジスタの内容物は調整されてもよい。 レジスタ保護機構は各々のタスクが他のタスクにおい
て発生するいかなる不所望の変化からも保全性を維持す
る多数タスキング環境を支持する。保護機構は特定の手
順またはタスクの実行の間、高速レジスタファイル内の
或るレジスタのアクセスを禁止する。レジスタファイル
は連続レジスタの多数の「ブロック」に分割される。保
護レジスタはその各ビット位置が特定のビット位置に対
応するブロックへのアクセスの許容または否定のどちら
かにセットされ得る２進のワードを含む。保護されたブ
ロック内のレジスタにアクセスする命令による試みは、
機械の「フォルト」を引き起こし、そして適切な矯正作
用がとられる。したがって、多数のタスクのための変数
はレジスタファイル内の別々のブロックにストアされる
ことができ、各タスクのための変数は他のタスクによる
アクセスから保護される。 ［好ましい実施例の詳細な説明］ この発明のレジスタファイルは第１図の、縮少命令セ
ットコンピュータ（RISC）に利用される命令プロセッサ
10の制御部分のブロック図を参照すると最善に理解され
る。レジスタファイルはここでプロセッサ10と関連して
説明されるが、これは当業者によって認められるよう
に、例示の目的のためのみであって、レジスタファイル
によって提供される利点および有利さは広範囲の応用に
おいて利用可能である。 第１図に示されるように、プロセッサ10は示されてい
ない命令キャッシュからフェッチされた２進の形のプロ
セッサ命令をストアする命令レジスタ12を含む。ほとん
どのプロセッサ命令は処理されるべきデータの２つのソ
ースである１対のオペランドと、結果として生じる値が
ストアされるべき行先である第３のオペランドを特定す
る。通常では、これらのオペランドはこの発明のレジス
タファイル14内に位置されるレジスタ内にある。好まし
い実施例でのファイルは、いくつかの手順に共通な単純
で、非配列の変数の記憶のための128個のいわゆる「グ
ローバル」レジスタと、１つの手順内に用いられる単純
な変数およびパラメータの記憶のための128個のいわゆ
る「ローカル」レジスタとを含む。レジスタファイル14
は以下に説明されるように、しばしば用いられるデータ
の記憶のために意図されている。 レジスタファイル14の外部に示されているが、プロセ
ッサ10はレジスタ番号３としてファイル14内に位置され
るスタックポインタ（SP）レジスタ16と、レジスタ番号
２の間接ポインタ（IP）レジスタ18を含む。レジスタフ
ァイル14はまたレジスタ番号１のレジスタを含み、これ
は命令内で特定されるとき、そのアドレスがIPレジスタ
18のビット位置２ないし８にストアされるファイル14内
のローカルレジスタがアクセスされることを引き起こ
す。番号０のファイル14内のレジスタは特定されると、
そのアドレスがIPレジスタのビット位置２ないし８にス
トアされるファイル14内のグローバルレジスタがアクセ
スされることを引き起こす。命令レジスタ12にストアさ
れた命令のオペランド部分を表わす信号は３つの２−入
力合計器の１つに導伝される、すなわち、第１の合計器
20は第１の入力でレジスタ12にストアされた命令の第１
のオペランドを表わす信号を受取り、そしてSPレジスタ
16の内容物を表わす信号の各ビットはANDゲート22を介
して他方の入力とAND演算をされ合計器20の第２の入力
に導伝される。ANDゲート22はまたレジスタ12にストア
された命令の第１のオペランドの最上位ビット（msb）
に対応する信号も受取る。 第２の合計器24および第３の合計器28は第１の入力で
レジスタ12にストアされた命令のそれぞれ第２および第
３のオペランドを表わす信号を受取り、そしてSPレジス
タ16の内容物を表わす信号の各ビットはそれぞれANDゲ
ート26および30を介して他方の入力とAND演算をされ合
計器24および28の第２の入力に導伝される。ANDゲート2
6およびANDゲート30もまたレジスタ12にストアされた命
令のそれぞれ第２および第３のオペランドのmsbに対応
する信号を受取る。 合計器20および24の出力で発生された信号はデコード
回路32へのそれぞれ第１および第２の入力に導伝される
のと同様、レジスタファイル14のそれぞれ第１および第
２の読出アドレス（READ_ADDR）入力に導伝される。合
計器28の出力で発生された信号はデコード回路32の第３
の入力に導伝されるのと同様、レジスタファイル14の書
込アドレス（WRITE_ADDR）入力に導伝される。 保護レジスタ34は第３図に関連して以下に説明される
ように、レジスタファイル14内の或るレジスタのどれが
レジスタ12にストアされた命令によってアクセスされて
もよいのかを特定する情報を含む。この保護情報を表わ
す信号は、またデコード回路32によって発生された信号
をも受取る、組合わせの選択回路36に導伝される。選択
回路36は出力で、レジスタ12の命令による、保護レジス
タ34の内容物に従って保護されるファイル14内の特定の
レジスタにアクセスする試みを示す信号を発生する。コ
ンピュータ「フォルト」はこの場合に検出され、適切な
処置がとられる。このようにして、多数タスク環境での
１つのタスクから別のタスクへの迅速な切換えが容易に
なされ、そのため各タスクに対する変数は第３図に関連
して以下に説明されるように、保護レジスタ34の特定ビ
ットパターンを特定することによって、ファイル14内の
或るレジスタのアクセスを禁止する能力によって他のタ
スクによるアクセスから守られる。 SPレジスタ16とIPレジスタ18の動作は以下の第Ｉ表に
関連して最良に説明される。ファイル14内のレジスタを
アドレスする４つのモードはプロセッサ制御10によって
可能にされ、そしてそれらはレジスタ12にストアされた
命令のオペランドによって特定されるように、第Ｉ表の
第１列に示される値ｎによって決定される。なお第Ｉ表
でたとえば「IP8-2」は、命令レジスタIPのビット８〜
ビット２で特定される数のことを指す。「（SP8-2＋
ｎ）mod128」は、スタックポインタSPのビット８〜ビッ
ト２で特定される数にｎを加え、さらにそれを128で割
った剰余を示す。 第Ｉ表 レジスタファイルアドレスモードレジスタ指定,n レジスタ ０ グローバルレジスタ［IP8-2］ １ ローカルレジスタ［IP8-2］ ２から127 グローバルレジスタ［ｎ］ 128から255 ローカルレジスタ ［（SP8-2 +n）mod 128］ ２≦ｎ≦127のオペランドｎを有する命令はファイル1
4内のアドレスｎに位置するファイル14内の「グローバ
ル」レジスタを参照する。ｎの８ビット２進表示のmsb
がこの場合「０」であるので、合計器20、24または28は
それぞれANDゲート22、26または30から「０」のセット
を受取り、したがってレジスタ12の命令のオペランドか
ら受取られる値ｎを表わす信号は合計器20、24または28
の出力で修正なしに発生されるであろう。こうして、フ
ァイル14内のグローバルレジスタｎは、合計器20、24ま
たは28によって発生される信号が第Ｉ表の第３行目に従
ってファイル14の第１または第２のREAD_ADDR入力また
はファイル14のWRITE_ADDR入力に供給されるので、読出
しまたは書込みのために用いられるであろう。 128≦ｎ≦255であるオペランドｎを有する命令はmsb
が「１」である８ビット２進表示を有し、ANDゲート2
2、26または30はそれぞれSPレジスタ16の内容物に対応
する信号を合計器20、24または28の第２の入力に送る。
したがって、レジスタ12の命令のオペランドから受取ら
れる値ｎを表す信号にはそれぞれ合計器20、24または28
でSPレジスタ16の値が加算されるであろう。このように
して、ファイル14内の「ローカル」レジスタへの参照は
第Ｉ表の４行目に従ってSPレジスタ16の内容物と関連し
ている。こうして、１つの手順によって用いられるファ
イル14の連続レジスタのセットは、第２図に関連して以
下に説明されるように、さらに別の手順によって用いら
れるものと重なってもよいようにローカルレジスタへの
アクセスが調整される。 レジスタ12にストアされた命令で零のレジスタ値ｎを
特定することによって、参照は第Ｉ表の第１行に従っ
て、そのアドレスがIPレジスタ18のビット位置２ないし
８にストアされるファイル14内のグローバルレジスタに
対してなされる。そしてｎに対して１の値を特定するこ
とによって、第Ｉ表の２行に従って、そのアドレスがIP
レジスタ18のビット位置２ないし８にストアされるファ
イル14内のローカルレジスタに対して参照がなされる。
この「間接」アドレスモードが実現される機構は当業者
にとって周知であり、ここでは説明されない。 １対のネストされた手順ＡおよびＢによって用いられ
るファイル14内のローカルレジスタのセットは第２図を
参照して説明されるであろう。手順Ａに入ると同時に、
SPレジスタ16の内容物が特定のローカルレジスタ100を
指すようにセットされる。第２図に例示される手順Ａで
は、レジスタ100、102、104および106は手順Ａに純粋に
ローカルな変数に対して割当てられる。そのようなわけ
で、手順Ｂに入ると、SPレジスタ16の内容物はローカル
レジスタ108を指すようにセットされる。しかしなが
ら、ローカルレジスタ108、110および112は両方の手順
Ａおよび手順Ｂに共通である変数に対して手順Ａに割当
てられた。したがって、これらの手順の間のデータの授
受すなわち交信はローカルレジスタ108、110および112
による。ローカルレジスタ114、116、…、130は手順Ｂ
に純粋にローカルな変数に対して割当てられるが、もし
手順Ｃが手順Ｂから呼出されるべきだったなら、130で
終わる後者のレジスタのセットが、ローカルレジスタ11
4、…、130を指すようにSPレジスタ16の内容物をセット
することによって手順ＢとＣの間の交信に用いられても
よい。 第２図に例示される内部手順交信に加えて、多数手順
の間の交信はファイル14の「グローバル」レジスタ部分
すなわちアドレス２ないし127を有するファイル14内の
レジスタにストアされた変数を介して起こってもよい。 この発明のレジスタファイル14は、第３図に例示され
る保護レジスタ34によって与えられた保護機構と関連し
て好ましくは用いられる。好ましい実施例において、レ
ジスタファイル14は各々が16個の連続レジスタを有する
16ブロックに分割される256のレジスタからなる。保護
レジスタ34は特定のブロックがアクセスを禁止されるこ
とをたとえば、２進の「１」によって特定する16ビット
の２進の値をストアすることができる16ビットレジスタ
を含む。例示のコーディング技術は第３図に示され、そ
こではレジスタ34の最上位の位置15が０と15を含んだ０
から15までのファイル14のアドレスを有するレジスタの
ブロックに対応し、位置14が16から31までのアドレスを
有するレジスタのブロックに対応する等である。 レジスタ12にストアされた命令のデコーディングの
間、オペランドの実効アドレスはデコード回路32に導伝
され、そしてオペランドのアドレスとレジスタ34の内容
物によって特定された禁止されたアドレスとの間の比較
が選択回路36によってなされる。選択回路36はファイル
14内の禁止されたレジスタにアクセスする試みが検出さ
れると、保護違反信号を発生し、そして「フォルト」が
発生され、これは補修の動作がとられるようにプロセッ
サ10による命令の処理を妨害する。 このようにして多数のタスクに対する変数がレジスタ
ファイル14内の違うブロック内に同時にストアされても
よく、そして各タスクに対する変数はその他のタスクに
よるアクセスから守られるであろう。
【図面の簡単な説明】 第１図はこの発明のレジスタファイルを採用する命令プ
ロセッサのブロック図である。 第２図はこの発明のファイルにローカルレジスタを割当
てる際のスタックポインタの使用を例示する。 第３図はこの発明のレジスタファイルと関連して用いら
れる保護レジスタを例示する。 図において、10は命令プロセッサ、12は命令レジスタ、
14はレジスタファイル、16はスタックポインタレジス
タ、18は間接ポインタレジスタ、20は合計器、22、26お
よび30はANDゲート、24は第２の合計器、28は第３の合
計器、32はデコード回路、34は保護レジスタ、36は選択
回路、100、102、104、106、108、110、112、114、11
6、118、120、122、124、126、128および130はローカル
レジスタである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロッド・ジー・フレック アメリカ合衆国、カリフォルニア州、マ ウンティン・ヴューライト・アベニュ ー、928、ナンバー・304 (72)発明者 ウィリアム・エム・ジョンソン アメリカ合衆国、カリフォルニア州、サ ン・ホセ ロンダ・ドライブ、5064 (72)発明者 チェン・ガン・コン アメリカ合衆国、カリフォルニア州、サ ン・ホセ アグア・ヴィスタ・ドライ ブ、2822 (72)発明者 オーレ・モラー デンマーク王国、デ・ゴ・2990 ニーヴ ァ ローモゼン、310 (56)参考文献 特開 昭53−142843（ＪＰ，Ａ) 特開 昭57−103198（ＪＰ，Ａ) 特開 昭51−75340（ＪＰ，Ａ) 特開 昭60−134940（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．複数個の命令をサイクル的に実行する際の、記憶ロ
    ケーションを示す信号を実行時に提供するデジタルプロ
    セッサ制御装置であって、前記複数個の命令の各々は複
    数個のオペランド部分を含み； 記憶ロケーションを示す信号を命令の実行時に発生する
    ためのスタック手段と； 前記記憶ロケーションを示す信号と前記複数個の命令オ
    ペランド部分の各々とに応答し、複数個の信号を発生す
    るための手段と、前記複数個の信号の各々は前記オペラ
    ンドのロケーションの１つを示し；さらに 複数個のレジスタを有するファイル手段とを含み、前記
    複数個のレジスタの各々はロケーション指示部を有し、
    前記ファイル手段は、前記複数個のオペランドロケーシ
    ョン信号に応答し、前記オペランドロケーション信号の
    うちの第１のオペランドロケーション信号であってかつ
    第１のロケーションを示すものを受取ると、前記第１の
    ロケーション指示部を有する前記レジスタの内容を読出
    し、前記オペランドロケーション信号のうちの第２のオ
    ペランドロケーション信号であってかつ第２のロケーシ
    ョンを示すものを受取ると、前記第２のロケーション指
    示部を有する前記レジスタに、前記命令によって指定さ
    れる内容を書込み； 前記スタック手段は、前記ファイル手段内の任意の記憶
    ロケーションを指す値に設定可能であり、 それによって、手順が必要とするレジスタのみが当該手
    順に割当てられる、デジタルプロセッサ制御装置。 ２．前記ファイル手段内の前記複数個のレジスタが、連
    続のロケーション指示部を有する第１のセットと連続の
    ロケーション指示部を有する第２のセットとを含み、前
    記オペランドロケーション信号発生手段は； 前記複数個のオペランド部分に対応して設けられ、各々
    が前記記憶割当信号と前記複数個の命令オペランド部分
    のうちのそれぞれ特定のものの、前記第１のまたは第２
    のセットを指定する部分とに応答し、前記ファイル手段
    内の基準アドレスに対する相対ロケーション信号を発生
    するための複数個の論理回路手段と； 前記複数個のオペランド部分に対応して設けられ、各々
    が第１の入力で前記命令オペランド部分のうちの対応の
    オペランドアドレスを示す信号を受取り、第２の入力で
    前記論理回路手段のうちの対応のものによって発生され
    た前記相対ロケーション信号を受取り、オペランドロケ
    ーション信号を発生するための複数個の合計手段とを含
    む、特許請求の範囲第１項に記載のデジタルプロセッサ
    制御装置。 ３．前記ファイル手段内の前記レジスタのうちユーザの
    選択可能なレジスタのアクセス保護をさらに提供するデ
    ジタルプロセッサ制御装置であって、前記複数個のオペ
    ランドロケーション信号と、前記ユーザの選択可能なレ
    ジスタアクセス保護を示す信号とに応答し、保護違反信
    号を発生するための手段をさらに含む、特許請求の範囲
    第１項に記載のデジタルプロセッサ制御装置。 ４．前記ファイル手段内の前記レジスタのうちユーザの
    選択可能なレジスタのアクセス保護をさらに提供するデ
    ジタルプロセッサ制御装置であって、前記複数個のオペ
    ランドロケーション信号と、前記ユーザの選択可能なレ
    ジスタアクセス保護を示す信号とに応答し、保護違反信
    号を発生するための手段をさらに含む、特許請求の範囲
    第２項に記載のデジタルプロセッサ制御装置。 ５．前記ファイル手段内の前記レジスタが、前記レジス
    タの数および１単位として保護が求められるレジスタ数
    に応じて予め定められた数のブロックに分割され、各ブ
    ロックは連続のロケーションに指示部を有する、１単位
    として保護が求められるレジスタ数と等しい数のレジス
    タを含み、前記保護違反信号発生手段が前記ユーザの選
    択したアクセス保護を示す複数ビットの値をストアする
    ための手段を含み、その各ビット位置はそれぞれ前記ブ
    ロックのうちの１つに対応する、特許請求の範囲第３項
    に記載のデジタルプロセッサ制御装置。 ６．前記ファイル手段内の前記レジスタが、前記レジス
    タの数および１単位として保護が求められるレジスタ数
    に応じて予め定められた数のブロックに分割され、各ブ
    ロックは連続のロケーション指示部を有する、１単位と
    しての保護が求められるレジスタ数と等しい数のレジス
    タを含み、前記保護違反信号発生手段が前記ユーザの選
    択したアクセス保護を示す複数ビットの値をストアする
    ための手段を含み、その各ビット位置はそれぞれ前記ブ
    ロックのうちの１つに対応する、特許請求の範囲第４項
    に記載のデジタルプロセッサ制御装置。 ７．前記ファイル手段内の前記レジスタのうち、特定の
    アドレスに対応するものが間接ポインタを格納するため
    のレジスタである、特許請求の範囲第１項記載のデジタ
    ルプロセッサ制御装置。 ８．前記複数個のオペランド部分が第１および第２の読
    出オペランドおよび第１の書込オペランドを含む、特許
    請求の範囲第１項に記載のデジタルプロセッサ制御装
    置。 ９．複数個の命令をサイクル的に実行するデジタルプロ
    セッサ制御装置による、記憶ロケーションを示す信号を
    実行時に発生するための実行時記憶割当の方法であっ
    て、前記複数個の命令の各々は複数個のオペランド部分
    を含み、前記複数個の命令は、ある機能を実現するため
    の手順を形成する順番で実行され、前記制御装置は複数
    のレジスタを含むファイルを有し、前記複数のレジスタ
    の各々はロケーション指示部を有し： ａ） 手順に入ると同時にスタックポインタをセットす
    る段階と； ｂ） 前記手順内の前記命令の前記複数個のオペランド
    部分の各々に対して、前記スタックポインタに関する実
    効オペランドレジスタアドレスを計算する段階と；さら
    に ｃ） 段階（ａ）で始められた前記手順によって呼出さ
    れた手順に入ると同時に、段階（ｃ）で始められた手順
    に対して割当てられた記憶領域と、前記段階（ａ）で始
    められた前記手順によって呼出された前記手順に割当て
    られた記憶領域との間に、両手順間でデータを授受する
    ための共通部分を設けるように前記スタックポインタを
    リセットする段階とを含む、実行時記憶割当の方法。 １０．前記レジスタのファイルが、前記レジスタの数
    と、１単位として保護が求められるレジスタ数とに応じ
    て予め定められた数のブロックに分割され、各ブロック
    は連続のロケーション指示部を有する、１単位として保
    護が求められるレジスタ数と等しい数のレジスタを含
    み： ｄ） 所与の手順が実行されるに先立って、アクセスが
    禁止されたブロックとして前記ブロックのいくつかを指
    定する段階と； ｅ） 段階（ｂ）で実効アドレスを計算した後、当該実
    効アドレスが、前記アクセスが禁止されたブロックの１
    つ内に位置するアドレスを有するオペランド部分を有す
    る命令の実効を放棄する段階をさらに含む、特許請求の
    範囲第９項に記載の実行時記憶割当の方法。 １１．前記デジタルプロセッサ制御装置は多数のタスク
    を実行することができ： ｆ） 前記段階（ｄ）は、前記多数のタスクの各々に対
    して、アクセスが禁止されたブロックとして、前記ブロ
    ックのうち相互に異なるものを指定する段階を含む、特
    許請求の範囲第10項に記載の実行時記憶割当の方法。 １２．前記レジスタのファイルが連続のロケーション指
    示部の第１のセットと、連続のロケーション指示部の第
    ２のセットとを有し、指示部の前記第１および第２のセ
    ットは、所定の方法に従って相互に交換できるように予
    め定められた数値関係を有し、段階（ｂ）は前記予め定
    められた数値関係を参照することによって前記第２のセ
    ット内の実効オペランドレジスタアドレスの前記計算を
    行なう、特許請求の範囲第９項に記載の実行時記憶割当
    の方法。
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