JPS6252637A - デジタルプロセツサ制御 - Google Patents

デジタルプロセツサ制御

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JPS6252637A
JPS6252637A JP61203568A JP20356886A JPS6252637A JP S6252637 A JPS6252637 A JP S6252637A JP 61203568 A JP61203568 A JP 61203568A JP 20356886 A JP20356886 A JP 20356886A JP S6252637 A JPS6252637 A JP S6252637A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
この発明はデジタルコンピュータの記憶要素に関するも
のであって、特に、手順の間の容易なパラメータ通過を
提供する減少命令セットコンピュータおよび多数のタス
クを支持する保護機構とともに用いるための高速汎用レ
ジスタファイルに関するものである。 ［発明の背景〕 減少命令セットコンピュータ（ＲＩＳＣ）は、あまりし
ばしば用いられないデータの記憶のための低速主要メモ
リに関連して、しばしば用いられるデータの記憶のため
の１組の高速汎用レジスタを採用づる利点を認める。プ
ログラムの実行時間の研究は、手順において最もしばし
ば用いられるデータは典型的には単純な非配列変数であ
り、３２を超えないようなこのような変数が手順どとも
に用いられることを示す。１３ｅｒｋｅｌｅｙ　　ＲＩ
ＳＧ機械ＲＩＳＣＩおよびＲＩＳＣＵと、５ｔａｎｆｏ
ｒｄ　　ＭＩＰＳ機械と、１８Ｍ８０１とはＲＩＳＣの
アーキテクチャ−を代表する。 実行時間で、ハイレベルの言語（１−ＩＬＬ＞の手順が
それぞれ呼出されたりまたはそこから戻されたりすると
きはいつでも、スタックが起動レコードを割当てる際と
割当てを解除する際に用いられる。起動レコードは入っ
て（るパラメータ（変数）と、純粋にローカルの変数と
、外に出ていくパラメータ（変数）のための部分を含む
。手順の１つの起動レコードの外に出ていくパラメータ
に割当てられた部分は、さらに別の手順の別の起動レコ
ードの入ってくるパラメータに割当てられた部分に重ね
られてもよく、その１ζめ１．＜ラメータの値は手順の
間を効果的に交信される。 ＨＬＬのためのコンパイラは手順内のデータ参照を配列
し、そのため大部分の参照は性能を改良するために高速
レジスタに対でるものである。ＲｒＳＣアーキテクチ１
機械は、いかなる所与の手順内でもしばしば必要どされ
るデータの記憶に必要な数を超えている、１相の高速レ
ジスタ、たとえば３２個のレジスタを含む。３ｅｒｋｅ
ｌｅｙＲＩＳＣ機械は手順にレジスタの定まった数（「
ウィンドウＪ　　（ｗｉｎｄｏｗ）　）を割当てる。こ
の数は一般に手順で実際に必要とされるよりも大きいの
で、レジスタの無駄が避けられない。 理想では、手順によって実際に必要とされるレジスタの
数のみがそれに割りあてられるべきで、それらの必要を
超えるレジスタは手順の間の交信およびその他のタスク
のために変数をストアするために用いられ得る。 Ｌ発明の要約］ この発明の命令プロセッサは手順によって必要とされる
レジスタの数のみがそれに割当てられる高速レジスタフ
ァイルを提供する。所与の手順で必要とされるものを超
えるレジスタは他の手順またはタスクのための変数をス
トアするために用いられてもよい。多数手順の間の交信
がいわゆる「グローバルＪレジスタのセラ１−に含まれ
る変数を介して起こってもよく、一方所与の手順に必要
とされる変数はいわゆる［ローカルコレジスタのセット
にストアされ、各セットはそれ自身のアドレス空間を備
える。 パラメータはスタック機構を介して押出手順から呼出さ
れた手順へと進められてもよい。ローカルレジスタへの
アクセスはレジスタ内にストアされたスタックポインタ
（直と関連している。呼出す手順および呼出された手順
によって用いられるレジスタのセットが臣なり、その間
の交信は共通のレジスタを介するように、スタックポイ
ンタレジスタの内容物は調整されてもよい。 レジスタ保護機構は各々のタスクが他のタスクにおいて
発生するいかなる不所望の変化からも保全せいを維持す
る多数タスキング環境を支持する。 保護機構は特定の手順またはタスクの実行の間、高速レ
ジスタファイル内の成るレジスタのアクセスを禁止する
。レジスタファイルは連続レジスタの多数の「ブロック
」に分割される。保護レジスタはその各ビット位置が特
定のビット位置に対応するブロックへのアクセスの許容
または否定のどちらかにヒツトされ１りる２進のワード
を含む。保護されたブロック内のレジスタにアクセスす
る命令による試みは、機械の「フォルト」を引き起こし
、そして適切な矯正作用がとられる。しＩζがって、多
数のタスクのための変数はレジスタファイル内の別々の
ブロックにストアされることができ、各タスクのための
変数は他のタスクによるアクセスから保護される。 「好ましい実施例の詳細な説明］ この発明のレジスタファイルは第１図の、減少命令セッ
トコンピュータ（ＲＩＳＣ）に利用される命令プロセッ
サ１０の制御部分のブロック図を参照すると最善に理解
される。レジスタファイルはここでブロセッ＋＋１０と
関連して説明されるが、これは当業者によって認められ
るように、例示の目的のためのみであって、レジスタフ
ァイルによって提供される利点および有利さは広範囲の
応用において利用可能である。 第１図に示されるように、プロセッサ１０は示されてい
ない命令キャッシュからフェッチされた２進の形のプロ
セッサ命令をストアづる命令レジスタ１２を含む。はど
んどのブロセップ命令は処理されるべきデータの２つの
ンースである１対のオペランドと、結果として生じる値
がストアされるべき行先である第３のオペランドを特定
する。 通常では、これらのオペランドはこの発明のレジスタフ
ァイル１４内に位置されるレジスタ内にある。好ましい
実施例でのファイルは、いくつかの手順に共通な単純で
、非配列の変数の記憶のための１２８個のいわゆる「グ
ローバル」レジスタと、１つの手順内に用いられる単純
な変数およびパラメータの記憶のための１２８個のいわ
ゆる「ローカル」レジスタとを含む。レジスタファイル
１４は以下に説明されるように、しばしば用いられるデ
ータの記憶のために意図されている。 レジスタファイル１４の外部に示されているが、プロセ
ッサ１０はレジスタ番号３としてファイル１４内に位置
されるスタックポインタ（ＳＰ）レジスタ１６と、レジ
スタ番号２の間接ポインタ（ＩＰ）レジスタ１８を含む
。レジスタファイル１４はまたレジスタ番号１のレジス
タを含み、これは命令内で特定されるとき、そのアドレ
スがＩＰレジスタ１８のビット位置２ないし８にストア
されるファイル１４内のローカルレジスタがアクセスさ
れることを引き起こり。番号Ｏのファイル１４内のレジ
スタは特定されると、そのアドレスがＩＰレジスタのビ
ット位置２ないし８にストアされるファイル１４内のグ
ローバルレジスタがアクセスされることを引き起こす。 命令レジスタ１２にストアされた命令のオペランド部分
を表わす信号は３つの２−人力金言Ｉ器の１つに導伝さ
れる、プなわら、第１の合計器２０は第１の入力でレジ
スタ１２にストアされｌｃ命令の第１のオペランドを表
わす信号を受取り、そしてＳＰレジスタ１６の内容物を
表わす信号はＡＮＤゲート２２を介して合ε］器２０の
第２の入力に導伝される。ＡＮＤゲート２２はまたレジ
スタ１２にストアされた命令の第１のオペランドの最上
位ビット（ｍｓｂ）に対応する信号も受取る。 第２の合計器２４および第３の金品１器２８は第１の入
力でレジスタ１２にストアされた命令のそれぞれ第２お
よび第３のオペランドを表わす信号を受取り、そしてＳ
Ｐレジスタ１６の内容物を表わす信号はそれぞれＡＮＤ
ゲート２６および３０を介して合計器２４および２８の
第２の入力に導伝される。ＡＮＤゲート２６およびＡＮ
Ｄゲート３０もまたレジスタ１２にストアされた命令の
それぞれ第２および第３のオペランドのｍｓｂに対応す
る信号を受取る。 合計器２０および２４の出力で発止された信号はデコー
ド回路３２へのそれぞれ第１および第２の入力に導伝さ
れるのと同様、レジスタファイル１４のそれぞれ第１お
よび第２の読出アドレス（ＲＥＡＤ−ＡＤＤＲ）入力に
導伝される。合削器２８の出力で発生された信号はデコ
ード回路３２の第３の入力に導伝されるのと同様、レジ
スタファイル１４の書込アドレス（ＷＲＩＴＥ　　ＡＤ
ＤＲ）入力に導伝される。 保護レジスタ３４は第３図に関連して以下に説明される
ように、レジスタファイル１４内の成るレジスタのどれ
がレジスタ１２にストアされた命令によってアクセスさ
れてもよいのかを特定する情報を含む。この保護情報を
表わす信号は、またデコード回路３２によって発生され
た信号をも受取る、組合わ「の選択回路３６に導伝され
る。選択回路３６は出力で、レジスタ１２の命令による
、保護レジスタ３４の内容物に従って保護されるファイ
ル１４内の特定のレジスタにアクセスする試みを示を信
号を発生する。コンピュータ「フォルト」はこの場合に
検出され、適切な処置がとられる。このようにして、多
数タスク環境での１つのタスクから別のタスクへの迅速
な切換えが容易になされ、そのため各タスクに対する変
数は第３図に関連して以下に説明されるように、保護レ
ジスタ３４の特定ピヅトパターンを特定することによっ
て、ファイル１４内の成るレジスタのアクセスを禁止す
る能力によって他のタスクによるアクセスから守られる
。 ＳＰレジスタ１６とＩＰレジスタ１８の動作は以下の第
１表に関連して最良に説明される。ファイル１４内のレ
ジスタをアドレスする４つのモードはプロセッザ制ｔｌ
１１０によって可能にされ、そしてそれらはレジスタ１
２にストアされた命令のオペランドによって特定される
ように、第工表の第１列に示されるＩｎ　ｎによって決
定される。 第工表 レジスタファイルアドレスモード に２！」すＬ友よ」−レジスタ ０　　　　　グローバルレジスタ［ＩＰ、−２］１　　
　　　ローカルレジスタ［Ｉ　Ｐ、、］２から１２７　
　グローバルレジスタ［ｎ１１２８から２５５　ローカ
ルレジスタ ［（ＳＰ　　　　）　ｍｏ６　１２８］ｔ−ｚ＋ル ２≦１１≦１２７のオペランドｎを有する命令はファイ
ル１４内のアドレスｎに位置するファイル１４内の「グ
ローバルレジスタを参照する。ｎの８ビツト２進表示の
ｍｓｂがこの場合ｒＯＪであるので、合計器２０，２４
または２８はそれぞれＡＮＤゲート２２．２６または３
０からｒＯＪのセットを受取り、したがってレジスタ１
２の命令のオペランドから受取られる値ｎを表わず信号
は合計器２０．２４または２８の出力で修正なしに発生
されるであろう。こうして、ファイル１４内のグローバ
ルレジスタｎは、合計器２０．２４または２８によって
発生される信号が第工表の第３行目に従ってファイル１
４の第１または第２のＲＥ　Ａ　Ｄ　　Ａ　Ｄ　Ｄ　Ｒ
入力またはファイル１４のＷＲＩＴＥ−△ＤＤＲ入力に
供給されるので、読出しまたは書込みのために用いられ
るであろう。 １２８≦ｎ≦２５５であるオペランドｎを有する命令は
ｍｓｂが「１」であるｈビット２進表示を有し、ＡＮＤ
ゲート２２．２６または３０はそれぞれＳＰレジスタ１
６の内容物に対応する信号を合計器２０，２４または２
８の第２の入力に送る。したがって、レジスタ１２の命
令のオペランドから受取られる値ｎを示Ｖ信号はそれぞ
れ合計器２０．２４または２８のＳＰレジスタ１６の値
によって増加されるであろう。このようにしで、ファイ
ル１４内の「ローカル」レジスタへの参照は第工表の４
行目に従ってＳＰレジスタ１６の内容物と関連している
。こうして、１つの手順によって用いられるファイル１
４の連続レジスタのセットは、第２図に関連して以下に
説明されるように、さらに別の手順によって用いられる
ものと重なってもよいようにローカルレジスタへのアク
セスが調整される。 レジスタ１２にストアされた命令で零のレジスタ値ｎを
特定プることによって、参照は第工表の第１行に従って
、そのアドレスがＩＰレジスタ１８のビット位置２ない
し８にストアされるファイル１４内のグローバルレジス
タに対してなされる。 モしてｎに対して１の値を特定することによって、第工
表の２行に従って、そのアドレスがＩＰレジスタ１８の
ビット位置２ないし８にストアされるファイル１４内の
ローカルレジスタに対して参照がなされる。この「間接
」アドレスセードが実現される機構は当業者にとって周
知であり、ここでは説明されない。 １対のネストされた手順△およびＢによって用いられる
ファイル１４内のローカルレジスタのセットは第２図を
参照して説明されるであろう。手順△に入ると、ＳＰレ
ジスタ１６の内容物が特定のローカルレジスタ１００を
指すようにセットされる。第２図に例示される手順へで
は、レジスタ１００．１０２．１０４および１０６は手
順Ａに純粋にローカルな変数に対して割当てられる。そ
のようなわけで、手順Ｂに入ると、ＳＰレジスタ１６の
内容物はローカルレジスタ１０８を指づようにセットさ
れる。しかしながら、ローカルレジスタ１０８．１１０
および１１２は両方の手順Ａおよび手順Ｂに共通である
変数に対して手順Ａに割当てられた。したがって、これ
らの手順の間の交信は
【コーカルレジスタ１０８．１１
０および１１２による。ローカルレジスタ１１４．１１
６、・・・、１３０は手順Ｂに純粋にローカルな変数に
対して割当てられるが、もし手順Ｃが手順Ｂから呼出さ
れるべきだったなら、１３０で終わる後布のレジスタの
セットが、ローカルレジスタ１１４、・・・、１３０を
指すようにＳＰレジスタ１６の内容物をセットすること
によって手順ＢとＣの間の交信に用いられてもよい。 第２図に例示される内部手順交信に加えて、多数手順の
間の交信はファイル１４の「グローバルコレジス９部分
すなわらアドレス２ないし１２７を有するファイル１４
内のレジスタにストアされた変数を介して起こってもよ
い。 この発明のレジスタファイル１４は、第３図に例示され
る保護レジスタ３７１Ｉによって与えられた保１ｉ１１
ｆｌ構と関連して好ましくは用いられる。好ましい実施
例において、レジスタファイル１４は１６の連続レジス
タの各々の１６ブロツクに分割される２５６のレジスタ
からなる。保護レジスタ３４は特定のブロックがアクセ
スを禁止されることをたとえば、２進の「１」によって
特定覆る１６ビツ１−の２進の値をストアすることがで
きる１６ビツトレジスタを含む。例示のコーディング技
術は第３図に示され、そこではレジスタ３４の最上位の
位置１５が○と１５を含んだＯから１５までのファイル
１４のアドレスを有するレジスタのブに】ツクに対応し
、位置１４が１６から３１までのアドレスを有するレジ
スタのブロックに対応する等である。 レジスタ１２にストアされた命令のデコーディングの間
、オペランドの有効アドレスはデコード回路３２に導伝
され、そしてオペランドのアドレスとレジスタ３４の内
容物によって特定された禁止されたアドレスとの間の比
較が選択回路３６によってなされる。選択回路３６はフ
ァイル１４内の禁止されたレジスタにアクセスする試み
が検出されると、保護違反信号を発生し、そして「フォ
ルト」が発生され、これは補瞭の動作がとられるように
プロセッサ１０による命令の処理を妨害する。 このようにして多数のタスクに対する変数がレジスタフ
ァイル１４内の違うブ■コック内に同時にストアされて
もよく、そして各タスクに対する変数はその他のタスク
によるアクセスから守られるであろう。
【図面の簡単な説明】
第１図はこの発明のレジスタファイルを採用ザる命令プ
ロセッサのブロック図である。 第２図はこの発明のファイルに１コーカルレジスタを割
当てる際のスタックポインタの使用を例示する。 第３図はこの発明のレジスタファイルとｒｌｔＪ連して
用いられる保護レジスタを例示する。 図において、１０は命令ブロセッナ、１２は命令レジス
タ、１４はレジスタファイル、１６はスタックポインタ
レジスタ、１８は間接ポインタレジスタ、２０は合計器
、２２．２６および３０はＡＮＤゲート、２４は第２の
合計器、２８は第３の合計器、３２はデコード回路、３
４は保護レジスタ、３６は選択回路、１００，１０２．
１０４、１０６．１０８．１１０．１１２．１１４．１
１６．１１８．１２０．１２２．１２４．１２６．１２
８および１３０はローカルレジスタである。 特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーボレーテツド フ０ククター

Claims (12)

    【特許請求の範囲】
  1. （１）各々が複数個のオペランド部分を含む命令をサイ
    クル的に実行する実行時間の記憶割当てを提供するデジ
    タルプロセッサ制御であって；記憶割当信号の実行時間
    発生のためのスタック手段と； 前記記憶割当信号と前記複数個の命令オペランド部分の
    各々に応答し、各々が前記オペランドロケーションの１
    つを示す複数個の信号をそこから発生するための手段と
    ；さらに 各々がロケーション指示部を有する複数個のレジスタを
    有し、前記複数個のオペランドロケーション信号に応答
    し、前記第１のロケーションを示す前記オペランドロケ
    ーション信号の予め定められたものを受取ると、第１の
    ロケーション指示部を有する前記レジスタの内容物を読
    出し、そして前記第２のロケーションを示す前記オペラ
    ンドロケーション信号の予め定められたものを受取ると
    、第２のロケーション指示部を有する前記レジスタの内
    容物を書込むためのファイル手段とを含む、制御。
  2. （２）前記ファイル手段内の前記複数個のレジスタが連
    続のロケーション指示部を有する第１のセットと連続の
    ロケーション指示部を有する第２のセットを含み、指示
    部の前記第１および第のセットは互いに予め定められた
    数値関係を有し、前記オペランドロケーション信号発生
    手段は；各々が前記記憶割当信号と前記命令オペランド
    部分の予め定められたものの予め定められた部分に応答
    し、相対ロケーション信号を発生するための複数個の論
    理回路手段と； 各々が第１の入力で前記命令オペランド部分の予め定め
    られたものを示す信号を受取り、そして第２の入力で前
    記論理回路手段の予め定められたものによって発生され
    た前記相対ロケーション信号を受取り、オペランドロケ
    ーション信号の予め定められたものを発生するための複
    数個の合計手段とを含む、特許請求の範囲１項に記載の
    デジタルプロセッサ制御。
  3. （３）前記ファイル手段内の前記レジスタのユーザの選
    択可能なもののアクセス保護をさらに提供し、前記複数
    個のオペランドロケーション信号と、前記ユーザの選択
    可能なレジスタアクセス保護を示す信号とに応答し、保
    護違反信号を発生するための手段をさらに含む、特許請
    求の範囲第１項に記載のデジタルプロセッサ制御。
  4. （４）前記ファイル手段の前記レジスタのユーザの選択
    可能なもののアクセス保護をさらに提供し、前記複数個
    のオペランドロケーション信号と、前記ユーザの選択可
    能なレジスタアクセス保護を示す信号とに応答し、保護
    違反信号を発生するための手段をさらに含む、特許請求
    の範囲第２項に記載のデジタルプロセッサ制御。
  5. （５）前記ファイル手段内の前記レジスタが予め定めら
    れた数のブロックに分割され、各ブロックは連続のロケ
    ーション指示部を有する予め定められた数のレジスタを
    含み、そして前記保護違反信号発生手段が前記ユーザの
    選択されたアクセス保護を示す複数ビットの値をストア
    するための手段を含み、その各ビット位置は前記ブロッ
    クの予め定められたものに対応する、特許請求の範囲第
    ３項に記載のデジタルプロセッサ制御。
  6. （６）前記ファイル手段内の前記レジスタが予め定めら
    れた数のブロックに分割され、各ブロックは連続のロケ
    ーション指示部を有する予め定められた数のレジスタを
    含み、そして前記保護違反信号発生手段が前記ユーザの
    選択したアクセス保護を示す複数ビットの値をストアす
    るための手段を含み、その各ビット位置は前記ブロック
    の予め定められたものに対応する、特許請求の範囲第４
    項に記載のデジタルプロセッサ制御。
  7. （７）前記ファイル手段内の前記レジスタの予め定めら
    れたものが間接ポインタである、特許請求の範囲第１項
    記載のデジタルプロセッサ制御。
  8. （８）前記複数個のオペランド部分が第１および第２の
    読出オペランドおよび第１の書込オペランドを含む、特
    許請求の範囲第１項に記載のデジタルプロセッサ制御。
  9. （９）各々が複数個のオペランド部分を含む命令をサイ
    クル的に実行するデジタルプロセッサ制御による実行時
    間記憶割当ての方法であって、前記命令の予め定められ
    たシーケンスは手順を形成し、前記制御は各々がロケー
    ション指示部を有するレジスタのファイルを有し： ａ）手順に入るとスタックポインタをセットする段階と
    ； ｂ）前記手順内の前記命令の前記演算部分の各々に対し
    て、前記スタックポインタに関する有効なオペランドレ
    ジスタ行先を計算する段階と；さらに ｃ）段階（ａ）で始められた前記手順によって呼出され
    た手順に入ると、前記スタックポインタを再びセットし
    、そのため段階（ａ）で始められた手順に対して割当て
    られた記憶と前記手順によって呼出された前記手順に割
    当てられた記憶との間に予め定められた交信のオーバラ
    ップを提供する、段階とを含む、方法。
  10. （１０）前記レジスタのファイルが予め定められた数の
    ブロックに分割され、各ブロックが連続のロケーション
    指示部を有する予め定められた数のレジスタを含み、： ｄ）禁止されたアクセスブロックとして前記ブロックを
    示し、； ｅ）前記禁止されたアクセスブロックの１つ内の段階（
    ｂ）で計算された有効アドレスを有するオペランド部分
    を有する命令の実行を放棄する、ユーザの選択可能なレ
    ジスタアクセス保護段階をさらに含む、特許請求の範囲
    第９項に記載の実行時間記憶割当方法。
  11. （１１）前記デジタルプロセッサ制御が多数のタスクを
    実行することができ： ｆ）前記多数のタスクの各タスクに対して、禁止された
    アクセスブロックとして前記ブロックの相互に排他的な
    ものを示す段階をさらに含む、特許請求の範囲第１０項
    に記載の実行時間記憶割当方法。
  12. （１２）レジスタの前記ファイルが連続のロケーション
    指示部の第１のセットと、連続のロケーション指示部の
    第２のセットとを有し、指示部の前記第１および第２の
    セットは互いに予め定められた数値関係を有し、そして
    段階（ｂ）は前記予め定められた数値関係を参照するこ
    とによって前記第２のセット内の有効な指示部の前記計
    算をさらに要求する、特許請求の範囲第９項に記載の実
    行時間記憶割当方法。
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