JPH0546480A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH0546480A JPH0546480A JP3205922A JP20592291A JPH0546480A JP H0546480 A JPH0546480 A JP H0546480A JP 3205922 A JP3205922 A JP 3205922A JP 20592291 A JP20592291 A JP 20592291A JP H0546480 A JPH0546480 A JP H0546480A
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical
- physical
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 本発明は、メモリアクセス方式に関し、加算
動作の低速性を排してＣＰＵサイクルの向上を図ること
を目的とする。 【構成】 論理アドレスの上位アドレス部分とメモリス
タートアドレスとの和を上位アドレス部分とし、論理ア
ドレスの下位アドレス部分を下位アドレス部分として物
理アドレスを生成する実アドレス生成モードとを有して
生成された物理アドレスでメモリをアクセスする情報処
理システムにおいて、論理アドレスの上位アドレス部分
と前記メモリスタートアドレスとの和をＴＬＢに格納
し、上位アドレス部分でＴＬＢを索引して得たアドレス
部分を実アドレス生成モードにおける物理アドレスの上
位アドレス部分とすることを特徴とする。
動作の低速性を排してＣＰＵサイクルの向上を図ること
を目的とする。 【構成】 論理アドレスの上位アドレス部分とメモリス
タートアドレスとの和を上位アドレス部分とし、論理ア
ドレスの下位アドレス部分を下位アドレス部分として物
理アドレスを生成する実アドレス生成モードとを有して
生成された物理アドレスでメモリをアクセスする情報処
理システムにおいて、論理アドレスの上位アドレス部分
と前記メモリスタートアドレスとの和をＴＬＢに格納
し、上位アドレス部分でＴＬＢを索引して得たアドレス
部分を実アドレス生成モードにおける物理アドレスの上
位アドレス部分とすることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、論理アドレス及びメモ
リスタートアドレスからの物理アドレスの生成を改良し
たメモリアクセス方式に関する。
リスタートアドレスからの物理アドレスの生成を改良し
たメモリアクセス方式に関する。
【０００２】情報処理システムにおいては、そこで実行
されるプログラムは、高級言語（プログラミング言語）
で作成されている。そのプログラムにおけるアドレス
は、仮想記憶方式の中での論理アドレスで表されてい
る。従って、情報処理システム内の実際のメモリをアク
セスするのには、論理アドレスから動的アドレス変換を
して実アドレス（物理アドレス）部分を生成し、このア
ドレス部分を上位アドレス部分とし、前記論理アドレス
の下位アドレス部分を下位アドレス部分とする実アドレ
ス（物理アドレス）を生成してその物理アドレスでメモ
リをアクセスする動的アドレス変換モード（以下、Ｖモ
ードという。）があるほか、実際のメモリをアクセスす
るのに、前記論理アドレスの上位アドレスとメモリのス
タートアドレスとの加算を行ない、該加算値を上位アド
レス部分とし、前記論理アドレスの下位アドレスとして
構成される物理アドレスを生成してその物理アドレスで
メモリをアクセスする実アドレス生成モード（以下、Ｒ
モードという。）もある。このような物理アドレスの生
成に要する時間は、実際の処理に要する時間以外の時間
であり、時間を無駄に費やすことになるので、そのよう
な時間は、短ければ短いほど、システムの処理性能を向
上させることになる。
されるプログラムは、高級言語（プログラミング言語）
で作成されている。そのプログラムにおけるアドレス
は、仮想記憶方式の中での論理アドレスで表されてい
る。従って、情報処理システム内の実際のメモリをアク
セスするのには、論理アドレスから動的アドレス変換を
して実アドレス（物理アドレス）部分を生成し、このア
ドレス部分を上位アドレス部分とし、前記論理アドレス
の下位アドレス部分を下位アドレス部分とする実アドレ
ス（物理アドレス）を生成してその物理アドレスでメモ
リをアクセスする動的アドレス変換モード（以下、Ｖモ
ードという。）があるほか、実際のメモリをアクセスす
るのに、前記論理アドレスの上位アドレスとメモリのス
タートアドレスとの加算を行ない、該加算値を上位アド
レス部分とし、前記論理アドレスの下位アドレスとして
構成される物理アドレスを生成してその物理アドレスで
メモリをアクセスする実アドレス生成モード（以下、Ｒ
モードという。）もある。このような物理アドレスの生
成に要する時間は、実際の処理に要する時間以外の時間
であり、時間を無駄に費やすことになるので、そのよう
な時間は、短ければ短いほど、システムの処理性能を向
上させることになる。
【０００３】
【従来の技術】従来の論理アドレスから物理アドレスを
生成する回路例を図４に示す。図４は、前記Ｖモード及
び及びＲモードで物理アドレスを生成する物理アドレス
生成回路を示している。図４内の２０はＣＰＵを示し、
３０はＣＰＵ２０に外付けで設けられるアドレス変換テ
ーブル（以下、ＴＬＢ３０という。）である。ＣＰＵ２
０には、論理アドレスレジスタ（ＬＡＤ）２１、仮想ア
ドレス／実アドレス識別フラグ格納域（以下、ＶＲＭと
いう。）２２、メモリスタートアドレスレジスタ２３、
加算回路２４、マルチプレクサ２５、物理アドレスレジ
スタ（ＰＡＤ）２６、ＴＬＢミスヒット検出回路２７、
及びアンド回路２８がある。
生成する回路例を図４に示す。図４は、前記Ｖモード及
び及びＲモードで物理アドレスを生成する物理アドレス
生成回路を示している。図４内の２０はＣＰＵを示し、
３０はＣＰＵ２０に外付けで設けられるアドレス変換テ
ーブル（以下、ＴＬＢ３０という。）である。ＣＰＵ２
０には、論理アドレスレジスタ（ＬＡＤ）２１、仮想ア
ドレス／実アドレス識別フラグ格納域（以下、ＶＲＭと
いう。）２２、メモリスタートアドレスレジスタ２３、
加算回路２４、マルチプレクサ２５、物理アドレスレジ
スタ（ＰＡＤ）２６、ＴＬＢミスヒット検出回路２７、
及びアンド回路２８がある。
【０００４】前記物理アドレス生成回路の動作が開始さ
れるのに先だって、図示しないアドレス設定制御回路か
ら論理アドレスレジスタ２１に論理アドレスが設定され
ると共に、ＶＲＭ２２にＶモードか、Ｒモードかを示す
２進ビット（以下、Ｖ／Ｒフラグという。）が設定され
る。又、スタートアドレスレジスタ２３にメモリのスタ
ートアドレスが設定される。論理アドレスレジスタ２１
に設定された論理アドレスの上位アドレス部分（以下、
論理ぺージアドレス部分という。）は、ＴＬＢ３０の索
引のためＴＬＢ３０へ供給されると共に、加算回路２４
の加算入力へ供給される。前記論理アドレスの論理ぺー
ジアドレス部分でＴＬＢ３０が索引されて生成しようと
する物理アドレスの上位アドレス部分が出力されるのと
並行して、加算回路２４からは、スタートアドレスレジ
スタ２３に設定されたスタートアドレスと、前記論理ア
ドレスの論理ぺージアドレス部分との和（以下、ＭＳＳ
Ａ加算という。）、即ち生成しようとする物理アドレス
の上位アドレス部分が出力される。
れるのに先だって、図示しないアドレス設定制御回路か
ら論理アドレスレジスタ２１に論理アドレスが設定され
ると共に、ＶＲＭ２２にＶモードか、Ｒモードかを示す
２進ビット（以下、Ｖ／Ｒフラグという。）が設定され
る。又、スタートアドレスレジスタ２３にメモリのスタ
ートアドレスが設定される。論理アドレスレジスタ２１
に設定された論理アドレスの上位アドレス部分（以下、
論理ぺージアドレス部分という。）は、ＴＬＢ３０の索
引のためＴＬＢ３０へ供給されると共に、加算回路２４
の加算入力へ供給される。前記論理アドレスの論理ぺー
ジアドレス部分でＴＬＢ３０が索引されて生成しようと
する物理アドレスの上位アドレス部分が出力されるのと
並行して、加算回路２４からは、スタートアドレスレジ
スタ２３に設定されたスタートアドレスと、前記論理ア
ドレスの論理ぺージアドレス部分との和（以下、ＭＳＳ
Ａ加算という。）、即ち生成しようとする物理アドレス
の上位アドレス部分が出力される。
【０００５】これらの並行して生成される物理アドレス
の上位アドレス部分のいずれか一方が、ＶＲＭ２２に設
定されたＶ／Ｒフラグの指定に従ってマルチプレクサ２
５で選択されて出力される。Ｖ／Ｒフラグが“１”（Ｖ
モード）であるならば、ＴＬＢ３０から出力された物理
アドレスの上位アドレス部分が選択され、又Ｖ／Ｒフラ
グが“０”（Ｒモード）であるならば、加算回路２４か
ら出力された物理アドレスの上位アドレス部分が選択さ
れる。選択された物理アドレスの上位アドレス部分は、
物理アドレスレジスタ２６の上位アドレス部分に設定さ
れる。又、物理アドレスレジスタ２６の下位アドレス部
分には、論理アドレスレジスタ２１に設定された論理ア
ドレスの下位アドレス部分が設定される。
の上位アドレス部分のいずれか一方が、ＶＲＭ２２に設
定されたＶ／Ｒフラグの指定に従ってマルチプレクサ２
５で選択されて出力される。Ｖ／Ｒフラグが“１”（Ｖ
モード）であるならば、ＴＬＢ３０から出力された物理
アドレスの上位アドレス部分が選択され、又Ｖ／Ｒフラ
グが“０”（Ｒモード）であるならば、加算回路２４か
ら出力された物理アドレスの上位アドレス部分が選択さ
れる。選択された物理アドレスの上位アドレス部分は、
物理アドレスレジスタ２６の上位アドレス部分に設定さ
れる。又、物理アドレスレジスタ２６の下位アドレス部
分には、論理アドレスレジスタ２１に設定された論理ア
ドレスの下位アドレス部分が設定される。
【０００６】又、ＴＬＢ３０から出力された物理アドレ
スの上位アドレス部分は、ＴＬＢミスヒット検出回路２
７へ供給されてＴＬＢミスヒット検出に供され、もしＴ
ＬＢミスヒットであれば、出力されて来るＴＬＢミスヒ
ット検出信号がアンド回路２８を経て出力されてＴＬＢ
ミスヒット割り込み信号として用いられる。
スの上位アドレス部分は、ＴＬＢミスヒット検出回路２
７へ供給されてＴＬＢミスヒット検出に供され、もしＴ
ＬＢミスヒットであれば、出力されて来るＴＬＢミスヒ
ット検出信号がアンド回路２８を経て出力されてＴＬＢ
ミスヒット割り込み信号として用いられる。
【０００７】
【発明が解決しようとする課題】前述のようなＶモード
において、物理アドレスの上位アドレス部分を生成する
第１のアドレス生成系によって、その上位アドレス部分
を生成するのに要する時間と、Ｒモードにおいて、物理
アドレスの上位アドレス部分を生成する第２のアドレス
生成系によって、その上位アドレス部分を生成するのに
要する時間とは、ほぼ同じに設定し得るようになって来
ており、いずれかのアドレス生成系におけるアドレス生
成に要する時間が長く、それがため、アドレス生成に要
する時間が長いアドレス生成系に全体のアドレス生成系
が引きずられて物理アドレスの生成の高速化が阻まれる
ということはなくなっている。
において、物理アドレスの上位アドレス部分を生成する
第１のアドレス生成系によって、その上位アドレス部分
を生成するのに要する時間と、Ｒモードにおいて、物理
アドレスの上位アドレス部分を生成する第２のアドレス
生成系によって、その上位アドレス部分を生成するのに
要する時間とは、ほぼ同じに設定し得るようになって来
ており、いずれかのアドレス生成系におけるアドレス生
成に要する時間が長く、それがため、アドレス生成に要
する時間が長いアドレス生成系に全体のアドレス生成系
が引きずられて物理アドレスの生成の高速化が阻まれる
ということはなくなっている。
【０００８】ところが、半導体技術の発達により、ＴＬ
ＢをＣＰＵ２０内に内蔵して論理アドレスから物理アド
レスを生成することが可能になって来ている。そのた
め、ＴＬＢをＲＡＭで構成する前記第１のアドレス生成
系の方が、ＲＡＭの高速性によって、前記物理アドレス
の上位アドレス部分を生成するのに要する時間が短くな
り、今度は、ＭＳＳＡ加算における動作時間が、アドレ
ス生成の隘路であるという問題が生じている。
ＢをＣＰＵ２０内に内蔵して論理アドレスから物理アド
レスを生成することが可能になって来ている。そのた
め、ＴＬＢをＲＡＭで構成する前記第１のアドレス生成
系の方が、ＲＡＭの高速性によって、前記物理アドレス
の上位アドレス部分を生成するのに要する時間が短くな
り、今度は、ＭＳＳＡ加算における動作時間が、アドレ
ス生成の隘路であるという問題が生じている。
【０００９】本発明は、斯かる技術的課題に鑑みて創作
されたもので、前述のようなＭＳＳＡ加算を不要にして
その低速性を排してＣＰＵサイクルの向上を達成するメ
モリアクセス方式を提供することをその目的とする。
されたもので、前述のようなＭＳＳＡ加算を不要にして
その低速性を排してＣＰＵサイクルの向上を達成するメ
モリアクセス方式を提供することをその目的とする。
【００１０】
【課題を解決するための手段】図１は、請求項１に係わ
る発明の原理ブロック図を示す。図２は、請求項２に係
わる発明の原理ブロック図を示す。
る発明の原理ブロック図を示す。図２は、請求項２に係
わる発明の原理ブロック図を示す。
【００１１】請求項１に係わる発明は、図１に示すよう
に、論理アドレスの上位アドレス部分１とメモリスター
トアドレスとの和を上位アドレス部分とし、前記論理ア
ドレスの下位アドレス部分５を下位アドレス部分６とし
て物理アドレス７を生成する実アドレス生成モードとを
有して生成された物理アドレス７でメモリをアクセスす
る情報処理システムにおいて、前記論理アドレスの上位
アドレス部分１と前記メモリスタートアドレスとの和を
前記ＴＬＢ２に格納し、前記上位アドレス部分１で前記
ＴＬＢ２を索引して得たアドレス部分を前記実アドレス
生成モードにおける物理アドレスの上位アドレス部分４
とすることを特徴とする。
に、論理アドレスの上位アドレス部分１とメモリスター
トアドレスとの和を上位アドレス部分とし、前記論理ア
ドレスの下位アドレス部分５を下位アドレス部分６とし
て物理アドレス７を生成する実アドレス生成モードとを
有して生成された物理アドレス７でメモリをアクセスす
る情報処理システムにおいて、前記論理アドレスの上位
アドレス部分１と前記メモリスタートアドレスとの和を
前記ＴＬＢ２に格納し、前記上位アドレス部分１で前記
ＴＬＢ２を索引して得たアドレス部分を前記実アドレス
生成モードにおける物理アドレスの上位アドレス部分４
とすることを特徴とする。
【００１２】請求項２に係わる発明は、図２に示すよう
に、請求項１に記載のメモリアクセス方式において、論
理アドレスの上位アドレス部分とメモリスタートアドレ
スとの和を格納するＴＬＢ２に実アドレス生成モードフ
ラグ８も格納し、前記ＴＬＢ２を索引して実アドレス生
成モードにおける上位アドレス部分４を生成する際に、
前記ＴＬＢ２から読み出された実アドレス生成モードフ
ラグ８と仮想アドレス／実アドレス識別フラグ格納域２
２から読み出されたモード識別フラグとの不一致のと
き、ＴＬＢミスヒット表示割り込み信号１１を発生する
ことを特徴とする。図２において、１０は、前記ＴＬＢ
２から読み出された実アドレス生成モードフラグ８と仮
想アドレス／実アドレス識別フラグ格納域２２から読み
出されたモード識別フラグとを比較する比較回路であ
る。
に、請求項１に記載のメモリアクセス方式において、論
理アドレスの上位アドレス部分とメモリスタートアドレ
スとの和を格納するＴＬＢ２に実アドレス生成モードフ
ラグ８も格納し、前記ＴＬＢ２を索引して実アドレス生
成モードにおける上位アドレス部分４を生成する際に、
前記ＴＬＢ２から読み出された実アドレス生成モードフ
ラグ８と仮想アドレス／実アドレス識別フラグ格納域２
２から読み出されたモード識別フラグとの不一致のと
き、ＴＬＢミスヒット表示割り込み信号１１を発生する
ことを特徴とする。図２において、１０は、前記ＴＬＢ
２から読み出された実アドレス生成モードフラグ８と仮
想アドレス／実アドレス識別フラグ格納域２２から読み
出されたモード識別フラグとを比較する比較回路であ
る。
【００１３】
【作用】論理アドレスから物理アドレスを生成する実ア
ドレス生成モードにおいて、ＴＬＢ２が前記論理アドレ
スの上位アドレス部分１で索引され、前記論理アドレス
の上位アドレス部分１と前記メモリスタートアドレスと
の和が読み出されて物理アドレスの上位アドレス部分４
とされる。該物理アドレスの下位アドレス部分は、従来
と同様に前記論理アドレスの下位アドレス部分とされ
る。
ドレス生成モードにおいて、ＴＬＢ２が前記論理アドレ
スの上位アドレス部分１で索引され、前記論理アドレス
の上位アドレス部分１と前記メモリスタートアドレスと
の和が読み出されて物理アドレスの上位アドレス部分４
とされる。該物理アドレスの下位アドレス部分は、従来
と同様に前記論理アドレスの下位アドレス部分とされ
る。
【００１４】従って、ＴＬＢ２をＣＰＵに内蔵されるＲ
ＡＭで構成する場合に、論理アドレスから物理アドレス
を生成する系での動作速度を高速化する上で隘路となっ
ていた従来加算回路の動作速度の影響を除くことができ
る。
ＡＭで構成する場合に、論理アドレスから物理アドレス
を生成する系での動作速度を高速化する上で隘路となっ
ていた従来加算回路の動作速度の影響を除くことができ
る。
【００１５】又、請求項２によれば、前述のように構築
される論理アドレスから物理アドレスを生成する系のＴ
ＬＢ２に生ずるミスヒットは、ＴＬＢミスヒット表示割
り込み信号１１として出力されてそのミスヒット処理も
行われ、前記系の信頼性の維持に役立つ。
される論理アドレスから物理アドレスを生成する系のＴ
ＬＢ２に生ずるミスヒットは、ＴＬＢミスヒット表示割
り込み信号１１として出力されてそのミスヒット処理も
行われ、前記系の信頼性の維持に役立つ。
【００１６】
【実施例】図３は、本発明の一実施例を示す。この図に
おいて、参照番号２１、２２、２６、２７は、図４にお
いて説明した構成要素と同じであるので、その説明は繰
り返さない。
おいて、参照番号２１、２２、２６、２７は、図４にお
いて説明した構成要素と同じであるので、その説明は繰
り返さない。
【００１７】ＴＬＢ４０は、図４について説明したＴＬ
Ｂ３０に格納されている内容の他に、論理アドレス設定
回路（図示せず）によって論理アドレスレジスタ２１に
設定された論理ぺージアドレス部分で指定されるＶモー
ド対応の格納位置には“１”のＶ／Ｒビット及び従来同
様の物理アドレスの上位アドレス部分が、又前記論理ア
ドレス部分で指定されるＲモード対応の格納位置には
“０”のＶ／Ｒビット及び論理ぺージアドレス部分とス
タートアドレスとの和（ＭＳＳＡ加算値）（ＰＡ）を格
納している点において、図４について説明したＴＬＢ３
０と相違する。“１”のＶ／Ｒビット及び“０”のＶ／
Ｒビットは、請求項２のモード識別フラグを表す。この
ＰＡは、物理アドレスレジスタ２６の上位アドレス部分
に供給される。物理アドレスレジスタ２６の下位アドレ
ス部分には、図４について説明したと同様、論理アドレ
スレジスタ２１の下位アドレス部分が供給される。
Ｂ３０に格納されている内容の他に、論理アドレス設定
回路（図示せず）によって論理アドレスレジスタ２１に
設定された論理ぺージアドレス部分で指定されるＶモー
ド対応の格納位置には“１”のＶ／Ｒビット及び従来同
様の物理アドレスの上位アドレス部分が、又前記論理ア
ドレス部分で指定されるＲモード対応の格納位置には
“０”のＶ／Ｒビット及び論理ぺージアドレス部分とス
タートアドレスとの和（ＭＳＳＡ加算値）（ＰＡ）を格
納している点において、図４について説明したＴＬＢ３
０と相違する。“１”のＶ／Ｒビット及び“０”のＶ／
Ｒビットは、請求項２のモード識別フラグを表す。この
ＰＡは、物理アドレスレジスタ２６の上位アドレス部分
に供給される。物理アドレスレジスタ２６の下位アドレ
ス部分には、図４について説明したと同様、論理アドレ
スレジスタ２１の下位アドレス部分が供給される。
【００１８】ＴＬＢ４０の索引出力は、ＴＬＢミスヒッ
ト検出回路２７へ供給され、又Ｖ／Ｒビットは、排他的
オア回路４２及びアンド回路４３の一方の入力へ供給さ
れる。排他的オア回路４２及びアンド回路４３の他方の
入力には、ＶＲＭ２２の出力が供給される。アンド回路
４３の出力は、Ｖモード時のＴＬＢミスヒット検出回路
２７の出力と共にアンド回路４４へ供給される。アンド
回路４４の出力は、排他的オア回路４２の出力と共にオ
ア回路４５へ供給される。
ト検出回路２７へ供給され、又Ｖ／Ｒビットは、排他的
オア回路４２及びアンド回路４３の一方の入力へ供給さ
れる。排他的オア回路４２及びアンド回路４３の他方の
入力には、ＶＲＭ２２の出力が供給される。アンド回路
４３の出力は、Ｖモード時のＴＬＢミスヒット検出回路
２７の出力と共にアンド回路４４へ供給される。アンド
回路４４の出力は、排他的オア回路４２の出力と共にオ
ア回路４５へ供給される。
【００１９】図３において、論理アドレスレジスタ２１
は、図１及び第２図の論理アドレスの上位アドレス部分
１、及び下位アドレス部分５に対応し、物理アドレスレ
ジスタ２６は、図１及び図２の物理アドレスの上位アド
レス部分４、及び下位アドレス部分６に対応する。ＴＬ
Ｂ４０は、図１及び図２のＴＬＢ２、及び実アドレス生
成モードフラグ８に対応する。排他的オア回路４２は、
図２の比較回路１０に対応し、排他的オア回路４２の出
力信号は、図２のＴＬＢミスヒット表示割り込み信号１
１に対応する。
は、図１及び第２図の論理アドレスの上位アドレス部分
１、及び下位アドレス部分５に対応し、物理アドレスレ
ジスタ２６は、図１及び図２の物理アドレスの上位アド
レス部分４、及び下位アドレス部分６に対応する。ＴＬ
Ｂ４０は、図１及び図２のＴＬＢ２、及び実アドレス生
成モードフラグ８に対応する。排他的オア回路４２は、
図２の比較回路１０に対応し、排他的オア回路４２の出
力信号は、図２のＴＬＢミスヒット表示割り込み信号１
１に対応する。
【００２０】このように構成されるアドレス生成回路の
動作を以下に説明する。図示しない公知の論理アドレス
設定回路から論理アドレスレジスタ２１に論理アドレス
が設定されると共に、ＶＲＭ２２には、Ｖ／Ｒビットが
書き込まれる。前記論理アドレスの論理ぺージアドレス
部分は、ＴＬＢ４０へ供給される。Ｖモードにおいて、
ＴＬＢ４０から論理ぺージアドレス部分対応に変換出力
されて来る上位物理アドレス部分は、物理アドレスレジ
スタ２６の上位アドレスセット位置にセットされる。そ
の物理アドレス部分は、又ＴＬＢミスヒット検出回路２
７へ供給され、Ｖ／Ｒビットは、排他的オア回路４２及
びアンド回路４３へ供給される。 ＴＬＢ４０からのＶ
／Ｒビットと、ＶＲＭ２２からのＶ／Ｒビットとが、共
に“１”によってＶモードを示しているならば、アンド
回路４３から高レベルの信号を発生し、変換出力されて
来た上位物理アドレス部分を用いてＴＬＢミスヒット検
出をＴＬＢミスヒット検出回路２７で行なう。もしＴＬ
Ｂミスヒット検出が出るならば、アンド回路４４、そし
て、オア回路４５を経てＴＬＢミスヒット割り込み信号
を出力してＴＬＢミスヒットの処理に入る。又、ＴＬＢ
４０から出力されて来るＶ／Ｒビット、又はＶＲＭ２２
から出力されて来るＶ／Ｒビットのいずれかが“０”と
なっているならば、ＴＬＢミスヒット発生としてＴＬＢ
ミスヒットの処理に入る。
動作を以下に説明する。図示しない公知の論理アドレス
設定回路から論理アドレスレジスタ２１に論理アドレス
が設定されると共に、ＶＲＭ２２には、Ｖ／Ｒビットが
書き込まれる。前記論理アドレスの論理ぺージアドレス
部分は、ＴＬＢ４０へ供給される。Ｖモードにおいて、
ＴＬＢ４０から論理ぺージアドレス部分対応に変換出力
されて来る上位物理アドレス部分は、物理アドレスレジ
スタ２６の上位アドレスセット位置にセットされる。そ
の物理アドレス部分は、又ＴＬＢミスヒット検出回路２
７へ供給され、Ｖ／Ｒビットは、排他的オア回路４２及
びアンド回路４３へ供給される。 ＴＬＢ４０からのＶ
／Ｒビットと、ＶＲＭ２２からのＶ／Ｒビットとが、共
に“１”によってＶモードを示しているならば、アンド
回路４３から高レベルの信号を発生し、変換出力されて
来た上位物理アドレス部分を用いてＴＬＢミスヒット検
出をＴＬＢミスヒット検出回路２７で行なう。もしＴＬ
Ｂミスヒット検出が出るならば、アンド回路４４、そし
て、オア回路４５を経てＴＬＢミスヒット割り込み信号
を出力してＴＬＢミスヒットの処理に入る。又、ＴＬＢ
４０から出力されて来るＶ／Ｒビット、又はＶＲＭ２２
から出力されて来るＶ／Ｒビットのいずれかが“０”と
なっているならば、ＴＬＢミスヒット発生としてＴＬＢ
ミスヒットの処理に入る。
【００２１】Ｒモードにおいては、ＴＬＢ４０から論理
ぺージアドレス部分対応の上位物理アドレス部分（ＭＳ
ＳＡ加算値）（ＰＡ）が出力されて来る。そのＭＳＳＡ
加算値は、物理アドレスの上位アドレス部分として物理
アドレスレジスタ２６の上位アドレスセット位置にセッ
トされる。このときに、ＴＬＢ４０から出力されて来る
Ｖ／Ｒビットも、ＶＲＭ２２から出力されて来るＶ／Ｒ
ビットも、通常は、“０”であるから、排他的オア回路
４２から出力は発生されず、ＴＬＢミスヒットを起こし
ていないとして、メモリのアクセスに入る。
ぺージアドレス部分対応の上位物理アドレス部分（ＭＳ
ＳＡ加算値）（ＰＡ）が出力されて来る。そのＭＳＳＡ
加算値は、物理アドレスの上位アドレス部分として物理
アドレスレジスタ２６の上位アドレスセット位置にセッ
トされる。このときに、ＴＬＢ４０から出力されて来る
Ｖ／Ｒビットも、ＶＲＭ２２から出力されて来るＶ／Ｒ
ビットも、通常は、“０”であるから、排他的オア回路
４２から出力は発生されず、ＴＬＢミスヒットを起こし
ていないとして、メモリのアクセスに入る。
【００２２】しかし、ＴＬＢ４０から出力されて来るＶ
／Ｒビット、又はＶＲＭ２２から出力されて来るＶ／Ｒ
ビットのいずれかが“１”となっているならば、ＴＬＢ
ミスヒット発生としてＴＬＢミスヒットの処理に入る。
／Ｒビット、又はＶＲＭ２２から出力されて来るＶ／Ｒ
ビットのいずれかが“１”となっているならば、ＴＬＢ
ミスヒット発生としてＴＬＢミスヒットの処理に入る。
【００２３】なお、前記実施例においては、ＣＰＵと同
一半導体基板上にＴＬＢを形成せしめた例を示したが、
他の半導体基板上にＴＬＢを形成して同様なアドレス生
成を為しめる構成としてもよい。又、ＰＡにつき、ＴＬ
Ｂミスヒット発生の有無検出を行なう構成を付加しても
よい。
一半導体基板上にＴＬＢを形成せしめた例を示したが、
他の半導体基板上にＴＬＢを形成して同様なアドレス生
成を為しめる構成としてもよい。又、ＰＡにつき、ＴＬ
Ｂミスヒット発生の有無検出を行なう構成を付加しても
よい。
【００２４】
【発明の効果】以上説明したように本発明によれば、論
理アドレスの上位アドレス部分とメモリスタートアドレ
スとの和から物理アドレスを生成する実アドレス生成モ
ードにおける前記和を半導体メモリで構成されるＴＬＢ
に格納するようにしたので、前記和を発生させる加算回
路が実アドレス生成系の動作速度の隘路となってしまう
のを回避することができる。又、実アドレス生成モード
フラグと、仮想アドレス／実アドレス識別フラグ格納域
から読み出されるモード識別フラグとの比較を行なう手
段を設けることにより、前述のような回路構成における
信頼性も得られる。
理アドレスの上位アドレス部分とメモリスタートアドレ
スとの和から物理アドレスを生成する実アドレス生成モ
ードにおける前記和を半導体メモリで構成されるＴＬＢ
に格納するようにしたので、前記和を発生させる加算回
路が実アドレス生成系の動作速度の隘路となってしまう
のを回避することができる。又、実アドレス生成モード
フラグと、仮想アドレス／実アドレス識別フラグ格納域
から読み出されるモード識別フラグとの比較を行なう手
段を設けることにより、前述のような回路構成における
信頼性も得られる。
【図１】請求項１に係わる発明の原理ブロック図であ
る。
る。
【図２】請求項２に係わる発明の原理ブロック図であ
る。
る。
【図３】請求項１及び請求項２に係わる発明の一実施例
を示す図である。
を示す図である。
【図４】従来の物理アドレス生成回路を示す図である。
１ 論理アドレスの上位アドレス部分 ２ ＴＬＢ ３ ＴＬＢから索引されたアドレス部分 ４ 物理アドレスの上位アドレス部分 ５ 論理アドレスの下位アドレス部分 ６ 物理アドレスの下位アドレス部分 ７ 物理アドレス ８ 実アドレス生成モードフラグ ９ 仮想アドレス／実アドレス識別フラグ格納域 １０ 比較回路 １１ ＴＬＢミスヒット割り込み信号 ２１ 論理アドレスレジスタ ２２ ＶＲＭ ２６ 物理アドレスレジスタ ４０ ＴＬＢ ４２ 排他的オア回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシヤイ・チヨンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 論理アドレスの上位アドレス部分（１）
でＴＬＢを索引して出力された第１のアドレス部分を上
位アドレス部分（４）とし、前記論理アドレスの下位ア
ドレス部分（５）を下位アドレス部分（６）として物理
アドレス（７）を生成する動的アドレス変換モードと、 前記論理アドレスの上位アドレス部分（１）とメモリス
タートアドレスとの和を上位とし、前記論理アドレスの
下位アドレス部分（５）を下位アドレス部分（６）とし
て物理アドレス（７）を生成する実アドレス生成モード
とを有して生成された物理アドレスでメモリをアクセス
する情報処理システムにおいて、 前記論理アドレスの上位アドレス部分（１）と前記メモ
リスタートアドレスとの和をＴＬＢ（２）に格納し、 前記上位アドレス部分（１）で前記ＴＬＢ（２）を索引
して得たアドレス部分（３）を前記実アドレス生成モー
ドにおける上位アドレス部分（４）とすることを特徴と
するメモリアクセス方式。 - 【請求項２】 請求項１に記載のメモリアクセス方式に
おいて、 論理アドレスの上位アドレス部分とメモリスタートアド
レスとの和を格納するＴＬＢ（２）に実アドレス生成モ
ードフラグ（８）も格納し、 前記ＴＬＢ（２）を索引しての実アドレス生成モードに
おける上位アドレス部分を生成する際に、前記ＴＬＢ
（２）から読み出された実アドレス生成モードフラグ
（８）と、仮想アドレス／実アドレス識別フラグ格納域
（２２）から読み出されたモード識別フラグとの不一致
のとき、ＴＬＢミスヒット割り込み信号（１１）を発生
することを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205922A JPH0546480A (ja) | 1991-08-16 | 1991-08-16 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205922A JPH0546480A (ja) | 1991-08-16 | 1991-08-16 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546480A true JPH0546480A (ja) | 1993-02-26 |
Family
ID=16514966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205922A Pending JPH0546480A (ja) | 1991-08-16 | 1991-08-16 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200035429A (ko) | 2017-07-31 | 2020-04-03 | 가부시끼가이샤 도시바 | 부품 및 반도체 제조 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114346A (ja) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | Ｔｌｂエントリ制御方式 |
-
1991
- 1991-08-16 JP JP3205922A patent/JPH0546480A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114346A (ja) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | Ｔｌｂエントリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200035429A (ko) | 2017-07-31 | 2020-04-03 | 가부시끼가이샤 도시바 | 부품 및 반도체 제조 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4777588A (en) | General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance | |
| US5918250A (en) | Method and apparatus for preloading default address translation attributes | |
| US4483003A (en) | Fast parity checking in cache tag memory | |
| JP3219826B2 (ja) | 情報処理装置 | |
| US4731740A (en) | Translation lookaside buffer control system in computer or virtual memory control scheme | |
| JPH0546480A (ja) | メモリアクセス方式 | |
| US5386521A (en) | Instruction prefetching circuit with a next physical address precalculating circuit | |
| US5815729A (en) | Method and apparatus for on the fly descriptor validation | |
| JPS6220034A (ja) | プログラム状態語切換制御方式 | |
| JPH09223070A (ja) | データ変換回路 | |
| JPH04145553A (ja) | 緩衝記憶装置 | |
| JP2658342B2 (ja) | データ処理装置 | |
| JP2927072B2 (ja) | アクセス権検査装置 | |
| JP2570361B2 (ja) | 記憶制御方式 | |
| JPH0812637B2 (ja) | アドレス変換方式 | |
| JPS63752A (ja) | メモリ保護方式 | |
| JPS58171781A (ja) | 電子計算機 | |
| JPH083806B2 (ja) | 変換索引バッファ構成方式 | |
| JPH04372032A (ja) | キャッシュメモリシステム | |
| JPH0822416A (ja) | キャッシュメモリの制御方法 | |
| JPH0378052A (ja) | 仮想記憶管理方式 | |
| JPH024016B2 (ja) | ||
| JPH09274589A (ja) | キャッシュミスアドレス分布トレース回路 | |
| JPS62197846A (ja) | アドレス変換装置 | |
| JPH05314003A (ja) | キャッシュメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970415 |