JPH083806B2 - 変換索引バッファ構成方式 - Google Patents
変換索引バッファ構成方式Info
- Publication number
- JPH083806B2 JPH083806B2 JP63230717A JP23071788A JPH083806B2 JP H083806 B2 JPH083806 B2 JP H083806B2 JP 63230717 A JP63230717 A JP 63230717A JP 23071788 A JP23071788 A JP 23071788A JP H083806 B2 JPH083806 B2 JP H083806B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
- index buffer
- space
- output
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 多重仮想記憶方式に対応する変換索引バッフアの構成
方式に関し、 ハードウェア量の削減を目的とし、 変換索引バッフアは、物理ページアドレスと空間識別
子のデータを保持し、全ての空間に共通の領域または無
効データの場合空間識別子欄に特定の空間番号を保持す
るよう構成すると共に、論理ページアドレスにより索引
された変換索引バッフアデータ中の空間識別子と走行中
のプログラム空間識別子を比較する比較器と論理ページ
アドレスにより索引された変換索引バッフアデータ中の
空間識別子をデコードし前記特定の空間番号のとき出力
を発生するデコーダと、比較器およびデコーダの出力を
入力とし比較器の比較結果が不一致で共通領域でないと
き並びに無効データのとき出力を発生するゲート回路
と、を備え、ゲート回路の出力を変換索引バッフアフォ
ルト信号として出力するよう構成する。
方式に関し、 ハードウェア量の削減を目的とし、 変換索引バッフアは、物理ページアドレスと空間識別
子のデータを保持し、全ての空間に共通の領域または無
効データの場合空間識別子欄に特定の空間番号を保持す
るよう構成すると共に、論理ページアドレスにより索引
された変換索引バッフアデータ中の空間識別子と走行中
のプログラム空間識別子を比較する比較器と論理ページ
アドレスにより索引された変換索引バッフアデータ中の
空間識別子をデコードし前記特定の空間番号のとき出力
を発生するデコーダと、比較器およびデコーダの出力を
入力とし比較器の比較結果が不一致で共通領域でないと
き並びに無効データのとき出力を発生するゲート回路
と、を備え、ゲート回路の出力を変換索引バッフアフォ
ルト信号として出力するよう構成する。
本発明は仮想記憶方式を用いた情報処理装置における
アドレス変換機構に係り、特に多重仮想空間方式に対応
する変換索引バッフアの構成方式に関する。
アドレス変換機構に係り、特に多重仮想空間方式に対応
する変換索引バッフアの構成方式に関する。
仮想記憶方式を用いた情報処理装置においては、命令
の実行中に論理アドレス（仮想アドレス）を主記憶装置
上の物理アドレス（実アドレス）に変換するため、動的
アドレス変換機構を備えている。動的アドレス変換機構
としては通常、変換索引バッフア（以下、TLBと略記す
る）を備えて高速にアドレス変換を行う。入力された論
理アドレスがTLB中に存在しない場合は、TLBフォルトと
して主記憶に格納されているアドレス変換テーブルから
必要なセグメントを取り出し、TLBから不要のセグメン
トを追い出し入れ換える。
の実行中に論理アドレス（仮想アドレス）を主記憶装置
上の物理アドレス（実アドレス）に変換するため、動的
アドレス変換機構を備えている。動的アドレス変換機構
としては通常、変換索引バッフア（以下、TLBと略記す
る）を備えて高速にアドレス変換を行う。入力された論
理アドレスがTLB中に存在しない場合は、TLBフォルトと
して主記憶に格納されているアドレス変換テーブルから
必要なセグメントを取り出し、TLBから不要のセグメン
トを追い出し入れ換える。
複数のプログラムが各々仮想空間を持つ多重仮想空間
方式を採り、TLBを用いてアドレス変換機構を実現して
いる計算機システムにおいては、TLBの構成は、従来第
５図に示すようになっていた。
方式を採り、TLBを用いてアドレス変換機構を実現して
いる計算機システムにおいては、TLBの構成は、従来第
５図に示すようになっていた。
第５図において、PPAは物理ページアドレスであり、S
IDはアドレス空間を識別する空間識別子である。Ｉはこ
のアドレスのTLBの有効・無効を示す「インバリッドTLB
ビット」（Ｉビットと呼ぶ）であり、Ｃは論理アドレス
で示された空間が全ての空間の共通領域であることを示
す「共通領域ビット」（Ｃビットと呼ぶ）である。Ｉビ
ットおよびＣビットは次のように使用される。
IDはアドレス空間を識別する空間識別子である。Ｉはこ
のアドレスのTLBの有効・無効を示す「インバリッドTLB
ビット」（Ｉビットと呼ぶ）であり、Ｃは論理アドレス
で示された空間が全ての空間の共通領域であることを示
す「共通領域ビット」（Ｃビットと呼ぶ）である。Ｉビ
ットおよびＣビットは次のように使用される。
第６図に示すように、論理ページアドレスにより索引
されたTLBのデータのうち空間識別子SIDは動作中のプロ
グラム空間識別子PSIDと比較器によって比較され、不一
致で且つＣビットが立っていない（共通領域でない）場
合に、TLBフォルト信号を発生する。また、Ｉビットが
立っている（インバリッドTLB）ときには、SIDの一致・
不一致は関係なくTLBフォルト信号を発生する。
されたTLBのデータのうち空間識別子SIDは動作中のプロ
グラム空間識別子PSIDと比較器によって比較され、不一
致で且つＣビットが立っていない（共通領域でない）場
合に、TLBフォルト信号を発生する。また、Ｉビットが
立っている（インバリッドTLB）ときには、SIDの一致・
不一致は関係なくTLBフォルト信号を発生する。
最近の計算機システムでは、主記憶容量の増大が盛ん
に行われており、それに伴ってTLB内の物理ページアド
レス（PPA）の増大が起こっている。この物理ページア
ドレスの増大によりTLBの容量も増大してくるという問
題がある。
に行われており、それに伴ってTLB内の物理ページアド
レス（PPA）の増大が起こっている。この物理ページア
ドレスの増大によりTLBの容量も増大してくるという問
題がある。
また、個々のプログラムの規模の増大によって一つの
空間の容量を大きくしたいという要望が強い。またさら
に、TLBのヒット率（TLBフォルトの起きない率）を高め
るため、大容量のTLBを持つという要望がある。
空間の容量を大きくしたいという要望が強い。またさら
に、TLBのヒット率（TLBフォルトの起きない率）を高め
るため、大容量のTLBを持つという要望がある。
このようなTLB容量の増大の要求により、ハードウェ
ア量が増大するという問題点がある。
ア量が増大するという問題点がある。
本発明が解決しようとする課題は、TLBの容量を削減
することなくハードウェアを削減する方式を提供するこ
とにある。
することなくハードウェアを削減する方式を提供するこ
とにある。
第１図は、前述の課題を解決するための手段の原理を
示す図である。
示す図である。
図において、１はTLB（変換索引バッフア）であり、P
PA（物理ページアドレス）とSID（空間識別子）のデー
タを保持し、共通領域または無効TLBの場合SID欄に特定
の空間番号を保持する。
PA（物理ページアドレス）とSID（空間識別子）のデー
タを保持し、共通領域または無効TLBの場合SID欄に特定
の空間番号を保持する。
２は比較器であり、物理ページアドレスにより索引さ
れたTLBのSIDとプログラム空間識別子を比較する。
れたTLBのSIDとプログラム空間識別子を比較する。
３はデコーダであり、論理ページアドレスにより索引
されたTLBのSIDをデコードし前記特定の空間番号のとき
出力を発生する。
されたTLBのSIDをデコードし前記特定の空間番号のとき
出力を発生する。
４はゲート回路であり、比較器２およびデコーダ３の
出力を入力とし比較器２の比較結果が不一致で共通領域
でないとき並びに無効TLBのときTLBフォルト信号を発生
する。
出力を入力とし比較器２の比較結果が不一致で共通領域
でないとき並びに無効TLBのときTLBフォルト信号を発生
する。
本発明では、TLBの容量を削減せずハードウェア量を
削減するため、TLB内のビット数を削減する。
削減するため、TLB内のビット数を削減する。
TLBのビットを削減する方法としては、空間数を減
らす、I,Cビットを削除するの二つがある。
らす、I,Cビットを削除するの二つがある。
しかし、ただ単に空間識別子であるSIDを１ビット減
らしたとすると、空間の数が1/2になってしまう。
らしたとすると、空間の数が1/2になってしまう。
また、ＩビットおよびＣビットを削除するとなると、
他の手段によりこれらの役割を持たせなければならな
い。
他の手段によりこれらの役割を持たせなければならな
い。
そこで本発明では、ＩビットとＣビットを無くし、共
通領域とインバリッドTLBを、それぞれ一つの空間に割
りつける。即ち、例えば、共通領域の場合にはSIDにオ
ール１をセットし、インバリッドTLBの場合にはSIDにオ
ール０をセットするようにする。
通領域とインバリッドTLBを、それぞれ一つの空間に割
りつける。即ち、例えば、共通領域の場合にはSIDにオ
ール１をセットし、インバリッドTLBの場合にはSIDにオ
ール０をセットするようにする。
これにより、使用できる空間数の削減は、２空間に抑
えられる。例えば、SIDが７ビットであると、使用でき
る空間数が128であったものが126となる。
えられる。例えば、SIDが７ビットであると、使用でき
る空間数が128であったものが126となる。
本発明では、論理ページアドレスにより索引されたTL
Bデータ中のSIDデータをデコードしこれらの特定空間番
号のとき出力を出すデコーダ３を設け、その出力により
ＩビットおよびＣビットの役割を行わせる。比較器２お
よびゲート回路４は、第６図に示した従来例と同一でよ
い。
Bデータ中のSIDデータをデコードしこれらの特定空間番
号のとき出力を出すデコーダ３を設け、その出力により
ＩビットおよびＣビットの役割を行わせる。比較器２お
よびゲート回路４は、第６図に示した従来例と同一でよ
い。
デコーダによ遅延は、一般に比較器による遅延より小
さくこれにより遅延が増えることはない。
さくこれにより遅延が増えることはない。
このように、TLBは２ビット削減でき、それによっ
て、１空間当たりの容量を増加させれば、２空間の削減
は捕うことができる。
て、１空間当たりの容量を増加させれば、２空間の削減
は捕うことができる。
以下第２図〜第４図に示す実施例により、本発明をさ
らに具体的に説明する。
らに具体的に説明する。
第２図は、本発明の一実施例におけるTLBの構成を示
す図である。
す図である。
TLBには24ビットの物理ページアドレス（PPA）と、７
ビットの空間識別子（SID）を保持する。インバリッドT
LBにはSIDに“1111111"がセットされ、共通領域には“1
111110"がセットされる。
ビットの空間識別子（SID）を保持する。インバリッドT
LBにはSIDに“1111111"がセットされ、共通領域には“1
111110"がセットされる。
このように、インバリッドTLBをSID＝“1111111"に割
りつけ、共通領域をSID＝“1111110"に割りつけたた
め、これらの空間番号はアドレス空間番号として使用す
ることができず、使用できる空間数は126となる。
りつけ、共通領域をSID＝“1111110"に割りつけたた
め、これらの空間番号はアドレス空間番号として使用す
ることができず、使用できる空間数は126となる。
第３図は、本発明の一実施例の構成を示す図である。
図において、10はTLBである。
20は比較器（CMP）であり、TLBデータ中のSIDと走行
中のプログラム空間識別子PSIDがセットされるレジスタ
50の内容を比較し不一致のときNEQSIDを出力する。
中のプログラム空間識別子PSIDがセットされるレジスタ
50の内容を比較し不一致のときNEQSIDを出力する。
30はデコーダ（DEC）であり、SIDをデコードし“1111
111"のときINVTLBを出力し、“1111110"のときCOMMMNを
出力する。
111"のときINVTLBを出力し、“1111110"のときCOMMMNを
出力する。
41はANDゲートであり、COMMN信号とNEQSID信号を入力
とする。
とする。
42はORゲートであり、INVTLB信号とANDゲート41の出
力を入力し、TLBフォルト信号を出力する。
力を入力し、TLBフォルト信号を出力する。
第４図は、本発明の一実施例におけるデコーダと比較
器の回路図である。
器の回路図である。
第４図（ａ）はデコーダの回路であり、７入力のAND
ゲート２個とインバータ１個から成る。SIDを入力と
し、“1111111"のときINVTLBを出力し、“1111110"のと
きCOMMMNを出力する。
ゲート２個とインバータ１個から成る。SIDを入力と
し、“1111111"のときINVTLBを出力し、“1111110"のと
きCOMMMNを出力する。
第４図（ｂ）は比較器の回路であり、７個の排他的論
理和回路と７入力のORゲートから成る。７個の排他的論
理和回路には、それぞれSIDとPSIDの各ビットが入力さ
れ、全てのビットが一致すればORゲートからの出力NEQS
IDは“0"であるが、一つでも不一致のビットがあると
“1"が出力される。
理和回路と７入力のORゲートから成る。７個の排他的論
理和回路には、それぞれSIDとPSIDの各ビットが入力さ
れ、全てのビットが一致すればORゲートからの出力NEQS
IDは“0"であるが、一つでも不一致のビットがあると
“1"が出力される。
第４図に示した比較器回路とデコーダ回路では、比較
器は排他的論理和回路がゲート２段に相当する遅延を有
するので最大パスでゲート３段分、デコーダは最大パス
ゲート２段であるので、比較器の方が遅く、デコーダの
遅延は問題にはならない。
器は排他的論理和回路がゲート２段に相当する遅延を有
するので最大パスでゲート３段分、デコーダは最大パス
ゲート２段であるので、比較器の方が遅く、デコーダの
遅延は問題にはならない。
デコーダ回路は、数ゲート分であり、比較器等と共に
LSI内に構成できるのでハードウェア量は殆ど増加しな
い。
LSI内に構成できるのでハードウェア量は殆ど増加しな
い。
これに対してTLBは、大容量であるため、ビット数そ
のものがハードウェア量に大きくかかわる。
のものがハードウェア量に大きくかかわる。
即ち、本実施例の場合について従来と比較すると次の
ようになる。
ようになる。
物理アドレスは32ビットで、ページサイズ4Kバイトで
あり、物理ページアドレスは20ビットである。
あり、物理ページアドレスは20ビットである。
１エントリのビット数は従来例は29ビットであり、本
実施例で27ビットとなる。TLBのエントリ数を64Kとする
と、TLBの容量は、従来例で29ビット×64K、本実施例で
は27ビット×64Kとなる。
実施例で27ビットとなる。TLBのエントリ数を64Kとする
と、TLBの容量は、従来例で29ビット×64K、本実施例で
は27ビット×64Kとなる。
これを、64K×１ビットのメモリ素子で構成すると、 従来例 29個 本実施例 27個 となり、約７％のハードウェア量が削減できることにな
る。
る。
以上説明のように本発明によれば、TLBのＩビット、
Ｃビットを削除することにより、動作に影響を与えるこ
となく、TLBに使用されるメモリ素子を削減することが
でき、特に大容量のTLBではハードウェア量の削減効果
が大となる。
Ｃビットを削除することにより、動作に影響を与えるこ
となく、TLBに使用されるメモリ素子を削減することが
でき、特に大容量のTLBではハードウェア量の削減効果
が大となる。
第１図は本発明の原理を示す図、 第２図は本発明の一実施例におけるTLBの構成を示す
図、 第３図は本発明の一実施例の構成を示す図、 第４図は本発明の一実施例における比較器およびデコー
ダの回路図、 第５図は従来例によるTLBの構成を示す図、 第６図は従来例の構成を示す図である。 図面において、 1,10はTLB（変換索引バッフア）、2,20は比較器、３、3
0はデコーダ、４はゲート回路、41はANDゲート、42はOR
ゲート、50はPSIDレジスタ、をそれぞ示す。
図、 第３図は本発明の一実施例の構成を示す図、 第４図は本発明の一実施例における比較器およびデコー
ダの回路図、 第５図は従来例によるTLBの構成を示す図、 第６図は従来例の構成を示す図である。 図面において、 1,10はTLB（変換索引バッフア）、2,20は比較器、３、3
0はデコーダ、４はゲート回路、41はANDゲート、42はOR
ゲート、50はPSIDレジスタ、をそれぞ示す。
フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】多重仮想空間方式を採り、変換索引バッフ
ア（１）を用いて動的アドレス変換を機構を構成してい
る情報処理システムにおいて 変換索引バッフア（１）は、物理ページアドレスと空間
識別子のデータを保持し、全ての空間に共通な領域また
は無効データの場合空間識別子欄に特定の空間番号を保
持するよう構成すると共に、 論理ページアドレスにより索引された変換索引バッフア
データ中の空間識別子と走行中のプログラム空間識別子
を比較する比較器（２）と 論理ページアドレスにより索引された変換索引バッフア
データ中の空間識別子をデコードし前記特定の空間番号
のとき出力を発生するデコーダ（３）と、 比較器（２）およびデコーダ（３）の出力を入力とし比
較器（２）の比較結果が不一致で共通領域でないとき並
びに無効データのとき出力を発生するゲート回路（４）
と、を備え ゲート回路（４）の出力を変換索引バッフアフォルト信
号として出力するよう構成したことを特徴とする変換索
引バッフア構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230717A JPH083806B2 (ja) | 1988-09-14 | 1988-09-14 | 変換索引バッファ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230717A JPH083806B2 (ja) | 1988-09-14 | 1988-09-14 | 変換索引バッファ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277953A JPH0277953A (ja) | 1990-03-19 |
| JPH083806B2 true JPH083806B2 (ja) | 1996-01-17 |
Family
ID=16912205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230717A Expired - Lifetime JPH083806B2 (ja) | 1988-09-14 | 1988-09-14 | 変換索引バッファ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083806B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4332205B2 (ja) | 2006-02-27 | 2009-09-16 | 富士通株式会社 | キャッシュ制御装置およびキャッシュ制御方法 |
-
1988
- 1988-09-14 JP JP63230717A patent/JPH083806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277953A (ja) | 1990-03-19 |
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