JP2772251B2 - アドレス変換バッファ - Google Patents
アドレス変換バッファInfo
- Publication number
- JP2772251B2 JP2772251B2 JP7088920A JP8892095A JP2772251B2 JP 2772251 B2 JP2772251 B2 JP 2772251B2 JP 7088920 A JP7088920 A JP 7088920A JP 8892095 A JP8892095 A JP 8892095A JP 2772251 B2 JP2772251 B2 JP 2772251B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- logical
- entry
- tlb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】この発明はメモリアクセスの際、
論理アドレスから物理アドレスへのアドレス変換が行わ
れる仮想アドレス空間を有するシステムのアドレス変換
バッファに関し、特に障害時に記憶領域を縮退できるア
ドレス変換バッファに関する。
論理アドレスから物理アドレスへのアドレス変換が行わ
れる仮想アドレス空間を有するシステムのアドレス変換
バッファに関し、特に障害時に記憶領域を縮退できるア
ドレス変換バッファに関する。
【０００２】
【従来の技術】従来のアドレス変換バッファ（以降ＴＬ
Ｂと記す）のデータリプレース方法は、ＴＬＢに所要の
データが見い出せないとき、最も古く登録されたデータ
の領域を新データで置換えて登録するＦＩＦＯ方式が広
く用いられている。ＴＬＢの１つ以上のエントリアドレ
スが指す記憶領域が障害になった場合、ＴＬＢを使用不
可とし、論理アドレスから物理アドレスへのアドレス変
換は、ＴＬＢを検索しないで、複数のアドレス変換テー
ブルを索引してアドレス変換を行っている。
Ｂと記す）のデータリプレース方法は、ＴＬＢに所要の
データが見い出せないとき、最も古く登録されたデータ
の領域を新データで置換えて登録するＦＩＦＯ方式が広
く用いられている。ＴＬＢの１つ以上のエントリアドレ
スが指す記憶領域が障害になった場合、ＴＬＢを使用不
可とし、論理アドレスから物理アドレスへのアドレス変
換は、ＴＬＢを検索しないで、複数のアドレス変換テー
ブルを索引してアドレス変換を行っている。
【０００３】
【発明が解決しようとする課題】従来のＦＩＦＯ方式の
データリプレースによるＴＬＢは、自身の記憶領域が有
する複数のエントリアドレスのうち１つのエントリアド
レスの領域が障害となっただけで、ＴＬＢ全体を使用不
可としているため、ＴＬＢ検索による高速変換ができ
ず、アドレス変換処理の性能を低下させる。
データリプレースによるＴＬＢは、自身の記憶領域が有
する複数のエントリアドレスのうち１つのエントリアド
レスの領域が障害となっただけで、ＴＬＢ全体を使用不
可としているため、ＴＬＢ検索による高速変換ができ
ず、アドレス変換処理の性能を低下させる。
【０００４】
【課題を解決するための手段】この発明の目的は、ＴＬ
Ｂの記憶領域が障害になったとき、障害領域のエントリ
アドレスを閉塞し、ＴＬＢを縮退して動作させることに
ある。
Ｂの記憶領域が障害になったとき、障害領域のエントリ
アドレスを閉塞し、ＴＬＢを縮退して動作させることに
ある。
【０００５】そのため、この発明の、仮想記憶にアクセ
スするとき、論理アドレスとそれをアドレス変換して得
られる物理アドレスとからなるアドレス変換履歴を登録
し、論理アドレスによる前記仮想記憶にアクセスの度
に、前記アドレス変換履歴を検索して前記論理アドレス
に対応する物理アドレスを高速に取得し、論理アドレス
が前記アドレス変換履歴に登録されていないとき、前記
論理アドレスとそれの物理アドレスを最も古く登録され
たアドレス変換履歴と置き換えて登録するアドレス変換
バッファにおいて、前記論理アドレスが前記アドレス変
換バッファに登録されていないことを示すミスヒット信
号によって、前記アドレス変換バッファに対するエント
リアドレスを、障害が発生した障害記憶領域を指すエン
トリアドレスを縮退した上で、初期値から順次に発生す
るカウンタと、前記カウンタによって発生されたエント
リアドレスを格納する第一のレジスタと、前記障害領域
を指す情報を格納し、前記情報によってエントリアドレ
スの発生を阻止して縮退する契機を前記カウンタに与え
るシフト機能付きの第二のレジスタと、を備える縮退ア
ドレス発生回路と、論理アドレスによって前記アドレス
変換バッファを検索し、前記論理アドレスが登録されて
いるとき、前記論理アドレスに対応する物理アドレスを
前記アドレス変換バッファから出力させ、論理アドレス
によって前記アドレス変換バッファを検索し、前記論理
アドレスが登録されていないとき、前記ミスヒット信号
を前記縮退アドレス発生回路および自身に通知し、前記
第一のレジスタのエントリアドレスに前記論理アドレス
とそれの物理アドレスを登録させるアドレス変換バッフ
ァ登録回路と、を備えて、なることを特徴とする。
スするとき、論理アドレスとそれをアドレス変換して得
られる物理アドレスとからなるアドレス変換履歴を登録
し、論理アドレスによる前記仮想記憶にアクセスの度
に、前記アドレス変換履歴を検索して前記論理アドレス
に対応する物理アドレスを高速に取得し、論理アドレス
が前記アドレス変換履歴に登録されていないとき、前記
論理アドレスとそれの物理アドレスを最も古く登録され
たアドレス変換履歴と置き換えて登録するアドレス変換
バッファにおいて、前記論理アドレスが前記アドレス変
換バッファに登録されていないことを示すミスヒット信
号によって、前記アドレス変換バッファに対するエント
リアドレスを、障害が発生した障害記憶領域を指すエン
トリアドレスを縮退した上で、初期値から順次に発生す
るカウンタと、前記カウンタによって発生されたエント
リアドレスを格納する第一のレジスタと、前記障害領域
を指す情報を格納し、前記情報によってエントリアドレ
スの発生を阻止して縮退する契機を前記カウンタに与え
るシフト機能付きの第二のレジスタと、を備える縮退ア
ドレス発生回路と、論理アドレスによって前記アドレス
変換バッファを検索し、前記論理アドレスが登録されて
いるとき、前記論理アドレスに対応する物理アドレスを
前記アドレス変換バッファから出力させ、論理アドレス
によって前記アドレス変換バッファを検索し、前記論理
アドレスが登録されていないとき、前記ミスヒット信号
を前記縮退アドレス発生回路および自身に通知し、前記
第一のレジスタのエントリアドレスに前記論理アドレス
とそれの物理アドレスを登録させるアドレス変換バッフ
ァ登録回路と、を備えて、なることを特徴とする。
【０００６】
【実施例】次に、この発明について図面を参照して説明
する。
する。
【０００７】この発明の一実施例の構成を示す図１を参
照すると、記憶領域９は、８エントリアドレスを有し、
各エントリアドレスの指す領域にはそれぞれ論理アドレ
ス及び物理アドレスの対を格納する。また、ＴＬＢ検索
時には記憶領域９に論理アドレスが比較データ１３１と
して入力され、記憶領域９内の各エントリアドレスの論
理アドレスと比較され、記憶領域９内に比較データと一
致する論理アドレスがあれば、その論理アドレスに対応
する物理アドレスが読み出される。比較データ１３１と
一致する論理アドレスがなければ、ＴＬＢミスヒット信
号１１９が出力される。ＴＬＢ登録時には、記憶領域９
に論理アドレス及び物理アドレスの対であるＴＬＢ登録
データ１３０と登録する領域を指すエントリアドレスの
ＴＬＢ登録アドレス１２９が入力され、ＴＬＢ登録デー
タ１３０が記憶領域９に登録される。
照すると、記憶領域９は、８エントリアドレスを有し、
各エントリアドレスの指す領域にはそれぞれ論理アドレ
ス及び物理アドレスの対を格納する。また、ＴＬＢ検索
時には記憶領域９に論理アドレスが比較データ１３１と
して入力され、記憶領域９内の各エントリアドレスの論
理アドレスと比較され、記憶領域９内に比較データと一
致する論理アドレスがあれば、その論理アドレスに対応
する物理アドレスが読み出される。比較データ１３１と
一致する論理アドレスがなければ、ＴＬＢミスヒット信
号１１９が出力される。ＴＬＢ登録時には、記憶領域９
に論理アドレス及び物理アドレスの対であるＴＬＢ登録
データ１３０と登録する領域を指すエントリアドレスの
ＴＬＢ登録アドレス１２９が入力され、ＴＬＢ登録デー
タ１３０が記憶領域９に登録される。
【０００８】レジスタ０乃至７はそれぞれＴＬＢの読み
出しデータの妥当性を検査して得られるＴＬＢ縮退情報
１００乃至１０７を格納する。あるエントリアドレスが
障害で縮退するとき、そのエントリアドレスに対応する
ＴＬＢ縮退情報は論理値「１」となる。レジスタ８はセ
レクタ１８からの出力信号であるリプレースアドレス１
２８を格納する。リプレースアドレス１２８は８エント
リアドレスに対応するアドレス「０００」乃至「１１
１」まであり、それぞれ記憶領域９内のエントリアドレ
ス０〜７に対応する。セレクタ１０乃至１７は、ＯＲゲ
ート１９の出力信号３１が論理値「１」のとき、レジス
タ０はレジスタ１の出力信号１２１を、レジスタ１はレ
ジスタ２の出力信号１２２を、同様にレジスタ６はレジ
スタ７の出力信号１２７を、レジスタ７はレジスタ０の
出力信号１２０をサイクリックにシフトして選択入力す
る。また、ＴＬＢ縮退情報セット信号３２が論理値
「１」のとき、ＴＬＢ縮退情報１００乃至１０７を各セ
レクタ１０乃至１７で選択され、また、信号３１，３２
が論理値「０」のとき、レジスタ０〜７は自身の出力信
号１２０乃至１２７をそれぞれ選択してレジスタ０〜７
自身に入力する。
出しデータの妥当性を検査して得られるＴＬＢ縮退情報
１００乃至１０７を格納する。あるエントリアドレスが
障害で縮退するとき、そのエントリアドレスに対応する
ＴＬＢ縮退情報は論理値「１」となる。レジスタ８はセ
レクタ１８からの出力信号であるリプレースアドレス１
２８を格納する。リプレースアドレス１２８は８エント
リアドレスに対応するアドレス「０００」乃至「１１
１」まであり、それぞれ記憶領域９内のエントリアドレ
ス０〜７に対応する。セレクタ１０乃至１７は、ＯＲゲ
ート１９の出力信号３１が論理値「１」のとき、レジス
タ０はレジスタ１の出力信号１２１を、レジスタ１はレ
ジスタ２の出力信号１２２を、同様にレジスタ６はレジ
スタ７の出力信号１２７を、レジスタ７はレジスタ０の
出力信号１２０をサイクリックにシフトして選択入力す
る。また、ＴＬＢ縮退情報セット信号３２が論理値
「１」のとき、ＴＬＢ縮退情報１００乃至１０７を各セ
レクタ１０乃至１７で選択され、また、信号３１，３２
が論理値「０」のとき、レジスタ０〜７は自身の出力信
号１２０乃至１２７をそれぞれ選択してレジスタ０〜７
自身に入力する。
【０００９】セレクタ１８は、ＯＲゲート１９の出力信
号３１が論理値「１」のとき、カウンタ２０からの出力
信号１１８を選択し、また、ＴＬＢ縮退情報セット信号
３２が論理値「１」のとき、初期値「０００」を選択
し、出力信号３１およびＴＬＢ縮退情報セット信号３
２，３１が論理値「０」のときはレジスタ８からの出力
信号１２８を選択し、レジスタ８自身に入力する。
号３１が論理値「１」のとき、カウンタ２０からの出力
信号１１８を選択し、また、ＴＬＢ縮退情報セット信号
３２が論理値「１」のとき、初期値「０００」を選択
し、出力信号３１およびＴＬＢ縮退情報セット信号３
２，３１が論理値「０」のときはレジスタ８からの出力
信号１２８を選択し、レジスタ８自身に入力する。
【００１０】ＯＲゲート１９は記憶領域９からＴＬＢミ
スヒット信号１１９とレジスタ０の出力信号１２０を論
理和加算する。カウンタ２０はレジスタ８からの出力信
号１２８に「１」加算してカウントアップし、リプレー
スアドレス１２８のエントリアドレスを更新し、セレク
タ１８を介してレジスタ８に入力する。ＴＬＢ登録回路
２１はＴＬＢミスヒット信号１１９と比較データ１３１
を受け取ると、比較データ１３１（論理アドレス）を用
いて図示しないアドレス変換テーブルを索引し、対応す
る物理アドレスを取得する。この物理アドレス及び前記
比較データ１３１（論理アドレス）のＴＬＢ登録データ
１３０を、エントリアドレスの登録アドレス１２９によ
って記憶領域９に格納する。
スヒット信号１１９とレジスタ０の出力信号１２０を論
理和加算する。カウンタ２０はレジスタ８からの出力信
号１２８に「１」加算してカウントアップし、リプレー
スアドレス１２８のエントリアドレスを更新し、セレク
タ１８を介してレジスタ８に入力する。ＴＬＢ登録回路
２１はＴＬＢミスヒット信号１１９と比較データ１３１
を受け取ると、比較データ１３１（論理アドレス）を用
いて図示しないアドレス変換テーブルを索引し、対応す
る物理アドレスを取得する。この物理アドレス及び前記
比較データ１３１（論理アドレス）のＴＬＢ登録データ
１３０を、エントリアドレスの登録アドレス１２９によ
って記憶領域９に格納する。
【００１１】図２は、図１の実施例の記憶領域９の構成
例である。記憶領域９は、エントリアドレス０乃至７
に、論理アドレス９１と物理アドレス９２の対をそれぞ
れ格納する。
例である。記憶領域９は、エントリアドレス０乃至７
に、論理アドレス９１と物理アドレス９２の対をそれぞ
れ格納する。
【００１２】次に図１の実施例の動作について説明す
る。
る。
【００１３】はじめに、ＴＬＢ縮退情報１００乃至１０
７のセット動作について説明する。ＴＬＢ縮退情報１０
０乃至１０７と、記憶領域９の各エントリアドレス０乃
至７との対応は、 ＴＬＢ縮退情報１００・・・エントリアドレス０の縮退 ＴＬＢ縮退情報１０１・・・エントリアドレス１の縮退 ＴＬＢ縮退情報１０２・・・エントリアドレス２の縮退 ＴＬＢ縮退情報１０３・・・エントリアドレス３の縮退 ＴＬＢ縮退情報１０４・・・エントリアドレス４の縮退 ＴＬＢ縮退情報１０５・・・エントリアドレス５の縮退 ＴＬＢ縮退情報１０６・・・エントリアドレス６の縮退 ＴＬＢ縮退情報１０７・・・エントリアドレス７の縮退 の通りである。
７のセット動作について説明する。ＴＬＢ縮退情報１０
０乃至１０７と、記憶領域９の各エントリアドレス０乃
至７との対応は、 ＴＬＢ縮退情報１００・・・エントリアドレス０の縮退 ＴＬＢ縮退情報１０１・・・エントリアドレス１の縮退 ＴＬＢ縮退情報１０２・・・エントリアドレス２の縮退 ＴＬＢ縮退情報１０３・・・エントリアドレス３の縮退 ＴＬＢ縮退情報１０４・・・エントリアドレス４の縮退 ＴＬＢ縮退情報１０５・・・エントリアドレス５の縮退 ＴＬＢ縮退情報１０６・・・エントリアドレス６の縮退 ＴＬＢ縮退情報１０７・・・エントリアドレス７の縮退 の通りである。
【００１４】以下の説明では、記憶領域９内のエントリ
アドレス２が縮退した場合について説明する。ＴＬＢ縮
退情報セット信号３２が入力すると、レジスタ０〜７に
はＴＬＢ縮退情報１００乃至１０７の論理値「００１０
００００」がセットされる。すなわちレジスタ０〜１に
は「０」、レジスタ２には「１」、レジスタ３〜７には
「０」がそれぞれセットされる。レジスタ８には初期値
「０００」１０８がセットされる。
アドレス２が縮退した場合について説明する。ＴＬＢ縮
退情報セット信号３２が入力すると、レジスタ０〜７に
はＴＬＢ縮退情報１００乃至１０７の論理値「００１０
００００」がセットされる。すなわちレジスタ０〜１に
は「０」、レジスタ２には「１」、レジスタ３〜７には
「０」がそれぞれセットされる。レジスタ８には初期値
「０００」１０８がセットされる。
【００１５】次に記憶領域９のエントリアドレスである
リプレースアドレス１２８の生成とＴＬＢ登録動作につ
いて説明する。レジスタ０，１には「０」、レジスタ２
には「１」、レジスタ３〜７には「０」が格納されてい
るとする。すなわち、エントリアドレス２が縮退してい
るとする。また、レジスタ８には初期値「０００」が格
納されているとする。先ず、比較データ１３１が記憶領
域９に入力される。この比較データ１３１と一致する論
理アドレスが記憶領域９内にあればその論理アドレスに
対応する物理アドレス１３２が読み出され、比較データ
と一致する論理アドレスが記憶領域９内になければ記憶
領域９はＴＬＢミスヒット信号１１９を１周期間のみＯ
Ｒゲート１９に送出する。ＯＲゲート１９はＴＬＢミス
ヒット信号１１９とレジスタ０からの出力信号１２０を
論理加算して論理値「１」の出力信号３１をセレクタ１
０乃至１８の送出する。セレクタ１０乃至１８は、ＯＲ
ゲート１９の出力信号３１の論理値「１」をセレクタ１
０乃至１８に送出する。セレクタ１０乃至１８は、ＯＲ
ゲート１９の出力信号３１の論理値「１」が入力される
と、それぞれレジスタ１乃至７，０、ならびにカウンタ
２０からの出力信号をサイクリックにシフトして選択
し、レジスタ０〜８に入力する。レジスタ０〜８はセレ
クタ１０〜１８の出力信号をそれぞれセットし、レジス
タ０にはレジスタ１の値「０」がセットされ、レジスタ
１にはレジスタ２の値「１」がセットされ、レジスタ２
にはレジスタ３の値「０」がセットされ、レジスタ３に
はレジスタ４の値「０」がセットされ、レジスタ４には
レジスタ５の値「０」がセットされ、レジスタ５にはレ
ジスタ６の値「０」がセットされ、レジスタ６にはレジ
スタ７の値「０」がセットされ、レジスタ７にはレジス
タ０の値「０」がセットされ、上述のようにレジスタ０
乃至７のＴＬＢ縮退情報がサイクリックにシフト動作に
よって移動する。
リプレースアドレス１２８の生成とＴＬＢ登録動作につ
いて説明する。レジスタ０，１には「０」、レジスタ２
には「１」、レジスタ３〜７には「０」が格納されてい
るとする。すなわち、エントリアドレス２が縮退してい
るとする。また、レジスタ８には初期値「０００」が格
納されているとする。先ず、比較データ１３１が記憶領
域９に入力される。この比較データ１３１と一致する論
理アドレスが記憶領域９内にあればその論理アドレスに
対応する物理アドレス１３２が読み出され、比較データ
と一致する論理アドレスが記憶領域９内になければ記憶
領域９はＴＬＢミスヒット信号１１９を１周期間のみＯ
Ｒゲート１９に送出する。ＯＲゲート１９はＴＬＢミス
ヒット信号１１９とレジスタ０からの出力信号１２０を
論理加算して論理値「１」の出力信号３１をセレクタ１
０乃至１８の送出する。セレクタ１０乃至１８は、ＯＲ
ゲート１９の出力信号３１の論理値「１」をセレクタ１
０乃至１８に送出する。セレクタ１０乃至１８は、ＯＲ
ゲート１９の出力信号３１の論理値「１」が入力される
と、それぞれレジスタ１乃至７，０、ならびにカウンタ
２０からの出力信号をサイクリックにシフトして選択
し、レジスタ０〜８に入力する。レジスタ０〜８はセレ
クタ１０〜１８の出力信号をそれぞれセットし、レジス
タ０にはレジスタ１の値「０」がセットされ、レジスタ
１にはレジスタ２の値「１」がセットされ、レジスタ２
にはレジスタ３の値「０」がセットされ、レジスタ３に
はレジスタ４の値「０」がセットされ、レジスタ４には
レジスタ５の値「０」がセットされ、レジスタ５にはレ
ジスタ６の値「０」がセットされ、レジスタ６にはレジ
スタ７の値「０」がセットされ、レジスタ７にはレジス
タ０の値「０」がセットされ、上述のようにレジスタ０
乃至７のＴＬＢ縮退情報がサイクリックにシフト動作に
よって移動する。
【００１６】レジスタ８にはカウンタ２０から初期値
「０００」に「１」を加算した出力信号「００１」がセ
ットされる。すなわちレジスタ８の値はカウントアップ
される。このレジスタ８の値「００１」がリプレースア
ドレス１２８としてＴＬＢ登録回路２１に送出される。
ＴＬＢ登録回路２１は比較データ１３１（論理アドレ
ス）で各アドレス変換テーブルを索引して対応する物理
アドレスを取り出した後、物理アドレスと比較データの
論理アドレスの対をＴＬＢ登録データ１３０として、さ
らにリプレースアドレス１２８の値「００１」をＴＬＢ
登録アドレス１２９の値「００１」として記憶領域９に
入力する。
「０００」に「１」を加算した出力信号「００１」がセ
ットされる。すなわちレジスタ８の値はカウントアップ
される。このレジスタ８の値「００１」がリプレースア
ドレス１２８としてＴＬＢ登録回路２１に送出される。
ＴＬＢ登録回路２１は比較データ１３１（論理アドレ
ス）で各アドレス変換テーブルを索引して対応する物理
アドレスを取り出した後、物理アドレスと比較データの
論理アドレスの対をＴＬＢ登録データ１３０として、さ
らにリプレースアドレス１２８の値「００１」をＴＬＢ
登録アドレス１２９の値「００１」として記憶領域９に
入力する。
【００１７】次に、再び比較データ１３１が記憶領域９
に入力されると、前述と同様にこの比較データ１３１と
一致する論理アドレス９１が記憶領域９内にあればその
論理アドレス９１に対応する物理アドレス９２が読みだ
される。比較データ１３１と一致する論理アドレス９１
が記憶領域９内になければ、記憶領域９はＴＬＢミスヒ
ット信号１１９を１周期間のみＯＲゲート１９に送出す
る。ＯＲゲート１９は、ＴＬＢミスヒット信号の値
「１」とレジスタ０からの出力信号１２０の値「０」を
論理加算して、セレクタ１０乃至１８に出力信号３１の
値「１」を送出する。セレクタ１０乃至１８はＯＲゲー
ト１９からの出力信号３１の値「１」が入力されると、
レジスタ１〜７，０ならびにカウンタ２０からの出力信
号をそれぞれ選択し、レジスタ０乃至８にサイクリック
にシフトして送出する。レジスタ０乃至８にはセレクタ
１０乃至１８の出力信号がセットされる。すなわち、レ
ジスタ０にはレジスタ１の値「１」がセットされ、レジ
スタ１にはレジスタ２の値「０」がセットされ、レジス
タ２にはレジスタ３の値「０」がセットされ、レジスタ
３にはレジスタ４の値「０」がセットされ、レジスタ４
にはレジスタ５の値「０」がセットされ、レジスタ５に
はレジスタ６の値「０」がセットされ、レジスタ６には
レジスタ７の値「０」がセットされ、レジスタ７にはレ
ジスタ０の値「０」がセットされ、レジスタ８にはレジ
スタ８自身の出力信号１２８の値「００１」に「１」を
加算したカウンタ２０からの出力信号１１８「０１０」
がセットされる。レジスタ８の値はカウントアップされ
る。
に入力されると、前述と同様にこの比較データ１３１と
一致する論理アドレス９１が記憶領域９内にあればその
論理アドレス９１に対応する物理アドレス９２が読みだ
される。比較データ１３１と一致する論理アドレス９１
が記憶領域９内になければ、記憶領域９はＴＬＢミスヒ
ット信号１１９を１周期間のみＯＲゲート１９に送出す
る。ＯＲゲート１９は、ＴＬＢミスヒット信号の値
「１」とレジスタ０からの出力信号１２０の値「０」を
論理加算して、セレクタ１０乃至１８に出力信号３１の
値「１」を送出する。セレクタ１０乃至１８はＯＲゲー
ト１９からの出力信号３１の値「１」が入力されると、
レジスタ１〜７，０ならびにカウンタ２０からの出力信
号をそれぞれ選択し、レジスタ０乃至８にサイクリック
にシフトして送出する。レジスタ０乃至８にはセレクタ
１０乃至１８の出力信号がセットされる。すなわち、レ
ジスタ０にはレジスタ１の値「１」がセットされ、レジ
スタ１にはレジスタ２の値「０」がセットされ、レジス
タ２にはレジスタ３の値「０」がセットされ、レジスタ
３にはレジスタ４の値「０」がセットされ、レジスタ４
にはレジスタ５の値「０」がセットされ、レジスタ５に
はレジスタ６の値「０」がセットされ、レジスタ６には
レジスタ７の値「０」がセットされ、レジスタ７にはレ
ジスタ０の値「０」がセットされ、レジスタ８にはレジ
スタ８自身の出力信号１２８の値「００１」に「１」を
加算したカウンタ２０からの出力信号１１８「０１０」
がセットされる。レジスタ８の値はカウントアップされ
る。
【００１８】上述のシフト動作によって、レジスタ０の
出力信号１２０が値「１」になったため、レジスタ０の
出力信号の値「１」とＴＬＢミスヒット信号１１９の値
「０」をＯＲするＯＲゲートの出力信号３１が値「１」
となり、レジスタ０乃至７が、もう一度シフト動作が行
われ、レジスタ８の値は再びカウントアップされる。す
なわち、レジスタ０にはレジスタ１の値「０」がセット
され、レジスタ１にはレジスタ２の値「０」がセットさ
れ、レジスタ２にはレジスタ３の値「０」がセットさ
れ、レジスタ３にはレジスタ４の値「０」がセットさ
れ、レジスタ４にはレジスタ５の値「０」がセットさ
れ、レジスタ５にはレジスタ６の値「０」がセットさ
れ、レジスタ６にはレジスタ７の値「０」がセットさ
れ、レジスタ７にはレジスタ０の値「１」がセットさ
れ、レジスタ８には値「０１１」がセットされる。この
レジスタ８の値「０１１」がリプレースアドレス１２８
としてＴＬＢ登録回路２１に送出される。
出力信号１２０が値「１」になったため、レジスタ０の
出力信号の値「１」とＴＬＢミスヒット信号１１９の値
「０」をＯＲするＯＲゲートの出力信号３１が値「１」
となり、レジスタ０乃至７が、もう一度シフト動作が行
われ、レジスタ８の値は再びカウントアップされる。す
なわち、レジスタ０にはレジスタ１の値「０」がセット
され、レジスタ１にはレジスタ２の値「０」がセットさ
れ、レジスタ２にはレジスタ３の値「０」がセットさ
れ、レジスタ３にはレジスタ４の値「０」がセットさ
れ、レジスタ４にはレジスタ５の値「０」がセットさ
れ、レジスタ５にはレジスタ６の値「０」がセットさ
れ、レジスタ６にはレジスタ７の値「０」がセットさ
れ、レジスタ７にはレジスタ０の値「１」がセットさ
れ、レジスタ８には値「０１１」がセットされる。この
レジスタ８の値「０１１」がリプレースアドレス１２８
としてＴＬＢ登録回路２１に送出される。
【００１９】ＴＬＢ登録回路２１は比較データ１３１
（論理アドレス）で各アドレス変換テーブル索引して物
理アドレスを取り出した後、この物理アドレスおよび比
較データ（論理アドレス）をＴＬＢ登録データ１３０と
して、さらにリプレースアドレス１２８をエントリアド
レスの値「０１１」をＴＬＢ登録アドレス１２９として
記憶領域９に送出する。
（論理アドレス）で各アドレス変換テーブル索引して物
理アドレスを取り出した後、この物理アドレスおよび比
較データ（論理アドレス）をＴＬＢ登録データ１３０と
して、さらにリプレースアドレス１２８をエントリアド
レスの値「０１１」をＴＬＢ登録アドレス１２９として
記憶領域９に送出する。
【００２０】記憶領域９はＴＬＢ登録アドレス１２９の
値「０１１」（エントリアドレス３）にＴＬＢ登録デー
タ１３０を格納する。エントリアドレス「２」を指すリ
プレースアドレス「０１０」は、レジスタ０の出力信号
１２０の値「１」によって、さらにカウントアップさ
れ、エントリアドレス「３」を指すリプレースアドレス
「０１１」となる。このリプレースアドレス「０１１」
をＴＬＢ登録回路２１に送出することにより、エントリ
アドレス「２」は縮退されて、新データの登録が阻止さ
れる。
値「０１１」（エントリアドレス３）にＴＬＢ登録デー
タ１３０を格納する。エントリアドレス「２」を指すリ
プレースアドレス「０１０」は、レジスタ０の出力信号
１２０の値「１」によって、さらにカウントアップさ
れ、エントリアドレス「３」を指すリプレースアドレス
「０１１」となる。このリプレースアドレス「０１１」
をＴＬＢ登録回路２１に送出することにより、エントリ
アドレス「２」は縮退されて、新データの登録が阻止さ
れる。
【００２１】以上、この実施例では、エントリアドレス
「２」が縮退した場合について説明したが、この発明
は、すべてのエントリアドレスの縮退に適用することが
できることは明きらかである。さらに複数エントリアド
レスの縮退にも適用できることは明らかである。最大で
８エントリアドレス中７エントリアドレスの縮退に対応
できる。
「２」が縮退した場合について説明したが、この発明
は、すべてのエントリアドレスの縮退に適用することが
できることは明きらかである。さらに複数エントリアド
レスの縮退にも適用できることは明らかである。最大で
８エントリアドレス中７エントリアドレスの縮退に対応
できる。
【００２２】また、この実施例では、８エントリアドレ
スの記憶領域９について説明したが、ｎエントリアドレ
ス数をもつＴＬＢに対してもこの発明を適用できること
は当然である。
スの記憶領域９について説明したが、ｎエントリアドレ
ス数をもつＴＬＢに対してもこの発明を適用できること
は当然である。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、ｎ個のエントリアドレスを有するＴＬＢに対して１
乃至ｎ−１個のエントリアドレスが故障しても、残りの
故障していないｎ−１〜１個のエントリアドレスに縮退
して、ＴＬＢを動作されることができる。
ば、ｎ個のエントリアドレスを有するＴＬＢに対して１
乃至ｎ−１個のエントリアドレスが故障しても、残りの
故障していないｎ−１〜１個のエントリアドレスに縮退
して、ＴＬＢを動作されることができる。
【図１】この発明の一実施例の構成を示す図である。
【図２】図１におけるＴＬＢに格納する論理アドレスと
物理アドレスの対を例示する図である。
物理アドレスの対を例示する図である。
０〜７ レジスタ ８ レジスタ ９ 記憶領域 １０〜１７ セレクタ １８ セレクタ １９ ＯＲゲート ２０ カウンタ ２１ ＴＬＢ登録回路 ３０ 縮退アドレス発生回路 １０１〜１３１ 信号
Claims (1)
- 【請求項１】 仮想記憶にアクセスするとき、論理アド
レスとそれをアドレス変換して得られる物理アドレスと
からなるアドレス変換履歴を登録し、論理アドレスによ
る前記仮想記憶にアクセスの度に、前記アドレス変換履
歴を検索して前記論理アドレスに対応する物理アドレス
を高速に取得し、論理アドレスが前記アドレス変換履歴
に登録されていないとき、前記論理アドレスとそれの物
理アドレスを最も古く登録されたアドレス変換履歴と置
き換えて登録するアドレス変換バッファにおいて、 前記論理アドレスが前記アドレス変換バッファに登録さ
れていないことを示すミスヒット信号によって、前記ア
ドレス変換バッファに対するエントリアドレスを、障害
が発生した障害記憶領域を指すエントリアドレスを縮退
した上で、初期値から順次に発生するカウンタと、 前記カウンタによって発生されたエントリアドレスを格
納する第一のレジスタと、 前記障害領域を指す情報を格納し、前記情報によってエ
ントリアドレスの発生を阻止して縮退する契機を前記カ
ウンタに与えるシフト機能付きの第二のレジスタと、 を備える縮退アドレス発生回路と、 論理アドレスによって前記アドレス変換バッファを検索
し、前記論理アドレスが登録されているとき、前記論理
アドレスに対応する物理アドレスを前記アドレス変換バ
ッファから出力させ、論理アドレスによって前記アドレ
ス変換バッファを検索し、前記論理アドレスが登録され
ていないとき、前記ミスヒット信号を前記縮退アドレス
発生回路および自身に通知し、前記第一のレジスタのエ
ントリアドレスに前記論理アドレスとそれの物理アドレ
スを登録させるアドレス変換バッファ登録回路と、を備
えて、 なることを特徴とするアドレス変換バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088920A JP2772251B2 (ja) | 1995-04-14 | 1995-04-14 | アドレス変換バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088920A JP2772251B2 (ja) | 1995-04-14 | 1995-04-14 | アドレス変換バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08286975A JPH08286975A (ja) | 1996-11-01 |
| JP2772251B2 true JP2772251B2 (ja) | 1998-07-02 |
Family
ID=13956361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088920A Expired - Fee Related JP2772251B2 (ja) | 1995-04-14 | 1995-04-14 | アドレス変換バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772251B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012659B2 (ja) * | 1981-02-12 | 1985-04-02 | 株式会社日立製作所 | バッファメモリ制御方式 |
-
1995
- 1995-04-14 JP JP7088920A patent/JP2772251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08286975A (ja) | 1996-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6434662B1 (en) | System and method for searching an associative memory utilizing first and second hash functions | |
| EP0610618B1 (en) | Method and apparatus for address translation | |
| US4004278A (en) | System for switching multiple virtual spaces | |
| JPH0749812A (ja) | ページテーブル中のハッシュアドレスタグを用いたメモリアドレス制御装置 | |
| EP0382910B1 (en) | Virtual address translation | |
| US5130692A (en) | Improved data comparator for comparing plural-bit data at higher speed | |
| JP2772251B2 (ja) | アドレス変換バッファ | |
| JP3190700B2 (ja) | アドレス変換装置 | |
| EP0486154B1 (en) | Method of operating a virtual memory system | |
| US6161164A (en) | Content addressable memory accessed by the sum of two operands | |
| US5193160A (en) | Address translation system with register storing section and area numbers | |
| JPH0612529B2 (ja) | アドレス変換装置試験方式 | |
| JPS5858752B2 (ja) | アドレス変換装置 | |
| JPH083806B2 (ja) | 変換索引バッファ構成方式 | |
| JP2656538B2 (ja) | アドレス変換装置 | |
| PRIYANKA et al. | An Efficient Low-Power Content-Addressable Memory using Compressor Memory Block | |
| MANJILI et al. | Implementation of CAM for Compression and Decompression Applications | |
| JPH0696112A (ja) | ベクトルデータ処理回路 | |
| JPH04101272A (ja) | データエレメント検索方法 | |
| JPH04357542A (ja) | アドレス変換装置 | |
| JPH05334191A (ja) | アドレス変換装置 | |
| JPH06149675A (ja) | キャッシュメモリ装置 | |
| JPS6112583B2 (ja) | ||
| JPS62296252A (ja) | バツフア記憶制御方式 | |
| JPS62197846A (ja) | アドレス変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980324 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |