JPH04145553A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
- Publication number
- JPH04145553A JPH04145553A JP2268914A JP26891490A JPH04145553A JP H04145553 A JPH04145553 A JP H04145553A JP 2268914 A JP2268914 A JP 2268914A JP 26891490 A JP26891490 A JP 26891490A JP H04145553 A JPH04145553 A JP H04145553A
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- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は緩衝記憶装置に関し、特に情報処理装置におけ
るオペランドデータを格納する緩衝記憶装置に関する。
るオペランドデータを格納する緩衝記憶装置に関する。
従来、この種の緩衝記憶装置は、命令処理手段からオペ
ランドデータの読み出し要求があったとき、そのオペラ
ンドデータが緩衝記憶装置内に存在するか否かを調べ、
存在しないときのみ、主記憶手段に対してブロックの読
み出し要求を発行し、存在するときは、そのオペランド
データを命令処理手段に対して転送するようになってい
た。
ランドデータの読み出し要求があったとき、そのオペラ
ンドデータが緩衝記憶装置内に存在するか否かを調べ、
存在しないときのみ、主記憶手段に対してブロックの読
み出し要求を発行し、存在するときは、そのオペランド
データを命令処理手段に対して転送するようになってい
た。
上述した従来の緩衝記憶装置は、命令処理手段からオペ
ランドデータの読み出し要求があったとき、そのオペラ
ンドデータが緩衝記憶装置内に存在するか否かを調べ、
存在しないときのみ、主記憶手段に対してブロックの読
み出し要求を発行するようになっていたので、主記憶手
段からオペランドデータのブロックが転送されてくるま
での間、命令処理手段に対するオペランドデータ供給が
停止してしまい、命令処理が途切れてしまうという問題
点があった。
ランドデータの読み出し要求があったとき、そのオペラ
ンドデータが緩衝記憶装置内に存在するか否かを調べ、
存在しないときのみ、主記憶手段に対してブロックの読
み出し要求を発行するようになっていたので、主記憶手
段からオペランドデータのブロックが転送されてくるま
での間、命令処理手段に対するオペランドデータ供給が
停止してしまい、命令処理が途切れてしまうという問題
点があった。
本発明の目的は、命令処理手段から要求のあったオペラ
ンドデータが緩衝記憶装置内に存在する確率が大きくな
り、オペランド供給を高速に行うことができる緩衝記憶
装置を提供することにある。
ンドデータが緩衝記憶装置内に存在する確率が大きくな
り、オペランド供給を高速に行うことができる緩衝記憶
装置を提供することにある。
第１の発明の緩衝記憶装置は、情報処理装置に設けられ
、命令語の解析及び処理を行う命令処理手段と、オペラ
ンドデータを格納する主記憶手段との間にあって、前記
主記憶手段に格納されているオペランドデータの一部の
写を、内蔵するオペランド記憶部にブロック単位に記憶
し、かつ前記オペランドデータのアドレス情報を、内蔵
する第１のアドレス記憶部に記憶し、前記命令処理手段
からオペランドデータの読み出し要求があったとき、記
憶していたオペランドデータを前記命令処理手段に送出
する緩衝記憶装置において、（Ａ）前記命令処理手段か
らオペランドデータの読み出し要求があったとき、読み
出し要求があったオペランドデータのアドレス情報にあ
らかじめ定められた値を加算し、次のプロ、ツクのアド
レス情報を生成するアドレス加算器、 （Ｂ）前記第１のアドレス記憶部の写しである第２のア
ドレス記憶部、 （Ｃ）前記生成されたアドレス情報と前記第２のアドレ
ス記憶部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うように構成されている。
、命令語の解析及び処理を行う命令処理手段と、オペラ
ンドデータを格納する主記憶手段との間にあって、前記
主記憶手段に格納されているオペランドデータの一部の
写を、内蔵するオペランド記憶部にブロック単位に記憶
し、かつ前記オペランドデータのアドレス情報を、内蔵
する第１のアドレス記憶部に記憶し、前記命令処理手段
からオペランドデータの読み出し要求があったとき、記
憶していたオペランドデータを前記命令処理手段に送出
する緩衝記憶装置において、（Ａ）前記命令処理手段か
らオペランドデータの読み出し要求があったとき、読み
出し要求があったオペランドデータのアドレス情報にあ
らかじめ定められた値を加算し、次のプロ、ツクのアド
レス情報を生成するアドレス加算器、 （Ｂ）前記第１のアドレス記憶部の写しである第２のア
ドレス記憶部、 （Ｃ）前記生成されたアドレス情報と前記第２のアドレ
ス記憶部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うように構成されている。
また、第２の発明の緩衝記憶装置は、情報処理装置に設
けられ、命令語の解析及び処理を行う命令処理手段と、
オペランドデータを格納する主記憶手段との間にあって
、前記主記憶手段に格納されているオペランドデータの
一部の写を、内蔵するオペランド記憶部にブロック単位
に記憶し、かつ前記オペランドデータのアドレス情報を
、内蔵するアドレス記憶部に記憶し、前記命令処理手段
からオペランドデータの読み出し要求があったとき、記
憶していたオペランドデータを前記命令処理手段に送出
する緩衝記憶装置において、（Ａ）前記命令処理手段か
らオペランドデータの読み出し要求があったとき、読み
出し要求があったオペランドデータのアドレス情報にあ
らかじめ定められた値を加算し、次のブロックのアドレ
ス情報を生成するアドレス加算器、 （Ｂ）前記生成されたアドレス情報と前記アドレス記憶
部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うように構成されている。
けられ、命令語の解析及び処理を行う命令処理手段と、
オペランドデータを格納する主記憶手段との間にあって
、前記主記憶手段に格納されているオペランドデータの
一部の写を、内蔵するオペランド記憶部にブロック単位
に記憶し、かつ前記オペランドデータのアドレス情報を
、内蔵するアドレス記憶部に記憶し、前記命令処理手段
からオペランドデータの読み出し要求があったとき、記
憶していたオペランドデータを前記命令処理手段に送出
する緩衝記憶装置において、（Ａ）前記命令処理手段か
らオペランドデータの読み出し要求があったとき、読み
出し要求があったオペランドデータのアドレス情報にあ
らかじめ定められた値を加算し、次のブロックのアドレ
ス情報を生成するアドレス加算器、 （Ｂ）前記生成されたアドレス情報と前記アドレス記憶
部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うように構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す緩衝記憶装置は、アドレスレジスタ１、ア
ドレス記憶部２、オペランド記憶部３、アドレス比較器
４、論理回路５、バッファ６、アドレス加算器７、アド
レス記憶部８、アドレス比較器９、論理回路１０から構
成されている。
ドレス記憶部２、オペランド記憶部３、アドレス比較器
４、論理回路５、バッファ６、アドレス加算器７、アド
レス記憶部８、アドレス比較器９、論理回路１０から構
成されている。
次に、動作を説明する。
第１図において、緩衝記憶装置は、情報処理装置の命令
処理手段からオペランドデータの要求を受けると、要求
のあったオペランドデータのアドレス情報をアドレスレ
ジスタ１に格納する。そして、アドレスレジスタ１の下
位数ビットによってアドレス記憶部２及びオペランド記
憶部３を索引し、アドレスレジスタ１の上位数ビットと
アドレス記憶部２の出力とをアドレス比較器４で比較す
る。比較の結果、アドレスレジスタ１の上位数ビットと
アドレス記憶部２の出力とが一致したならば、論理回路
５を通じてバッファ６に読み出されているオペランド記
憶部３の出力、すなわち、命令処理手段から要求のあっ
たオペランドデータを命令処理手段に転送する。
処理手段からオペランドデータの要求を受けると、要求
のあったオペランドデータのアドレス情報をアドレスレ
ジスタ１に格納する。そして、アドレスレジスタ１の下
位数ビットによってアドレス記憶部２及びオペランド記
憶部３を索引し、アドレスレジスタ１の上位数ビットと
アドレス記憶部２の出力とをアドレス比較器４で比較す
る。比較の結果、アドレスレジスタ１の上位数ビットと
アドレス記憶部２の出力とが一致したならば、論理回路
５を通じてバッファ６に読み出されているオペランド記
憶部３の出力、すなわち、命令処理手段から要求のあっ
たオペランドデータを命令処理手段に転送する。
また、アドレスレジスタ１の上位数ビットとアドレス記
憶部２の出力とが一致しなければ、論理回路５及び論理
回路１０を通じて情報処理装置の主記憶手段へブロック
の読み出し要求を発行する。それと同時に、アドレスレ
ジスタ１の内容は、アドレス加算器７に読み出されアド
レス加算器７によってアドレスにあらかじめ定められた
値が加算されて、次のブロックのアドレス情報が生成さ
れる。そして、生成されたアドレス情報の下位数ビット
で、アドレス記憶２の内容の写しであるアドレス記憶部
８を索引し、さらに生成されたアドレス情報の上位数ビ
ットとアドレス記憶部８の出力とをアドレス比較器９で
比較することにより、次のブロックが存在するか否かを
調べる。調べた結果、次のブロックが存在しないことが
判明したときは、論理回路１０を通じて主記憶手段へ次
のブロックの読み出し要求を直ちに発行する。
憶部２の出力とが一致しなければ、論理回路５及び論理
回路１０を通じて情報処理装置の主記憶手段へブロック
の読み出し要求を発行する。それと同時に、アドレスレ
ジスタ１の内容は、アドレス加算器７に読み出されアド
レス加算器７によってアドレスにあらかじめ定められた
値が加算されて、次のブロックのアドレス情報が生成さ
れる。そして、生成されたアドレス情報の下位数ビット
で、アドレス記憶２の内容の写しであるアドレス記憶部
８を索引し、さらに生成されたアドレス情報の上位数ビ
ットとアドレス記憶部８の出力とをアドレス比較器９で
比較することにより、次のブロックが存在するか否かを
調べる。調べた結果、次のブロックが存在しないことが
判明したときは、論理回路１０を通じて主記憶手段へ次
のブロックの読み出し要求を直ちに発行する。
このように、オペランドデータの読み出し要求があった
とき、次のブロックの存在を調べ、存在しないときには
、事前に読み出し要求を発行して主記憶からオペランド
データを読み出しておくことにより、命令処理手段から
要求のあったオペランドデータが緩衝記憶装置内に存在
する確率が従来より大きくなり、オペランド供給を高速
に行うことができる。
とき、次のブロックの存在を調べ、存在しないときには
、事前に読み出し要求を発行して主記憶からオペランド
データを読み出しておくことにより、命令処理手段から
要求のあったオペランドデータが緩衝記憶装置内に存在
する確率が従来より大きくなり、オペランド供給を高速
に行うことができる。
なお、上記の説明では、アドレス記憶２の内容の写しで
あるアドレス記憶部８を設けて、このアドレス記憶部８
を索引し次のブロックが存在するか否かを調べたが、直
接アドレス記憶２を索引できるように構成して調べても
よい。
あるアドレス記憶部８を設けて、このアドレス記憶部８
を索引し次のブロックが存在するか否かを調べたが、直
接アドレス記憶２を索引できるように構成して調べても
よい。
以上説明したように、本発明は、オペランドデータの読
み出し要求があったとき、次のブロックの存在を調べ、
存在しないときには、事前に読み出し要求を発行して主
記憶からオペランドデータを読み出しておくことにより
、命令処理手段から要求のあったオペランドデータが緩
衝記憶装置内に存在する確率が従来より大きくなり、オ
ペランド供給を高速に行うことができるという効果を有
する。
み出し要求があったとき、次のブロックの存在を調べ、
存在しないときには、事前に読み出し要求を発行して主
記憶からオペランドデータを読み出しておくことにより
、命令処理手段から要求のあったオペランドデータが緩
衝記憶装置内に存在する確率が従来より大きくなり、オ
ペランド供給を高速に行うことができるという効果を有
する。
第１図は本発明の一実施例のブロック図である。
１・・・・・・アドレスレジスタ、２・・・・・・アド
レス記憶部、３・・・・・・オペランド記憶部、４・・
・・・・アドレス比較器、５・・・・・・論理回路、６
・・・・・・バッファ、７・・・・・・アドレス加算器
、８・・・・・・アドレス記憶部、９・・・・・・アド
レス比較器、１０・・・・・・論理回路。 代理人 弁理士 内 原 晋
レス記憶部、３・・・・・・オペランド記憶部、４・・
・・・・アドレス比較器、５・・・・・・論理回路、６
・・・・・・バッファ、７・・・・・・アドレス加算器
、８・・・・・・アドレス記憶部、９・・・・・・アド
レス比較器、１０・・・・・・論理回路。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、情報処理装置に設けられ、命令語の解析及び処理を
行う命令処理手段と、オペランドデータを格納する主記
憶手段との間にあって、前記主記憶手段に格納されてい
るオペランドデータの一部の写を、内蔵するオペランド
記憶部にブロック単位に記憶し、かつ前記オペランドデ
ータのアドレス情報を、内蔵する第１のアドレス記憶部
に記憶し、前記命令処理手段からオペランドデータの読
み出し要求があったとき、記憶していたオペランドデー
タを前記命令処理手段に送出する緩衝記憶装置において
、 （Ａ）前記命令処理手段からオペランドデータの読み出
し要求があったとき、読み出し要求があったオペランド
データのアドレス情報にあらかじめ定められた値を加算
し、次のブロックのアドレス情報を生成するアドレス加
算器、 （Ｂ）前記第１のアドレス記憶部の写しである第２のア
ドレス記憶部、 （Ｃ）前記生成されたアドレス情報と前記第２のアドレ
ス記憶部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うことを特徴とする緩衝記憶装置
。 ２、情報処理装置に設けられ、命令語の解析及び処理を
行う命令処理手段と、オペランドデータを格納する主記
憶手段との間にあって、前記主記憶手段に格納されてい
るオペランドデータの一部の写を、内蔵するオペランド
記憶部にブロック単位に記憶し、かつ前記オペランドデ
ータのアドレス情報を、内蔵するアドレス記憶部に記憶
し、前記命令処理手段からオペランドデータの読み出し
要求があったとき、記憶していたオペランドデータを前
記命令処理手段に送出する緩衝記憶装置において、 （Ａ）前記命令処理手段からオペランドデータの読み出
し要求があったとき、読み出し要求があったオペランド
データのアドレス情報にあらかじめ定められた値を加算
し、次のブロックのアドレス情報を生成するアドレス加
算器、 （Ｂ）前記生成されたアドレス情報と前記アドレス記憶
部の出力とを比較するアドレス比較器、 を備え、前記オペランドデータを含むブロックに連続す
る次のブロックが記憶されているか否かを調べ、次のブ
ロックが記憶されていないときに、前記主記憶手段に対
して読み出し要求を行うことを特徴とする緩衝記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268914A JPH04145553A (ja) | 1990-10-05 | 1990-10-05 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268914A JPH04145553A (ja) | 1990-10-05 | 1990-10-05 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145553A true JPH04145553A (ja) | 1992-05-19 |
Family
ID=17465029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268914A Pending JPH04145553A (ja) | 1990-10-05 | 1990-10-05 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145553A (ja) |
-
1990
- 1990-10-05 JP JP2268914A patent/JPH04145553A/ja active Pending
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