JPS60108943A - 記憶保護キー制御装置 - Google Patents
記憶保護キー制御装置Info
- Publication number
- JPS60108943A JPS60108943A JP21614683A JP21614683A JPS60108943A JP S60108943 A JPS60108943 A JP S60108943A JP 21614683 A JP21614683 A JP 21614683A JP 21614683 A JP21614683 A JP 21614683A JP S60108943 A JPS60108943 A JP S60108943A
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- JP
- Japan
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- protection key
- protection
- key
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- gate
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理システムにおける記憶保護キー制御方
式に関する。
式に関する。
一般に情報処理装置が記憶装置をアクセスする際、記憶
装置の持つ主記憶キーと情報処置装置が持つ保護キーと
の一致チェックが行われ、保護キーと主記憶キーが一致
すればアクセスが許され。
装置の持つ主記憶キーと情報処置装置が持つ保護キーと
の一致チェックが行われ、保護キーと主記憶キーが一致
すればアクセスが許され。
一致しなければアクセスは許されないことにより記憶保
護機能を実現している。この情報処理装置の保護キーを
保護するレジスタとして、プログラム状態語（以降ＰＳ
Ｗと略す）の一部が使用される。
護機能を実現している。この情報処理装置の保護キーを
保護するレジスタとして、プログラム状態語（以降ＰＳ
Ｗと略す）の一部が使用される。
情報処理装置が命令を処理する場合１通常はＰＳＷ内の
保護キーを単一のキーとして使用する命令が大部分を占
めるが、中には保護キーとして。
保護キーを単一のキーとして使用する命令が大部分を占
めるが、中には保護キーとして。
ＰＳＷ内の保護キーと更に命令のオペランドが追加され
た保護キーとして使用される命令がある。
た保護キーとして使用される命令がある。
この一つの命令で複数の保護キーを使用する場合、従来
はＰＳＷ内の保護キーを用いてしかアクセス例外チェッ
クができない構成になっているため、ＰＳＷ内の保護キ
一部分を命令処理中に入れ替えてアクセスが許されるか
否かのアクセス例外チェックを行っていた。更にアクセ
スが許され１つの命令中で異なる主記憶キーを持つ記憶
装置エリア間のデータ転送を行う場合、ＰＳＷ内の保護
キーを記憶保護を行なわない状Ｓ（例えば保護キーが全
てｒｒ Ｏｕ）’に設定して行っていた。
はＰＳＷ内の保護キーを用いてしかアクセス例外チェッ
クができない構成になっているため、ＰＳＷ内の保護キ
一部分を命令処理中に入れ替えてアクセスが許されるか
否かのアクセス例外チェックを行っていた。更にアクセ
スが許され１つの命令中で異なる主記憶キーを持つ記憶
装置エリア間のデータ転送を行う場合、ＰＳＷ内の保護
キーを記憶保護を行なわない状Ｓ（例えば保護キーが全
てｒｒ Ｏｕ）’に設定して行っていた。
しかしながら、一つの命令で複数の保護キーを使用する
場合に、ｐｓｗ内の保護キ一部を入れ替えてアクセス例
外チェック及びデータ転送を行う従来の方法では１次の
ような問題があった。
場合に、ｐｓｗ内の保護キ一部を入れ替えてアクセス例
外チェック及びデータ転送を行う従来の方法では１次の
ような問題があった。
（ｉ） ＰＳＷ内の保護キ一部内容の退避、保存、回復
操作が必要で、この操作によるオーバヘッドが生じ、か
つ操作が複雑である。
操作が必要で、この操作によるオーバヘッドが生じ、か
つ操作が複雑である。
（ｉｉ ） Ｐｓ ｗ内の保護キ一部に２番目以降の保
護キーを設定する操作が必要で、この設定によるオーバ
ヘッドが生じ、かつ操作が複雑である。
護キーを設定する操作が必要で、この設定によるオーバ
ヘッドが生じ、かつ操作が複雑である。
（ｉｉ ） アクセスに使用される保護キーは、２８ｗ
内の保護、キーであり、アクセス例外チェックの多重処
理が事実上不可能である。
内の保護、キーであり、アクセス例外チェックの多重処
理が事実上不可能である。
本発明の目的とするところは前記の如き従来の問題点を
除去するものであｙ、複数の保護キーを使用する命令を
効率良く処理することができる記憶保護キー制御方式を
提供することにある。
除去するものであｙ、複数の保護キーを使用する命令を
効率良く処理することができる記憶保護キー制御方式を
提供することにある。
本発明は情報処理装置の保護キーレジスタを複数個設け
、記憶装置のアクセス要求の種類に応じて該複数個の保
護キーレジスタのいずれか一つを選択することにより、
情報処理装置が、効率良く複数の保護キーを用いた動的
な記憶装置アクセスを実現するものである。即ち、ＰＳ
Ｗ内の保護キーとは別に保護キーレジスタを設け、ＰＳ
Ｗ内の保護キ一部を入れ替えること無く、所定の保護キ
ーを一送出可能することにより、情報処理装置が記憶装
置をアクセスする都度、任意の異なる保護キーを動的に
記憶装置に送出し、効率の良い記憶装置アクセスを実現
したことである。
、記憶装置のアクセス要求の種類に応じて該複数個の保
護キーレジスタのいずれか一つを選択することにより、
情報処理装置が、効率良く複数の保護キーを用いた動的
な記憶装置アクセスを実現するものである。即ち、ＰＳ
Ｗ内の保護キーとは別に保護キーレジスタを設け、ＰＳ
Ｗ内の保護キ一部を入れ替えること無く、所定の保護キ
ーを一送出可能することにより、情報処理装置が記憶装
置をアクセスする都度、任意の異なる保護キーを動的に
記憶装置に送出し、効率の良い記憶装置アクセスを実現
したことである。
第１図は本発明の一実施例のブロック図である。
図中、１０はプログラム状態語（ＰＳＷ） 、１１は保
護キーレジスタであり、各々、記憶内容のアクセス許可
判定に使用する保護キーを保持している。このＰＳＷＩ
Ｏ５保護キーレジスタ１１の保護キーは各々信号線１０
０，１０１を介して与えられる。１２と１３は記憶装置
のアクセス要求の種類に応じてＰＳＷＩＯと保護キーレ
ジスタ１１のいずれを選択するかを示すフリッププロッ
プで、１２はフェッチキー制御フリップフロップ、１３
はストアキー制御フリップフロップである。
護キーレジスタであり、各々、記憶内容のアクセス許可
判定に使用する保護キーを保持している。このＰＳＷＩ
Ｏ５保護キーレジスタ１１の保護キーは各々信号線１０
０，１０１を介して与えられる。１２と１３は記憶装置
のアクセス要求の種類に応じてＰＳＷＩＯと保護キーレ
ジスタ１１のいずれを選択するかを示すフリッププロッ
プで、１２はフェッチキー制御フリップフロップ、１３
はストアキー制御フリップフロップである。
記憶装置アクセスにＰＳＷＩＯの保護キーのみを使用す
る場合、フェッチキー制御フリップフロップ１２とスト
アキー制御フリップフロップ１３は共に信号線１０２，
１０３を介して“０″に設定される。この場合、テスト
フェッチ要求線１０゛４が１″であると、アンドゲート
１５、オアゲート１７、アンドゲート２６によりＰＳＷ
ＩＯの保護キーが選択され、該保護キーがオアゲー、ト
２８を介してフェッチ用保護キー線１０８に出力される
。
る場合、フェッチキー制御フリップフロップ１２とスト
アキー制御フリップフロップ１３は共に信号線１０２，
１０３を介して“０″に設定される。この場合、テスト
フェッチ要求線１０゛４が１″であると、アンドゲート
１５、オアゲート１７、アンドゲート２６によりＰＳＷ
ＩＯの保護キーが選択され、該保護キーがオアゲー、ト
２８を介してフェッチ用保護キー線１０８に出力される
。
テストフェッチ要求線１０４がｒｒ Ｏｕの場合はイン
バータ１４の出力側は＋＋ １ ｕであり、この時、フ
ェッチ要求線１０５が′″１″であると、アンドゲート
１６、オアゲート１７．アンドゲート２６により、同様
にｐｓｗｔｏの保護キーが選択され、オアゲート２８を
介してフェッチ用保護キー線１０８に出力さオしる、ま
た−ストア専＊諺１０ＢがＩＩ ｌ ｇｇであると、ア
ンドゲート２２，２３によりゃはりＰＳＷＩＯの保護キ
ーが選択されオアゲート２５を介してストア用保護キー
線１０７に出力される。
バータ１４の出力側は＋＋ １ ｕであり、この時、フ
ェッチ要求線１０５が′″１″であると、アンドゲート
１６、オアゲート１７．アンドゲート２６により、同様
にｐｓｗｔｏの保護キーが選択され、オアゲート２８を
介してフェッチ用保護キー線１０８に出力さオしる、ま
た−ストア専＊諺１０ＢがＩＩ ｌ ｇｇであると、ア
ンドゲート２２，２３によりゃはりＰＳＷＩＯの保護キ
ーが選択されオアゲート２５を介してストア用保護キー
線１０７に出力される。
次に記憶装置アクセスに、フェッチ動作ではＰｓｗｉｏ
の保護キー、ストア動作では保護キーレジスタ１″１の
内容を使用する場合、フェッチキー制御フリップフロッ
プ１２は″０″′、ストアキー制御フリッププロップ１
３はｒｒ １ ＋＋に設定される。この場合、テストフ
ェッチ要求線１０４がｒｒ １ ｒｒであると、アンド
ゲート１９、オアゲート２０、アンドゲート２７、オア
ゲート２８により、フェッチ用保護キー線１０８には保
護キーレジスタ１１の内容が出力され、テストフェッチ
要求線１０４がＩＩ Ｏ＋＋で）エッチ要求線１０５が
１１１ Ｂであると、アンドゲート１６．オアゲート１
７、アンドゲート２６、オアゲート２８により、フェッ
チ用保護キー線１０８にはＰＳＷＩＯの保護キーが出力
される。また、ストア要求線１０６が′１″であると、
アンドゲート２１，２４、オアゲート２５により。
の保護キー、ストア動作では保護キーレジスタ１″１の
内容を使用する場合、フェッチキー制御フリップフロッ
プ１２は″０″′、ストアキー制御フリッププロップ１
３はｒｒ １ ＋＋に設定される。この場合、テストフ
ェッチ要求線１０４がｒｒ １ ｒｒであると、アンド
ゲート１９、オアゲート２０、アンドゲート２７、オア
ゲート２８により、フェッチ用保護キー線１０８には保
護キーレジスタ１１の内容が出力され、テストフェッチ
要求線１０４がＩＩ Ｏ＋＋で）エッチ要求線１０５が
１１１ Ｂであると、アンドゲート１６．オアゲート１
７、アンドゲート２６、オアゲート２８により、フェッ
チ用保護キー線１０８にはＰＳＷＩＯの保護キーが出力
される。また、ストア要求線１０６が′１″であると、
アンドゲート２１，２４、オアゲート２５により。
ストア用保護キー線１０７には保護キーレジスタ１１の
内容が出力される。
内容が出力される。
次に記憶装置アクセスに、フェッチ動作では保護キーレ
ジスタ１１の内容、ストア動作ではＰＳＷＩＯの保護キ
ーを使用する場合、フェッチキー制御フリップフロップ
１２はｒｒ １ ｔｌ、ストアキー制御フリッププロッ
プ１３はｒｒ Ｏｎに設定される。この場合、テストフ
ェッチ要求線１０４がＩｔ １ Ｈ′であると、アンド
ゲート１５、オアゲート１７、アンドゲート２６、オア
ゲート２８により、フェッチ用保護キー線１０８にはＰ
ＳＷＩＯの保護キーが出力され、テストフェッチ要求線
１０４が′０″でフェッチ要求線１０５がＬＬ Ｉ Ｉ
Ｉであると、アンドゲート１８、オアゲート２０、アン
ドゲート２７、オアゲート２８により、フェッチ用保護
キー線１０８には保護キーレジスタ１１の・内容が出力
される。また、ストア要求線１０６が′１″であると。
ジスタ１１の内容、ストア動作ではＰＳＷＩＯの保護キ
ーを使用する場合、フェッチキー制御フリップフロップ
１２はｒｒ １ ｔｌ、ストアキー制御フリッププロッ
プ１３はｒｒ Ｏｎに設定される。この場合、テストフ
ェッチ要求線１０４がＩｔ １ Ｈ′であると、アンド
ゲート１５、オアゲート１７、アンドゲート２６、オア
ゲート２８により、フェッチ用保護キー線１０８にはＰ
ＳＷＩＯの保護キーが出力され、テストフェッチ要求線
１０４が′０″でフェッチ要求線１０５がＬＬ Ｉ Ｉ
Ｉであると、アンドゲート１８、オアゲート２０、アン
ドゲート２７、オアゲート２８により、フェッチ用保護
キー線１０８には保護キーレジスタ１１の・内容が出力
される。また、ストア要求線１０６が′１″であると。
アンドゲート２２，２３、オアゲート２５により、スト
ア用保護キー線１０７にはＰＳＷＩＯの保護キーが出力
される。
ア用保護キー線１０７にはＰＳＷＩＯの保護キーが出力
される。
次に記憶装置アクセスに保護キーレジスタ１１の内容の
みを使用する場合は、フェッチキー制御ブリッププロッ
プ１２とストアキー制御フリッププロップ１３は共にパ
１″′に設定される。この場合、テストフェッチ要求線
１０４がＩＩ Ｉ ＩＩであると、アンドゲート１９、
オアゲート２０、アンドゲート２７、オアゲート２８に
より、フェッチ用保護キー線１０８には保護キーレジス
タ１１の内容が出力され１、フェッチ要求線１０５が１
１１ ｇであると、アンドゲート１８、オアゲート２０
、アンドゲート２７、オアゲート２８により、同様に、
保護キーレジスタ１１の内容がフェッチ保護キー線１０
８に出力される。また、ストア要求線１０６がＩＩ １
７１であると、アンドゲート２）、２４、オアゲート２
５により、同様に、保護キーレジスタ１１の内容がスト
ア用保護キー線１０７に出力される。
みを使用する場合は、フェッチキー制御ブリッププロッ
プ１２とストアキー制御フリッププロップ１３は共にパ
１″′に設定される。この場合、テストフェッチ要求線
１０４がＩＩ Ｉ ＩＩであると、アンドゲート１９、
オアゲート２０、アンドゲート２７、オアゲート２８に
より、フェッチ用保護キー線１０８には保護キーレジス
タ１１の内容が出力され１、フェッチ要求線１０５が１
１１ ｇであると、アンドゲート１８、オアゲート２０
、アンドゲート２７、オアゲート２８により、同様に、
保護キーレジスタ１１の内容がフェッチ保護キー線１０
８に出力される。また、ストア要求線１０６がＩＩ １
７１であると、アンドゲート２）、２４、オアゲート２
５により、同様に、保護キーレジスタ１１の内容がスト
ア用保護キー線１０７に出力される。
上記第１図の動作を表にまとめると第２図のようになる
。
。
第１図の実施例では、記憶装置に対する保護キー送出経
路をストア用とフェッチ用に分けであるが、ストア要求
とフェッチ要求が同時に存在しない機制御される場合は
、情報処理装置からの保護キー送出経路を一つにまとめ
ても良い。
路をストア用とフェッチ用に分けであるが、ストア要求
とフェッチ要求が同時に存在しない機制御される場合は
、情報処理装置からの保護キー送出経路を一つにまとめ
ても良い。
また、第１図の実施例では、フェッチキー制御フリップ
フロップとストアキー制御フリップフロシブにて使用す
る保護キーの選択を行っているが、これは第１オペラン
ド用キー制御フリツプフロツプ及び第２オペランド用キ
ー制御フリツププロツプの様に、フェッチ及びストアに
依存しない構成にしても良く、又、双方と組合わせても
良い。
フロップとストアキー制御フリップフロシブにて使用す
る保護キーの選択を行っているが、これは第１オペラン
ド用キー制御フリツプフロツプ及び第２オペランド用キ
ー制御フリツププロツプの様に、フェッチ及びストアに
依存しない構成にしても良く、又、双方と組合わせても
良い。
さらに、第１図の実施例ではテストフェッチ要求とフェ
ッチ要求が同時に存在する場合にはテストフェッチ要求
を優先させる構成になっているが、テストフェッチ要求
とフェッチ要求が排反となるように制御されれば、イン
バータ１４け不要となる構成なとっても良い。
ッチ要求が同時に存在する場合にはテストフェッチ要求
を優先させる構成になっているが、テストフェッチ要求
とフェッチ要求が排反となるように制御されれば、イン
バータ１４け不要となる構成なとっても良い。
以上の説明から明らかな如く、本発明によれば、従来必
要で牟ったＰＳＷ等の保護キーの入れ替え、保存１回復
のためのオーバヘッドを削減でき、処理性能の向上及び
処理手順の簡単化が図れ、更に同時に発生する記憶−装
置アクセスに異なる保護キーを送出できることにより、
アクセス例外チェックの多重処理が可能となり、処理性
能の向上が図れる。
要で牟ったＰＳＷ等の保護キーの入れ替え、保存１回復
のためのオーバヘッドを削減でき、処理性能の向上及び
処理手順の簡単化が図れ、更に同時に発生する記憶−装
置アクセスに異なる保護キーを送出できることにより、
アクセス例外チェックの多重処理が可能となり、処理性
能の向上が図れる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明する図である。 １０・・・ＰＳＷ、１１・・・保護キーレジスタ、１２
・・・フェッチキー制御フリッププロップ、１３・・・
ストアキー制御フリップフロップ、１０４・・・テスト
フェッチ要求線、１０５・・・フェッチ要求線、１０６
・・・ストア要求線、１０７・・・ストア用保護キー線
、１０８・・・フェッチ用保護キー線。
図の動作を説明する図である。 １０・・・ＰＳＷ、１１・・・保護キーレジスタ、１２
・・・フェッチキー制御フリッププロップ、１３・・・
ストアキー制御フリップフロップ、１０４・・・テスト
フェッチ要求線、１０５・・・フェッチ要求線、１０６
・・・ストア要求線、１０７・・・ストア用保護キー線
、１０８・・・フェッチ用保護キー線。
Claims (1)
- （１）記憶装置をアクセスする際に、記憶ｓｔのｗつ主
記憶キーと情報処理装置が持つ保護キーを比較すること
によりアクセス許可を判定する情報処理システムにおい
て、前記アクセス許可の判定に使用する保護キーレジス
タを複数個保持し、記憶装置に対するアクセス要求の種
類に応じて前記複数個の保護キーレジスタのいずれが１
つを選択するこ履を特徴とする記憶保護キー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216146A JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216146A JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60108943A true JPS60108943A (ja) | 1985-06-14 |
| JPH0673115B2 JPH0673115B2 (ja) | 1994-09-14 |
Family
ID=16683995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216146A Expired - Lifetime JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673115B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418635A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Memory protection control system |
| JPS5736679A (en) * | 1980-08-13 | 1982-02-27 | Ricoh Co Ltd | Thermal head |
-
1983
- 1983-11-18 JP JP58216146A patent/JPH0673115B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418635A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Memory protection control system |
| JPS5736679A (en) * | 1980-08-13 | 1982-02-27 | Ricoh Co Ltd | Thermal head |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0673115B2 (ja) | 1994-09-14 |
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