JPH0673115B2 - 記憶保護キー制御装置 - Google Patents
記憶保護キー制御装置Info
- Publication number
- JPH0673115B2 JPH0673115B2 JP58216146A JP21614683A JPH0673115B2 JP H0673115 B2 JPH0673115 B2 JP H0673115B2 JP 58216146 A JP58216146 A JP 58216146A JP 21614683 A JP21614683 A JP 21614683A JP H0673115 B2 JPH0673115 B2 JP H0673115B2
- Authority
- JP
- Japan
- Prior art keywords
- protection key
- key
- protection
- gate
- fetch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理システムにおける記憶保護キー制御方
式に関する。
式に関する。
一般に情報処理装置が記憶装置をアクセスする際、記憶
装置の持つ主記憶キーと情報処理装置が持つ保護キーと
の一致チェックが行われ、保護キーと主記憶キーが一致
すればアクセスが許され、一致しなければアクセスは許
されないことにより記憶保護機能を実現している。この
情報処理装置の保護キーを保護するレジスタとして、プ
ログラム状態語（以降PSWと略す）の一部が使用され
る。
装置の持つ主記憶キーと情報処理装置が持つ保護キーと
の一致チェックが行われ、保護キーと主記憶キーが一致
すればアクセスが許され、一致しなければアクセスは許
されないことにより記憶保護機能を実現している。この
情報処理装置の保護キーを保護するレジスタとして、プ
ログラム状態語（以降PSWと略す）の一部が使用され
る。
情報処理装置が命令を処理する場合、通常はPSW内の保
護キーを単一のキーとして使用する命令が大部分を占め
るが、中には保護キーとして、PSW内の保護キーと更に
命令のオペランドが追加された保護キーとして使用され
る命令がある。この一つの命令で複数の保護キーを使用
する場合、従来はPSW内の保護キーを用いてしかアクセ
ス例外チェックができない構成になっているため、PSW
内の保護キー部分を命令処理中に入れ替えてアクセスが
許されるか否かのアクセス例外チェックを行っていた。
更にアクセスが許され１つの命令中で異なる主記憶キー
を持つ記憶装置エリア間のデータ転送を行う場合、PSW
内の保護キーを記憶保護を行なわない状態（例えば保護
キーが全て“0"）に設定して行っていた。
護キーを単一のキーとして使用する命令が大部分を占め
るが、中には保護キーとして、PSW内の保護キーと更に
命令のオペランドが追加された保護キーとして使用され
る命令がある。この一つの命令で複数の保護キーを使用
する場合、従来はPSW内の保護キーを用いてしかアクセ
ス例外チェックができない構成になっているため、PSW
内の保護キー部分を命令処理中に入れ替えてアクセスが
許されるか否かのアクセス例外チェックを行っていた。
更にアクセスが許され１つの命令中で異なる主記憶キー
を持つ記憶装置エリア間のデータ転送を行う場合、PSW
内の保護キーを記憶保護を行なわない状態（例えば保護
キーが全て“0"）に設定して行っていた。
しかしながら、一つの命令で複数の保護キーを使用する
場合に、PSW内の保護キー部を入れ替えてアクセス例外
チェック及びデータ転送を行う従来の方法では、次のよ
うな問題があった。
場合に、PSW内の保護キー部を入れ替えてアクセス例外
チェック及びデータ転送を行う従来の方法では、次のよ
うな問題があった。
（ｉ） PSW内の保護キー部内容の退避、保存、回復操
作が必要で、この操作によるオーバヘッドが生じ、かつ
操作が複雑である。
作が必要で、この操作によるオーバヘッドが生じ、かつ
操作が複雑である。
（ii） PSW内の保護キー部に２番目以降の保護キーを
設定する操作が必要で、この設定によるオーバヘッドが
生じ、かつ操作が複雑である。
設定する操作が必要で、この設定によるオーバヘッドが
生じ、かつ操作が複雑である。
（iii） アクセスに使用される保護キーは、PSW内の保
護キーであり、アクセス例外チェックの多重処理が事実
上不可能である。
護キーであり、アクセス例外チェックの多重処理が事実
上不可能である。
本発明の目的とするところは前記の如き従来の問題点を
除去するものであり、複数の保護キーを使用する命令を
効率良く処理することができる記憶保護キー制御方式を
提供することにある。
除去するものであり、複数の保護キーを使用する命令を
効率良く処理することができる記憶保護キー制御方式を
提供することにある。
本発明は情報処理装置の保護キーレジスタを複数個設
け、記憶装置のアクセス要求の種類に応じて該複数個の
保護キーレジスタのいずれか一つを選択することによ
り、情報処理装置が、効率良く複数の保護キーを用いた
動的な記憶装置アクセスを実現するものである。即ち、
PSW内の保護キーとは別に保護キーレジスタを設け、PSW
内の保護キー部を入れ替えること無く、所定の保護キー
を送出可能することにより、情報処理装置が記憶装置を
アクセスする都度、任意の異なる保護キーを動的に記憶
装置に送出し、効率の良い記憶装置アクセスを実現した
ことである。
け、記憶装置のアクセス要求の種類に応じて該複数個の
保護キーレジスタのいずれか一つを選択することによ
り、情報処理装置が、効率良く複数の保護キーを用いた
動的な記憶装置アクセスを実現するものである。即ち、
PSW内の保護キーとは別に保護キーレジスタを設け、PSW
内の保護キー部を入れ替えること無く、所定の保護キー
を送出可能することにより、情報処理装置が記憶装置を
アクセスする都度、任意の異なる保護キーを動的に記憶
装置に送出し、効率の良い記憶装置アクセスを実現した
ことである。
第１図は本発明の一実施例のブロック図である。図中、
10はプログラム状態語（PSW）、11は保護キーレジスタ
であり、各々、記憶内容のアクセス許可判定に使用する
保護キーを保持している。このPSW10、保護キーレジス
タ11の保護キーは各々信号線100,101を介して与えられ
る。12と13は記憶装置のアクセス要求の種類に応じてPS
W10と保護キーレジスタ11のいずれを選択するかを示す
フリップフロップで、12はフェッチキー制御フリップフ
ロップ、13はストアキー制御フリップフロップである。
10はプログラム状態語（PSW）、11は保護キーレジスタ
であり、各々、記憶内容のアクセス許可判定に使用する
保護キーを保持している。このPSW10、保護キーレジス
タ11の保護キーは各々信号線100,101を介して与えられ
る。12と13は記憶装置のアクセス要求の種類に応じてPS
W10と保護キーレジスタ11のいずれを選択するかを示す
フリップフロップで、12はフェッチキー制御フリップフ
ロップ、13はストアキー制御フリップフロップである。
記憶装置アクセスにPSW10の保護キーのみを使用する場
合、フェッチキー制御フリップフロップ12とストアキー
制御フリップフロップ13は共に信号線102,103を介して
“0"に設定される。この場合、テストフェッチ要求線10
4が“1"であると、アンドゲート15、オアゲート17、ア
ンドゲート26によりPSW10の保護キーが選択され、該保
護キーがオアゲート28を介しフェッチ用保護キー線108
に出力される。テストフェッチ要求線104が“0"の場合
はインバータ14の出力側は“1"であり、この時、フェッ
チ要求線105が“1"であると、アンドゲート16、オアゲ
ート17、アンドゲート26により、同様にPSW10の保護キ
ーが選択され、オアゲート28を介してフェッチ用保護キ
ー線108に出力される。また、ストア要求線106が“1"
で、あるとアンドゲート22,23によりやはりPSW10の保護
キーが選択されオアゲート25を介してストア用保護キー
線107に出力される。
合、フェッチキー制御フリップフロップ12とストアキー
制御フリップフロップ13は共に信号線102,103を介して
“0"に設定される。この場合、テストフェッチ要求線10
4が“1"であると、アンドゲート15、オアゲート17、ア
ンドゲート26によりPSW10の保護キーが選択され、該保
護キーがオアゲート28を介しフェッチ用保護キー線108
に出力される。テストフェッチ要求線104が“0"の場合
はインバータ14の出力側は“1"であり、この時、フェッ
チ要求線105が“1"であると、アンドゲート16、オアゲ
ート17、アンドゲート26により、同様にPSW10の保護キ
ーが選択され、オアゲート28を介してフェッチ用保護キ
ー線108に出力される。また、ストア要求線106が“1"
で、あるとアンドゲート22,23によりやはりPSW10の保護
キーが選択されオアゲート25を介してストア用保護キー
線107に出力される。
次に記憶装置アクセスに、フェッチ動作ではPSW10の保
護キー、ストア動作では保護キーレジスタ11の内容を使
用する場合、フェッチキー制御フリップフロップ12は
“0"、ストアキー制御フリップフロップ13は“1"に設定
される。この場合、テストフェッチ要求線104が“1"で
あると、アンドゲート19、オアゲート20、アンドゲート
27、オアゲート28により、フェッチ用保護キー線108に
は保護キーレジスタ11の内容が出力され、テストフェッ
チ要求線104が“0"でフェッチ要求線105が“1"である
と、アンドゲート16、オアゲート17、アンドゲート26、
オアゲート28により、フェッチ用保護キー線108にはPSW
10の保護キーが出力される。また、ストア要求線106が
“1"であると、アンドゲート21,24、オアゲート25によ
り、ストア用保護キー線107には保護キーレジスタ11の
内容が出力される。
護キー、ストア動作では保護キーレジスタ11の内容を使
用する場合、フェッチキー制御フリップフロップ12は
“0"、ストアキー制御フリップフロップ13は“1"に設定
される。この場合、テストフェッチ要求線104が“1"で
あると、アンドゲート19、オアゲート20、アンドゲート
27、オアゲート28により、フェッチ用保護キー線108に
は保護キーレジスタ11の内容が出力され、テストフェッ
チ要求線104が“0"でフェッチ要求線105が“1"である
と、アンドゲート16、オアゲート17、アンドゲート26、
オアゲート28により、フェッチ用保護キー線108にはPSW
10の保護キーが出力される。また、ストア要求線106が
“1"であると、アンドゲート21,24、オアゲート25によ
り、ストア用保護キー線107には保護キーレジスタ11の
内容が出力される。
次に記憶装置アクセスに、フェッチ動作では保護キーレ
ジスタ11の内容、ストア動作ではPSW10の保護キーを使
用する場合、フェッチキー制御フリップフロップ12は
“1"、ストアキー制御フリップフロップ13は“0"に設定
される。この場合、テストフェッチ要求線104が“1"で
あると、アンドゲート15、オアゲート17、アンドゲート
26、オアゲート28により、フェッチ用保護キー線108に
はPSW10の保護キーが出力され、テストフェッチ要求線1
04が“0"でフェッチ要求線105が“1"であると、アンド
ゲート18、オアゲート20、アンドゲート27、オアゲート
28により、フェッチ用保護キー線108には保護キーレジ
スタ11の内容が出力される。また、ストア要求線106が
“1"であると、アンドゲート22,23、オアゲート25によ
り、ストア用保護キー線107にはPSW10の保護キーが出力
される。
ジスタ11の内容、ストア動作ではPSW10の保護キーを使
用する場合、フェッチキー制御フリップフロップ12は
“1"、ストアキー制御フリップフロップ13は“0"に設定
される。この場合、テストフェッチ要求線104が“1"で
あると、アンドゲート15、オアゲート17、アンドゲート
26、オアゲート28により、フェッチ用保護キー線108に
はPSW10の保護キーが出力され、テストフェッチ要求線1
04が“0"でフェッチ要求線105が“1"であると、アンド
ゲート18、オアゲート20、アンドゲート27、オアゲート
28により、フェッチ用保護キー線108には保護キーレジ
スタ11の内容が出力される。また、ストア要求線106が
“1"であると、アンドゲート22,23、オアゲート25によ
り、ストア用保護キー線107にはPSW10の保護キーが出力
される。
次に記憶装置アクセスに保護キーレジスタ11の内容のみ
を使用する場合は、フェッチキー制御フリップフロップ
12とストアキー制御フリップフロップ13は共に“1"に設
定される。この場合、テストフェッチ要求線104が“1"
であると、アンドゲート19、オアゲート20、アンドゲー
ト27、オアゲート28により、フェッチ用保護キー線108
には保護キーレジスタ11の内容が出力され、フェッチ要
求線105が“1"であると、アンドゲート18、オアゲート2
0、アンドゲート27、オアゲート28により、同様に、保
護キーレジスタ11の内容がフェッチ保護キー線108に出
力される。また、ストア要求線106が“1"であると、ア
ンドゲート21,24、オアゲート25により、同様に、保護
キーレジスタ11の内容がストア用保護キー線107に出力
される。
を使用する場合は、フェッチキー制御フリップフロップ
12とストアキー制御フリップフロップ13は共に“1"に設
定される。この場合、テストフェッチ要求線104が“1"
であると、アンドゲート19、オアゲート20、アンドゲー
ト27、オアゲート28により、フェッチ用保護キー線108
には保護キーレジスタ11の内容が出力され、フェッチ要
求線105が“1"であると、アンドゲート18、オアゲート2
0、アンドゲート27、オアゲート28により、同様に、保
護キーレジスタ11の内容がフェッチ保護キー線108に出
力される。また、ストア要求線106が“1"であると、ア
ンドゲート21,24、オアゲート25により、同様に、保護
キーレジスタ11の内容がストア用保護キー線107に出力
される。
上記第１図の動作を表にまとめると第２図のようにな
る。
る。
第１図の実施例では、記憶装置に対する保護キー送出経
路をストア用とフェッチ用に分けてあるが、ストア要求
とフェッチ要求が同時に存在しない様制御される場合
は、情報処理装置からの保護キー送出経路を一つまとめ
ても良い。
路をストア用とフェッチ用に分けてあるが、ストア要求
とフェッチ要求が同時に存在しない様制御される場合
は、情報処理装置からの保護キー送出経路を一つまとめ
ても良い。
また、第１図の実施例では、フェッチキー制御フリップ
フロップとストアキー制御フリップフロップにて使用す
る保護キーの選択を行っているが、これは第１オペラン
ド用キー制御フリップフロップ及び第２オペランド用キ
ー制御フリップフロップの様に、フェッチ及びストアに
依存しない構成にしても良く、又、双方と組合わせても
良い。
フロップとストアキー制御フリップフロップにて使用す
る保護キーの選択を行っているが、これは第１オペラン
ド用キー制御フリップフロップ及び第２オペランド用キ
ー制御フリップフロップの様に、フェッチ及びストアに
依存しない構成にしても良く、又、双方と組合わせても
良い。
さらに、第１図の実施例ではテストフェッチ要求とフェ
ッチ要求が同時に存在する場合にはテストフェッチ要求
を優先させる構成になっているが、テストフェッチ要求
とフェッチ要求が排反となるように制御されれば、イン
バータ14は不要となる構成をとっても良い。
ッチ要求が同時に存在する場合にはテストフェッチ要求
を優先させる構成になっているが、テストフェッチ要求
とフェッチ要求が排反となるように制御されれば、イン
バータ14は不要となる構成をとっても良い。
以上の説明から明らかな如く、本発明によれば、従来必
要であったPSW等の保護キーの入れ替え、保存、回復の
ためのオーバヘッドを削減でき、処理性能の向上及び処
理手順の簡単化が図れ、更に同時に発生する記憶装置ア
クセスに異なる保護キーを送出できることにより、アク
セス例外チェックの多重処理が可能となり、処理性能の
向上が図れる。
要であったPSW等の保護キーの入れ替え、保存、回復の
ためのオーバヘッドを削減でき、処理性能の向上及び処
理手順の簡単化が図れ、更に同時に発生する記憶装置ア
クセスに異なる保護キーを送出できることにより、アク
セス例外チェックの多重処理が可能となり、処理性能の
向上が図れる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明する図である。 10……PSW、11……保護キーレジスタ、 12……フェッチキー制御フリップフロップ、 13……ストアキー制御フリップフロップ、 104……テストフェッチ要求線、105……フェッチ要求
線、106……ストア要求線、 107……ストア用保護キー線、108……フェッチ用保護キ
ー線。
図の動作を説明する図である。 10……PSW、11……保護キーレジスタ、 12……フェッチキー制御フリップフロップ、 13……ストアキー制御フリップフロップ、 104……テストフェッチ要求線、105……フェッチ要求
線、106……ストア要求線、 107……ストア用保護キー線、108……フェッチ用保護キ
ー線。
Claims (1)
- 【請求項１】情報処理装置が記憶装置をアクセスする際
に、前記記憶装置の持つ主記憶キーと前記情報処理装置
が持つ保護キーを比較することによりアクセス許可を判
定する情報処理システムにおいて、前記アクセス許可の
判定に使用する保護キーレジスタを複数個備え、前記記
憶装置に対して同時に起動される複数のアクセス要求と
該アクセス要求に対応して選択される前記複数の保護キ
ーレジスタの対応関係を任意に切り換える手段と、前記
選択された複数の保護キーを同時に送出する手段と有す
ることを特徴とする記憶保護キー制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216146A JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216146A JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60108943A JPS60108943A (ja) | 1985-06-14 |
| JPH0673115B2 true JPH0673115B2 (ja) | 1994-09-14 |
Family
ID=16683995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216146A Expired - Lifetime JPH0673115B2 (ja) | 1983-11-18 | 1983-11-18 | 記憶保護キー制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673115B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418635A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Memory protection control system |
| JPS5736679A (en) * | 1980-08-13 | 1982-02-27 | Ricoh Co Ltd | Thermal head |
-
1983
- 1983-11-18 JP JP58216146A patent/JPH0673115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60108943A (ja) | 1985-06-14 |
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