JPH0210435A - アドレストラップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレストラップ回路に関し、特に、Ｉ１０
アドレスのアドレストラップ回路に関する。

〔従来の技術〕

従来、この種のアドレストラップ回路は、第３図に示す
ようにトラップするアドレスとマイクロプロセッサ等か
ら出力されたＩ１０アドレスを比較し単に割込みをマイ
クロプロセッサ等に発生し、割込み処理ルーチンの一定
のベクタアドレスを出力するという機能しかなかった。

〔発明が解決しようとする課題〕

上述した従来のＩ１０アドレストラップ回路は、トラッ
プがかかった時特定の割込み処理ルーチンのベクタしか
発生しないため、どのＩｌｏをアクセスしたためトラッ
プがかかったかを判定するソフトウェアが必要であった
。このためＩ１０アドレストラップ後の処理時間が長く
なるという欠点があった。第４図に従来のＩ１０アドレ
スＩ・ラップ回路を用いた時、トラップ後の処理フロー
を示す。どのＩ１０アドレスに対しトラップがかかった
かを調べるために、割込み前のプログラムカウンタのチ
エツクルーチンとプログラムカウンタを基に命令を読出
し解読する命令解読ルーチンが必要である。

〔課題を解決するための手段〕

本発明のアドレストラップ回路は、アドレスライン及び
データリードもしくはデータライトをモニタし格納され
ているアドレス情報と一致するかを比較するアドレス比
較回路と、アドレス比較回路よりの情報を基に割込みベ
クタを発生するベクタ発生回路とを含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

アドレス比較回路７は内部に連想メモリを有しておりそ
の中には予めトラップするアドレス７ａとデータの読出
し／書込みを区別するタグ７ｂが格納されている。

マイクロプロセッサ等が工／○をアクセスした時、アド
レス比較回路７はアドレスライン１上に送られるアドレ
ス情報をモニタし予め格納されているトラップアドレス
７ａとの比較及びＲ／Ｗ制御ライン６とタグ７ｂとの比
較を行い一致するかをチエツクする。トラップアドレス
７ａ及びタグ７ｂに一致するものがあればアドレス比較
回路７はマイクロプロセッサ等に対し割込みライン４に
て割込みを発生させると共にベクタ発生回路８にアドレ
ス−数情報を一致情報９にて与える。

ベクタ発生回路８はアドレス比較回路７よりのアドレス
−数情報をもとに一致したアドレスに対応した割込みベ
クタをデータライン２に送出する。この時、通常の割込
み時にマイクロプロセッサ等に送られるベクタを発生す
るベクタＲＡＭ　３の動作を割込みライン４の情報を用
いて禁止する。

第２図は本発明のアドレストラップ回路を用いた時のト
ラップ後の処理を示す流れ図である。

従来のアドレストラップ回路と違ってすでにどのＩ１０
アドレスにてトラップがかかったかを判定して処理ルー
チンに制御が移っているため単に処理を実行するだけで
良い。

〔発明の効果〕

以上説明したように本発明は、トラップしたアドレスに
より割込み時のベクタを指定することによりトラップ後
の処理を高速にできる効果がある。

又アドレス比較回路７内のアドレス７ａ及びタグ７ｂを
書換え可能なものにすることで柔軟なシステムの構築が
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すアドレストラップ回路のアドレストラップ
後の処理を示す流れ図、第３図は従来のアドレストラッ
プ回路の一例を示すブロック図、第４図は第３図におけ
るアドレストラップ後の処理を示す流れ図である。 １・・・アドレスライン、２・・・データライン、３・
・・ベクタＲＡＭ、４・・・割込みライン、５・・・Ｉ
１０制御ライン、６・・・Ｒ／Ｗ制御ライン、７・・・
アドレス比較回路、７ａ・・・トラップアドレス、７ｂ
・・・タグ、８．８′・・・ベクタ発生回路、９・・・
−数情報、１０・・・トラップアドレス、１１・・・ア
ドレス比較器。

Claims (1)

【特許請求の範囲】
1. 　マイクロプロセッサのアドレスラインをモニタし格納
   されているアドレスと一致するかを検出するアドレス比
   較回路と、一致したアドレスにより割込みベクタを選択
   してベクタを発生させすベクタ発生回路とを含むことを
   特徴とするアドレストラップ回路。