JPS63301340A - 仮想記憶方式 - Google Patents
仮想記憶方式Info
- Publication number
- JPS63301340A JPS63301340A JP62137152A JP13715287A JPS63301340A JP S63301340 A JPS63301340 A JP S63301340A JP 62137152 A JP62137152 A JP 62137152A JP 13715287 A JP13715287 A JP 13715287A JP S63301340 A JPS63301340 A JP S63301340A
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- Japan
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- memory
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 22
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
仮想記憶方式を用いたデータ処理装置において、検証済
のプログラム等に対しては論理アドレスを実メモリ空間
領域の実アドレスとして直ちに用いて高速アクセスを可
能にし、未検証のプログラム等に対しては論理アドレス
を実メモリ空間領域の実メモリに変換してメモリ保護機
能を発揮させつつそのアクセスに用いることに本発明の
特長がある。
のプログラム等に対しては論理アドレスを実メモリ空間
領域の実アドレスとして直ちに用いて高速アクセスを可
能にし、未検証のプログラム等に対しては論理アドレス
を実メモリ空間領域の実メモリに変換してメモリ保護機
能を発揮させつつそのアクセスに用いることに本発明の
特長がある。
本発明は仮想記憶方式に関し、更に詳しく言えば、論理
アドレス変換の選択的利用を導入した仮想記憶方式に関
する。
アドレス変換の選択的利用を導入した仮想記憶方式に関
する。
電子計算機等における記憶方式として、仮想記憶方式が
用いられている。一般にＣＰｔＪがアクセスできるメモ
リのアドレス空間はＣＰＵのビット幅（３２ｂｉｔ、
１６ｂｉｔ、８ｂｉｔ）に左右されるが、仮想記憶方式
を採用することにより、このアドレス空間を仮想的にｎ
倍にすることが可能となる。しかもメモリ保護も行ない
得ることが挙げられる。しかし、この方式は、プログラ
ム上で指定することのできる仮想メモリ空間の論理アド
レスを実メモリの実アドレスに変換しなければそのアク
セスができない仕組みとなっている。そして、このアド
レス変換のため、メモリアクセス時間は実アドレスを用
いて、実メモリをアクセスする場合より時間がかかる。
用いられている。一般にＣＰｔＪがアクセスできるメモ
リのアドレス空間はＣＰＵのビット幅（３２ｂｉｔ、
１６ｂｉｔ、８ｂｉｔ）に左右されるが、仮想記憶方式
を採用することにより、このアドレス空間を仮想的にｎ
倍にすることが可能となる。しかもメモリ保護も行ない
得ることが挙げられる。しかし、この方式は、プログラ
ム上で指定することのできる仮想メモリ空間の論理アド
レスを実メモリの実アドレスに変換しなければそのアク
セスができない仕組みとなっている。そして、このアド
レス変換のため、メモリアクセス時間は実アドレスを用
いて、実メモリをアクセスする場合より時間がかかる。
従来の仮想記憶方式は、第４図に示すように、アドレス
変換部１００．変換キャッシュ（ＴＬＢ）１０４、オア
回路１０６を用いて実メモリ１０２をアクセスするよう
に構成されている。プログラム実行に応じてアドレス変
換部１００又は変換キャッシュ（ＴＬＢ）１０４の出力
を実アドレスとするものである。変換キャッシュ（ＴＬ
Ｂ）は、公知の如く、キャッシュメモリと同様の働きを
行なうもので、メモリ内にアクセス回数の多い実アドレ
スを格納しておき、アドレス変換を行なうことなく実ア
ドレスによるメモリアクセスを可能としている。
変換部１００．変換キャッシュ（ＴＬＢ）１０４、オア
回路１０６を用いて実メモリ１０２をアクセスするよう
に構成されている。プログラム実行に応じてアドレス変
換部１００又は変換キャッシュ（ＴＬＢ）１０４の出力
を実アドレスとするものである。変換キャッシュ（ＴＬ
Ｂ）は、公知の如く、キャッシュメモリと同様の働きを
行なうもので、メモリ内にアクセス回数の多い実アドレ
スを格納しておき、アドレス変換を行なうことなく実ア
ドレスによるメモリアクセスを可能としている。
〔発明が解決しようとする問題点］
この方式では、アドレス変換部１００で論理アドレスを
実メモリ１０２の実アドレスに変換しなければならない
上に（変換キャッシュ（Ｔ Ｌ Ｂ ）もすべての論理
アドレスにヒツトして実アドレスを出力するものではな
い。）、仮想メモリ空間領域を外部記憶装置（磁気ディ
スク等）とした場合は実メモリへの書替えを行なわねば
ならない。これらはいずれも、アクセスのリアルタイム
性を高度に要求される分野においては大きな弱点となる
。
実メモリ１０２の実アドレスに変換しなければならない
上に（変換キャッシュ（Ｔ Ｌ Ｂ ）もすべての論理
アドレスにヒツトして実アドレスを出力するものではな
い。）、仮想メモリ空間領域を外部記憶装置（磁気ディ
スク等）とした場合は実メモリへの書替えを行なわねば
ならない。これらはいずれも、アクセスのリアルタイム
性を高度に要求される分野においては大きな弱点となる
。
そこで、アドレス変換で要する時間を見掛は上無くす技
術的手段の１つとして、変換キャシュ（ＴＬＢ）１０４
を用いることが行なわれる。これはそのアドレス変換を
バイブライン処理に乗せることにより、見掛上アドレス
変換時間を無くそうとするものである。この変換キャシ
ュを用いるものはテーブル型式で対応するものが存在す
るか否かを検索していく方式であるため、その変換キャ
シュの容量に対し変換対象の論理アドレス空間が大きい
場合には、その検索においてヒツトしないことが生じ、
その場合にはその対応処理が必要になることから処理能
力の低下となる。これは、又上述した高度のリアルタイ
ム性の要求に十分応え得ない弱点となる。
術的手段の１つとして、変換キャシュ（ＴＬＢ）１０４
を用いることが行なわれる。これはそのアドレス変換を
バイブライン処理に乗せることにより、見掛上アドレス
変換時間を無くそうとするものである。この変換キャシ
ュを用いるものはテーブル型式で対応するものが存在す
るか否かを検索していく方式であるため、その変換キャ
シュの容量に対し変換対象の論理アドレス空間が大きい
場合には、その検索においてヒツトしないことが生じ、
その場合にはその対応処理が必要になることから処理能
力の低下となる。これは、又上述した高度のリアルタイ
ム性の要求に十分応え得ない弱点となる。
即ち、プログラムデパック等のようにシステムが特定の
メモリアドレス空間しか使用しない場合は、このアドレ
ス変換は無駄なことになる。
メモリアドレス空間しか使用しない場合は、このアドレ
ス変換は無駄なことになる。
本発明は、斯かる問題点に鑑みて創作されたもので、実
メモリをアドレス変換なしでもアクセスすることのでき
る仮想記憶方式を提供することをその目的とする。
メモリをアドレス変換なしでもアクセスすることのでき
る仮想記憶方式を提供することをその目的とする。
第１図は本発明の原理ブロック図を示す。この図におい
て、２はアドレス変換手段で、これは仮想メモリ空間に
割り当てられた論理アドレスを実メモリ４のための実ア
ドレスに変換するものである。６は論理アドレスが実メ
モリ４内の予め決められた実メモリ範囲内にあるか否か
を判定する判定手段である。この判定手段６の肯定出力
に応答するセレクタ８を介して論理アドレスを実メモリ
の実アドレスとして実メモリ４のアクセスに用い、判定
手段６の否定出力に応答するセレクタ８を介してアドレ
ス変換手段２の出力アドレスを実メモリ４のアクセスに
用いるようにして本発明は構成されている。
て、２はアドレス変換手段で、これは仮想メモリ空間に
割り当てられた論理アドレスを実メモリ４のための実ア
ドレスに変換するものである。６は論理アドレスが実メ
モリ４内の予め決められた実メモリ範囲内にあるか否か
を判定する判定手段である。この判定手段６の肯定出力
に応答するセレクタ８を介して論理アドレスを実メモリ
の実アドレスとして実メモリ４のアクセスに用い、判定
手段６の否定出力に応答するセレクタ８を介してアドレ
ス変換手段２の出力アドレスを実メモリ４のアクセスに
用いるようにして本発明は構成されている。
プログラム言語で用いられる論理アドレスが実メモリ４
のアクセスのために入力されて来ると、その論理アドレ
スが実メモリ４の予め決められた実メモリ範囲内のもの
であるとの判定が判定手段６から出力されると、その論
理アドレスは実アドレスとしてセレクタ８を介して実メ
モリ４のアクセスに用いられる。判定手段６での判定が
否定となる場合には、論理アドレスがアドレス変換手段
２でアドレス変換されたアドレスが実メモリ４のアクセ
スに用いられる。これにより、アクセスの高速化に対す
る要請と、記憶内容を仮想記憶の保護機能の下に置きた
いという要請とを満たすことができる。
のアクセスのために入力されて来ると、その論理アドレ
スが実メモリ４の予め決められた実メモリ範囲内のもの
であるとの判定が判定手段６から出力されると、その論
理アドレスは実アドレスとしてセレクタ８を介して実メ
モリ４のアクセスに用いられる。判定手段６での判定が
否定となる場合には、論理アドレスがアドレス変換手段
２でアドレス変換されたアドレスが実メモリ４のアクセ
スに用いられる。これにより、アクセスの高速化に対す
る要請と、記憶内容を仮想記憶の保護機能の下に置きた
いという要請とを満たすことができる。
〔実施例］
第２図は本発明の一実施例を示す。この図において、１
２はプログラム実行部（ＣＰＵ）から論理アドレスを送
って来る線である。６は第１図における判定手段６の具
体的構成例を示し、６１．６２は比較器である。比較器
６Ｉは線１２上の論理アドレスが下位アドレスレジスタ
６、の下位アドレスに等しいとき出力６１１に、又論理
アドレスが下位アドレスより大きいとき出力６□にその
旨を表す高レベルの信号を出力し、それ以外のときには
低レベルの信号を各出力に出力するものである。
２はプログラム実行部（ＣＰＵ）から論理アドレスを送
って来る線である。６は第１図における判定手段６の具
体的構成例を示し、６１．６２は比較器である。比較器
６Ｉは線１２上の論理アドレスが下位アドレスレジスタ
６、の下位アドレスに等しいとき出力６１１に、又論理
アドレスが下位アドレスより大きいとき出力６□にその
旨を表す高レベルの信号を出力し、それ以外のときには
低レベルの信号を各出力に出力するものである。
比較器６□は論理アドレスが上位アドレスレジスタ６４
の上位アドレスより小さいときその旨を表す高レベルの
信号を出力し、それ以外のときには低レベルの信号を出
力するものである。６．はオア回路、６ｂはアンド回路
である。アンド回路６６の出力はアドレス変換手段２の
反転能動化人力Ｅ及びセレクタ８の選択制御入力に接続
されている。アドレス変換手段２は従来公知の構成にな
る。
の上位アドレスより小さいときその旨を表す高レベルの
信号を出力し、それ以外のときには低レベルの信号を出
力するものである。６．はオア回路、６ｂはアンド回路
である。アンド回路６６の出力はアドレス変換手段２の
反転能動化人力Ｅ及びセレクタ８の選択制御入力に接続
されている。アドレス変換手段２は従来公知の構成にな
る。
セレクタ８の出力は実メモリ（図示せず）のアドレッシ
ング部へ接続されている。
ング部へ接続されている。
実メモリ４は仮想メモリ空間を形成する大容量の外部記
憶装置に記憶内容の入替え可能に接続されている。アド
レス変換手段２は第４図の従来方式と同様に構成されて
いる。
憶装置に記憶内容の入替え可能に接続されている。アド
レス変換手段２は第４図の従来方式と同様に構成されて
いる。
上述のシステム構成における本発明の特徴機能を以下に
説明する。
説明する。
プログラム実行部から線１２を介して送られて来た論理
アドレスは実メモリ４のアクセスに先立ってそれが下位
アドレスＬＡと上位アドレスＵＡとの間にあるか否かが
比較器６１，６□で調べられる。もしその範囲内にある
ならば（第３図の上欄参照）、比較器６Ｉのいずれか一
方の出力から高レベルの信号が発生されると同時に、比
較器６□の出力からも高レベルの信号が発生される。従
って、アンド回路６ｈから高レベルの信号が発生される
。これにより、アドレス変換手段２における変換動作は
生ゼしめられず、セレクタ８は線１２上の論理アドレス
をその出力に出力するように切り換えられ、セレクタ８
を介して与えられるアドレス（論理アドレス＝実アドレ
ス）にて実メモリ４がアクセスされる（第３図）。
アドレスは実メモリ４のアクセスに先立ってそれが下位
アドレスＬＡと上位アドレスＵＡとの間にあるか否かが
比較器６１，６□で調べられる。もしその範囲内にある
ならば（第３図の上欄参照）、比較器６Ｉのいずれか一
方の出力から高レベルの信号が発生されると同時に、比
較器６□の出力からも高レベルの信号が発生される。従
って、アンド回路６ｈから高レベルの信号が発生される
。これにより、アドレス変換手段２における変換動作は
生ゼしめられず、セレクタ８は線１２上の論理アドレス
をその出力に出力するように切り換えられ、セレクタ８
を介して与えられるアドレス（論理アドレス＝実アドレ
ス）にて実メモリ４がアクセスされる（第３図）。
逆に、線１２を介して送られて来た論理アドレスが上述
範囲外にあるならば、比較器６１，６□のいずれからも
高レベルの信号は発生されず、従って、アンド回路６．
から低レベルの信号がアドレス変換手段２の反転能動化
人力Ｅ及びセレクタ８の選択制御入力に与えられる。こ
れにより、アドレス変換手段２で実アドレスへ変換され
た論理アドレスがセレクタ８を介して実メモリ４へ与え
られてそのアクセスが生ぜしめられる。
範囲外にあるならば、比較器６１，６□のいずれからも
高レベルの信号は発生されず、従って、アンド回路６．
から低レベルの信号がアドレス変換手段２の反転能動化
人力Ｅ及びセレクタ８の選択制御入力に与えられる。こ
れにより、アドレス変換手段２で実アドレスへ変換され
た論理アドレスがセレクタ８を介して実メモリ４へ与え
られてそのアクセスが生ぜしめられる。
か（して、上述範囲内についてはアドレス変換がないか
らその高速なアクセスが可能になり、上述範囲外につい
てはアドレス変換によるメモリ保護機能の下でそのメモ
リ領域のアクセスが可能になる。これは、リアルタイム
性を高度に要求されるプログラム及び仮想記憶に備わっ
ているメモリ保護機能の下での実行を求められるプログ
ラムの併行した実行を可能にする。又、上述本発明によ
りプログラム全体の中でのアドレス変換を要する部分を
少なくすることが可能であるから、アドレス変換で生ず
るミスヒツトによる処理能力の低下防止にも役立つ。
らその高速なアクセスが可能になり、上述範囲外につい
てはアドレス変換によるメモリ保護機能の下でそのメモ
リ領域のアクセスが可能になる。これは、リアルタイム
性を高度に要求されるプログラム及び仮想記憶に備わっ
ているメモリ保護機能の下での実行を求められるプログ
ラムの併行した実行を可能にする。又、上述本発明によ
りプログラム全体の中でのアドレス変換を要する部分を
少なくすることが可能であるから、アドレス変換で生ず
るミスヒツトによる処理能力の低下防止にも役立つ。
なお、上記実施例においては、アクセス対象をプログラ
ムとする例について述べたが、データでも全く同様に本
発明効果を享受し得る。
ムとする例について述べたが、データでも全く同様に本
発明効果を享受し得る。
以上述べたように本発明によれば、実メモリへの高速な
アクセスと仮想記憶に本来備わっているメモリ保護機能
の下での実メモリへのアクセスとが可能になる。又、実
メモリに対しアドレス変換なしでアクセス可能にしたこ
とにより、該アクセス範囲以外の実メモリへのアクセス
における変換キャッシュのミスヒツト率の低減が図れる
し、その変換能力のレベルアップにもなる。
アクセスと仮想記憶に本来備わっているメモリ保護機能
の下での実メモリへのアクセスとが可能になる。又、実
メモリに対しアドレス変換なしでアクセス可能にしたこ
とにより、該アクセス範囲以外の実メモリへのアクセス
における変換キャッシュのミスヒツト率の低減が図れる
し、その変換能力のレベルアップにもなる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図、
第３図はアクセス説明図、
第４図は従来の仮想記憶方式構成図である。
第１図乃至第３図において、
２はアドレス変換手段、
４は実メモリ、
６は判定手段（比較器６．．６ｚ、下位アドレスレジス
タ６３、上位アドレスレジスタ６４、オア回路６３、ア
ンド回路６．）、 ８はセレクタである。 第１図
タ６３、上位アドレスレジスタ６４、オア回路６３、ア
ンド回路６．）、 ８はセレクタである。 第１図
Claims (1)
- 【特許請求の範囲】 仮想メモリ空間に割り当てられた論理アドレスに応答し
て実メモリ（４）をアクセスする仮想記憶方式において
、 前記論理アドレスが前記実メモリ（４）内の予め決めら
れた実メモリ範囲内にあるか否かを判定する判定手段（
６）と、 該判定手段（６）の出力を選択制御入力に受けて前記論
理アドレス又はアドレス変換手段（２）で変換された実
アドレスを前記実メモリ（４）へ与えるセレクタ（８）
とを設けて、論理アドレスによる実メモリ（４）のアク
セスを行なうようにしたことを特徴とする仮想記憶方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137152A JPS63301340A (ja) | 1987-05-30 | 1987-05-30 | 仮想記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137152A JPS63301340A (ja) | 1987-05-30 | 1987-05-30 | 仮想記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301340A true JPS63301340A (ja) | 1988-12-08 |
Family
ID=15192036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62137152A Pending JPS63301340A (ja) | 1987-05-30 | 1987-05-30 | 仮想記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2461850A (en) * | 2008-07-10 | 2010-01-20 | Cambridge Consultants | Memory management unit with address translation for a range defined by upper and lower limits |
-
1987
- 1987-05-30 JP JP62137152A patent/JPS63301340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2461850A (en) * | 2008-07-10 | 2010-01-20 | Cambridge Consultants | Memory management unit with address translation for a range defined by upper and lower limits |
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