KR19990048393A

KR19990048393A - 디램 내장형 중앙 연산 처리장치 및 그의 데이터액세스 방법

Info

Publication number: KR19990048393A
Application number: KR1019970067067A
Authority: KR
Inventors: 정대석
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 1999-07-05

Abstract

디램(Dynamic RAM:DRAM) 내장형 중앙 연산 처리 장치 및 그의 데이터 액세스 방법이 개시된다. 본 발명에 따른 디램 내장형 중앙 연산 처리 장치는 외부 주기억부에서 최하위 어드레스를 제1 어드레스로 하고 최상위 어드레스를 제2 어드레스로 하는 소정 어드레스 영역의 데이터를 블록 단위로 저장하는 디램, 프로그램 수행시 상기 외부 주기억부와 동일한 어드레스로 디램에 저장된 소정 데이터를 액세스하고, 프로그램 결과로 발생한 새로운 데이터를 디램으로 저장시키는 연산 처리 수단 및 연산 처리 수단이 외부 주기억부의 어드레스와 동일한 어드레스로 디램에 저장된 소정 데이터를 액세스하도록 주기억부의 어드레스를 디램의 어드레스로 변환시키는 어드레스 변환 수단으로 구성되는 것을 특징으로하며, 하드웨어가 간단한 어드레스 변환부를 통해 연산 처리부는 외부의 주기억 장치와 동일한 어드레스로 디램을 액세스할 수 있으며, 또한, 연산 처리부가 디램에 저장된 데이터와 액세스할 때는 외부의 주기억 장치와 액세스하지 않으므로 연산 처리부의 부담을 줄일수 있으며 액세스 시간을 빨리할 수 있는 효과가 있다.

Description

디램 내장형 중앙 연산 처리 장치 및 그의 데이터 액세스 방법

본 발명은 디램 내장형 중앙 연산 처리 장치 및 그의 데이터 액세스에 관한 것이며, 특히, 간단한 하드 웨어 구조를 갖는 디램 내장형 중앙 연산 처리 장치 및 그의 데이터 액세스 방법에 관한 것이다.

이하, 종래에 디램 내장형 중앙 연산 처리 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 1은 종래에 디램 내장형 중앙 연산 처리 장치를 설명하기 위한 개략적인 블록도로서, 연산 처리부(10), 디램(12), 1차 캐시 메모리(14) 및 버스 인터페이스(16)로 구성된다.

도 1에 도시된 디램(12)은 외부 주기억부(미도시)에 기억된 데이터 중 캐시의 적중율(Hit Ratio)이 낮은 프로그램이나 자주 액세스(Access)되는 소정 어드레스 영역의 데이터를 블록 단위로 저장하며, 1차 캐시 메모리(14)는 연산 처리부(10)가 프로그램 수행시 필요로하는 디램(12)의 데이터를 블록 단위로 저장하며, 1차 캐시 메모리(14)를 사용하지 않을 경우 연산 처리부(10)는 프로그램 수행시 필요한 데이터를 디램(12)으로부터 직접 얻는다. 또한, 연산 처리부(10)가 프로그램 수행시 발생되는 새로운 데이터는 외부 주기억부(미도시)로 직접 저장되며, 이로 인해, 외부 주기억부(미도시)는 항상 액세스되어 있으며, 버스 인터페이스(16)를 통해 외부의 주기억부(미도시)와 데이터 및 어드레스를 액세스할 수 있다.

일반적으로 중앙 연산 처리 장치내에 캐시 메모리가 내장되면 연산 처리부(10)가 프로그램에 필요한 데이터를 얻도록 캐시 메모리와 액세스하기 위해, 캐시 메모리는 태그(Tag), 비교 논리(Comparator Logic) 및 캐시 제어 로직등의 주변 로직(미도시)들을 필요로 하며, 도 1에 도시된 것처럼 디램(12)을 내장하여 캐시 메모리로 사용할 경우, 디램(12)의 메모리 크기가 크므로 이러한 주변 로직들이 더욱 많이 필요하게되어 하드웨어가 복잡하게되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 하드 웨어 구조가 간단한 디램 내장형 중앙 연산 처리 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 디램 내장형 중앙 연산 처리 장치에서 수행되는 데이터의 액세스 방법을 제공하는데 있다.

도 1은 종래에 디램(Dynamic RAM:DRAM) 내장형 중앙 연산 처리 장치를 설명하기 위한 개략적인 블록도이다.

도 2는 본 발명에 따른 디램 내장형 중앙 연산 처리 장치를 설명하기 위한 개략적인 블록도이다.

도 3은 본 발명에 따른 디램 내장형 중앙 연산 처리 장치에서 수행되는 데이터의 액세스 방법을 설명하기 위한 플로우 차트이다.

상기 과제를 이루기 위해, 본 발명에 따른 디램 내장형 중앙 연산 처리 장치는, 버스 인터페이스를 통해 외부 주기억부와 인터페이스되는 디램 내장형 중앙 연산 처리 장치에 있어서, 외부 주기억부에서 최하위 어드레스를 제1 어드레스로 하고 최상위 어드레스를 제2 어드레스로 하는 소정 어드레스 영역의 데이터를 블록 단위로 저장하는 디램, 프로그램 수행시 외부 주기억부와 동일한 어드레스로 디램에 저장된 소정 데이터를 액세스하고, 프로그램 결과로 발생한 새로운 데이터를 디램으로 저장시키는 연산 처리 수단 및 연산 처리 수단이 외부 주기억부의 어드레스와 동일한 어드레스로 디램에 저장된 소정 데이터를 액세스하도록 주기억부의 어드레스를 디램의 어드레스로 변환시키는 어드레스 변환 수단으로 구성되는 것이 바람직하다.

상기 다른 과제를 이루기 위해 본 발명에 따른 디램 내장형 중앙 연산 처리 장치의 데이터 액세스 방법은, 외부 주기억부와 인터페이스하며, 연산 처리부, 디램 및 어드레스 변환부로 구성된 디램 내장형 중앙 처리 장치에서 수행되는 데이터 액세스 방법에 있어서, 외부 주기억 장치에서 제1 어드레스부터 제2 어드레스까지의 소정 어드레스 영역의 데이터를 블록 단위로 상기 디램에 저장하는 단계, 제1 어드레스 및 제2 어드레스를 기억하는 단계, 연산 처리부가 액세스하고자 하는 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 존재하는가를 판단하는 단계, 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 존재하면, 연산 처리부는 소정 데이터의 어드레스와 최하위 어드레스의 차를 어드레스로 하는 디램의 데이터와 액세스하는 단계 및 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 존재하지 않으면, 연산 처리부는 외부 주기억 장치와 액세스하는 단계로 이루어지는 것이 바람직하다.

이하, 본 발명에 따른 디램 내장형 중앙 연산 처리 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 따른 디램 내장형 중앙 연산 처리 장치를 설명하기 위한 개략적인 블록도로서, 어드레스 검색부(208), 레지스터(210) 및 뺄셈부(212)로 구성된 어드레스 변환부(220), 연산 처리부(200), 1차 캐시 메모리(202), 디램(204) 및 버스 인터페이스(206)로 구성된 디램 내장형 중앙 연산 처리 장치(230)와 외부 주기억 장치(240)를 나타내었다.

도 2에 도시된 디램(204)은 외부 주기억 장치(240)에 기록된 프로그램 중에 캐시의 적중율이 낮은 프로그램 또는 자주 액세스되는 소정 어드레스 영역의 데이터를 블록 단위로 저장하고, 이때, 소정 어드레스 영역의 최하위 어드레스를 제1 어드레스로 하고 최상위 어드레스를 제2 어드레스로 한다. 어드레스 변환부(220)는 연산 처리부(200)가 디램(204)에 저장된 데이터를 액세스할 때 주기억 장치(240)의 어드레스와 동일한 어드레스로 디램(204)을 액세스하도록 한다. 이를 위해, 어드레스 변환부(220)를 구성하는 레지스터(210)는 디램(204)에 저장된 외부 주기억 장치(240)의 제1 어드레스를 저장하고, 저장된 어드레스를 뺄셈부(212)의 제1 입력 단자로 출력하며, 어드레스 검색부(208)는 제1 어드레스와 제2 어드레스를 저장한 후, 연산 처리부(200)가 프로그램 수행을 위해 액세스하고자 하는 소정 데이터의 어드레스가 어드레스 검색부(208)에 저장되어 있는 제1 어드레스와 제2 어드레스 사이에 있는가를 검색한다. 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 존재하면, 어드레스 검색부(208)는 소정 데이터의 어드레스를 뺄셈부(212)의 제2 입력 단자로 출력한다. 뺄셈부(212)가 제1 입력 단자로 입력된 최하위 어드레스와 제2 입력 단자로 입력된 소정 데이터의 어드레스의 차를 디램(204)으로 출력하면, 디램(204)에 저장된 데이터가 연산 처리부(200)로 액세스된다.

한편, 연산 처리부(200)가 액세스하고자 하는 소정 데이터의 어드레스가 어드레스 검색부(208)에 저장된 최하위 어드레스와 최상위 어드레스 사이에 존재하지 않는다면, 어드레스 검색부(208)는 소정 데이터의 어드레스를 버스 인터페이스(206)를 통해 외부의 주기억부(240)로 출력하여 연산 처리부(200)가 외부의 주기억 장치(240)에 기억된 데이터를 직접 액세스하도록 한다. 이때, 연산 처리부(200)는 디램(204)을 계속 액세스하고 있으며, 프로그램 수행 과정에서 새로운 데이터가 발생되면 액세스된 디램(204)의 어드레스 영역에 새로운 데이터를 저장한다. 한편, 1차 캐시 메모리(202)는 도 2에 도시된 것 처럼 연산 처리부(200)와 디램(204) 사이에 놓일 수 있으며, 1차 캐시 메모리(202)는 연산 처리부(200)가 프로그램 수행시 필요로 하는 디램(204)의 데이터를 블록 단위로 저장한다. 1차 캐시 메모리(202)로 에스램(Static RAM:SRAM)을 사용하며, 이와같이 에스램의 1차 캐시메모리(202)를 통해 데이터의 액세스 속도를 높일 수 있다. 또한, 디램(204)이 새로운 주기억 장치(240)의 프로그램을 저장하고자 할 때에는 디램(204)에 저장된 데이터를 외부 주기억 장치(240)의 소정 어드레스 영역에 기록한 후, 디램(204)은 외부 주기억 장치(240)에 기억된 다른 소정 어드레스 영역의 데이터를 저장한다.

상술한 바와 같이, 본 발며에 따른 디램 내장형 중앙 연산 처리 장치는 내장된 디램(204)을 외부의 주기억 장치(240)처럼 사용하며, 이로 인해, 연산 처리부(200)가 디램(204)에 저장된 소정 어드레스 영역의 데이터와 액세스할 때에는 주기억 장치(240)와 액세스하지 않아도 된다.

이하, 본 발명에 따른 디램 내장형 중앙 연산 처리 장치에서 수행되는 데이터의 액세스 방법을 첨부한 도면들을 참조로 하여 다음과 같이 설명한다.

도 3은 본 발명에 따른 디램 내장형 중앙 연산 처리 장치에서 수행되는 데이터의 액세스 방법을 설명하기 위한 플로우 차트로서, 외부의 주기억 장치에 기억된 소정 어드레스 영역의 데이터를 디램에 저장하는 단계(제300 단계), 소정 어드레스 영역의 최하위 어드레스와 최상위 어드레스를 기억하는 단계(제302 단계), 연산 처리부가 액세스하고자 하는 소정 데이터의 어드레스가 최하위 어드레스와 최상위 어드레스 사이에 존재하면 디램과 액세스하고, 그렇지 않으면 외부의 주기억 장치와 액세스하는 단계(제306 ~ 310 단계)로 이루어진다.

도 2에 도시된 디램(204)은 주기억 장치(240)에 기록된 데이터 중에 캐시 적중율이 낮은 프로그램이나 자주 액세스되는 소정 어드레스 영역의 데이터를 블록 단위로 저장하며, 이때, 최하위 어드레스를 제1 어드레스로 하고, 최상위 어드레스를 제2 어드레스로 한다(제300 단계). 제300 단계 후에, 제1 어드레스를 레지스터(210)에 저장하고, 제1 어드레스와 제2 어드레스를 어드레스 검색부(208)에 저장한다(제302 단계). 제302 단계 후에, 연산 처리부(200)가 프로그램 수행 과정에서 액세스하고자 하는 소정 데이터의 어드레스가 어드레스 검색부(208)에 기억된 제1 어드레스와 제2 어드레스 사이에 존재하는가를 판단한다(제306 단계). 제306 단계 후에, 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 있으면, 연산 처리부(200)는 소정 데이터의 어드레스와 제1 어드레스의 차를 디램(204)의 어드레스로서 출력하고, 연산 처리부(200)는 디램(204)에 저장된 데이터와 액세스한다(제308 단계). 제306 단계 후에, 소정 데이터의 어드레스가 제1 어드레스와 제2 어드레스 사이에 있지않으면, 연산 처리부(200)는 버스 인터페이스(206)를 통해 외부 주기억 장치(240)에 기억된 소정 데이터와 직접 액세스한다(제310 단계).

상술한 바와 같이, 본 발명에 의한 디램 내장형 중앙 연산 처리 장치 및 그의 데이터 억세스 방법은 하드웨어가 간단한 어드레스 변환부를 통해 연산 처리부는 외부의 주기억 장치와 동일한 어드레스로 디램을 액세스할 수 있으며, 또한, 연산 처리부가 디램에 저장된 데이터와 액세스할 때는 외부의 주기억 장치와 액세스하지 않으므로 연산 처리부의 부담을 줄일수 있으며 액세스 시간을 빨리할 수 있는 효과가 있다.

Claims

버스 인터페이스를 통해 외부 주기억부와 인터페이스되는 디램 내장형 중앙 연산 처리 장치에 있어서,

상기 외부 주기억부에서 최하위 어드레스를 제1 어드레스로 하고 최상위 어드레스를 제2 어드레스로 하는 소정 어드레스 영역의 데이터를 블록 단위로 저장하는 디램;

프로그램 수행시 상기 외부 주기억부와 동일한 어드레스로 상기 디램에 저장된 소정 데이터를 액세스하고, 프로그램 결과로 발생한 새로운 데이터를 상기 디램 으로 저장시키는 연산 처리 수단; 및

상기 연산 처리 수단이 상기 외부 주기억부의 어드레스와 동일한 어드레스로 상기 디램에 저장된 소정 데이터를 액세스하도록 상기 주기억부의 어드레스를 상기 디램의 어드레스로 변환시키는 어드레스 변환 수단을 구비하는 것을 특징으로 하는 디램 내장형 중앙 연산 처리 장치.
제1항에 있어서, 상기 어드레스 변환 수단은

제2 입력 단자로 입력된 데이터와 제1 입력 단자로 입력된 데이터의 차를 구하고, 그 결과를 상기 디램의 어드레스로서 출력하는 뺄셈 수단;

상기 제1 어드레스를 기억하고 기억된 어드레스를 상기 뺄셈 수단의 제1 입력 단자로 출력하는 레지스터; 및

상기 제1 어드레스와 상기 제2 어드레스를 기억하고, 상기 연산 처리 수단이 액세스하고자 하는 소정 데이터의 어드레스를 입력하여 상기 제1 어드레스 및 상기 제2 어드레스와 크기를 비교하고, 비교된 결과에 상응하여 상기 소정 데이터의 어드레스를 상기 뺄셈 수단의 제2 입력 단자 또는 상기 버스 인터페이스로 출력하는 어드레스 검색 수단을 구비하는 것을 특징으로하는 디램 내장형 중앙 연산 처리 장치.
제1항에 있어서,

상기 연산 처리 수단과 상기 디램 사이에 위치하고 상기 디램의 데이터를 블록 단위로 저장하며, 상기 연산 처리 수단으로 데이터를 전송하는 1차 캐시 메모리를 더 구비하는 것을 특징으로하는 디램 내장형 중앙 연산 처리 장치.
외부 주기억부와 인터페이스하며, 연산 처리부, 디램 및 어드레스 변환부로 구성된 디램 내장형 중앙 처리 장치에서 수행되는 데이터 액세스 방법에 있어서,

상기 외부 주기억 장치에서 제1 어드레스부터 제2 어드레스까지의 소정 어드레스 영역의 데이터를 블록 단위로 상기 디램에 저장하는 단계;

상기 제1 어드레스와 제2 어드레스를 기억하는 단계;

상기 연산 처리부가 액세스하고자 하는 소정 데이터의 어드레스가 상기 제1 어드레스와 상기 제2 어드레스 사이에 존재하는가를 판단하는 단계;

상기 소정 데이터의 어드레스가 상기 제1 어드레스와 상기 제2 어드레스 사이에 존재하면, 상기 연산 처리부는 상기 소정 데이터의 어드레스와 상기 제1 어드레스의 차를 어드레스로 하는 상기 디램의 데이터와 액세스하는 단계; 및

상기 소정 데이터의 어드레스가 상기 제1 어드레스와 상기 제2 어드레스 사이에 존재하지 않으면, 상기 연산 처리부는 상기 외부 주기억 장치와 액세스하는 단계로 이루어지는 것을 특징으로 하는 디램 내장형 중앙 처리 장치의 데이터 액세스 방법.