JPS6053895B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6053895B2 JPS6053895B2 JP53001996A JP199678A JPS6053895B2 JP S6053895 B2 JPS6053895 B2 JP S6053895B2 JP 53001996 A JP53001996 A JP 53001996A JP 199678 A JP199678 A JP 199678A JP S6053895 B2 JPS6053895 B2 JP S6053895B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- operand
- instruction
- control signal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
Description
【発明の詳細な説明】
この発明は、情報処理装置に関するものである。
一般に、計算機の主記憶装置上のアドレスは、命令語を
アドレスする命令アドレスと、データをアドレスするオ
ペランドアドレスという属性に分類できる。
アドレスする命令アドレスと、データをアドレスするオ
ペランドアドレスという属性に分類できる。
従来の計算機に関しては、命令アドレスのアドレス範囲
と、オペランドアドレスのアドレス範囲とは等しいのが
一般的である。つまり、命令アドレスが例えば、２４ビ
ットで構成されていれば、オペランドアドレスも２４ビ
ットで構成されているということである。一方、計算機
の利用形態として、特に科学技術計算において、主記憶
装置上のデータを多量に扱うアプリケーションが増大し
ている。
と、オペランドアドレスのアドレス範囲とは等しいのが
一般的である。つまり、命令アドレスが例えば、２４ビ
ットで構成されていれば、オペランドアドレスも２４ビ
ットで構成されているということである。一方、計算機
の利用形態として、特に科学技術計算において、主記憶
装置上のデータを多量に扱うアプリケーションが増大し
ている。
例えば、行列を扱う計算はその代表的なものである。こ
の様なアプリケーションにおいては、当然ながら、ア・
ドレスの拡張が（特にデータエリアのアドレスの拡張が
）必要になつてくる。この様な要求に対して、従来の計
算機のアプローチを取ることにすると、オペランドアド
レスの拡張と同時に命令アドレスも拡張する必要があり
、新たな命令語のサポフート等のハードウェアの増大と
、従来ソフトウェアを利用する場合の変更量の増大を招
くことになる。この発明の目的とするところは、前記の
如き従来の問題点を除去するものであり、従来プログラ
ムの要求を最小にしてオペランドアドレスの拡張を可能
にする情報処理装置を提供することにある。
の様なアプリケーションにおいては、当然ながら、ア・
ドレスの拡張が（特にデータエリアのアドレスの拡張が
）必要になつてくる。この様な要求に対して、従来の計
算機のアプローチを取ることにすると、オペランドアド
レスの拡張と同時に命令アドレスも拡張する必要があり
、新たな命令語のサポフート等のハードウェアの増大と
、従来ソフトウェアを利用する場合の変更量の増大を招
くことになる。この発明の目的とするところは、前記の
如き従来の問題点を除去するものであり、従来プログラ
ムの要求を最小にしてオペランドアドレスの拡張を可能
にする情報処理装置を提供することにある。
この発明の特徴とするところは、アドレス生成時、オペ
ランドアドレスか命令アドレスかによつて、アドレスの
有効範囲を変え得ることにある。
ランドアドレスか命令アドレスかによつて、アドレスの
有効範囲を変え得ることにある。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。第１図は、本発明の一実施例である情報処理装置の
主記憶装置上のアドレス区分を示したものである。この
主記憶装置上のアドレスとは、実アドレスでも論理アド
レスでもどちらでもよいが、本実施例では、論理アドレ
スと考え、従来のアドレス範囲を１６ｒ！４Ｂ（２４ビ
ット）とし、データアドレスのみを４ＧＢ（３２ビット
）に拡張したものである。第２Ａ，第２Ｂ図は、本発明
のアドレス生成部分を示した図であり、以下に発明の詳
細な説明する。
る。第１図は、本発明の一実施例である情報処理装置の
主記憶装置上のアドレス区分を示したものである。この
主記憶装置上のアドレスとは、実アドレスでも論理アド
レスでもどちらでもよいが、本実施例では、論理アドレ
スと考え、従来のアドレス範囲を１６ｒ！４Ｂ（２４ビ
ット）とし、データアドレスのみを４ＧＢ（３２ビット
）に拡張したものである。第２Ａ，第２Ｂ図は、本発明
のアドレス生成部分を示した図であり、以下に発明の詳
細な説明する。
第２Ａ図は、アドレスが命令アドレスオペランドアドレ
スかを知らせる制御信号を発生する装置である。命令取
出し制御部２２は、本制御部内にあるプログラムカウン
タ（次に実行すべき命令のアドレスが入つている）をも
とに、命令の取出し制御を行なう装置である。オペラン
ド取出し制御部２３は、命令取出し制御部２２で取出さ
れた命令を解析し、オペランドを取出す制御を行なう装
置である。実行部２４は、上記２つの制御部２２および
２３で得られた情報をもとに、命令を実行し、実行時必
要となるオペランドの取出しも行なう装置である。メモ
リ制御部２５は、上記３つの装置からのメモリ要求１３
，１４および１５を、優先順位決定回路９を通して、メ
モリ要求を一つに決定する装置である。モード制御部２
１は、オペランドアドレスを拡張するかどうかを決定す
る処理装置のモードを制御する制御部である。次に、こ
れらの装置の動作について説明する。
スかを知らせる制御信号を発生する装置である。命令取
出し制御部２２は、本制御部内にあるプログラムカウン
タ（次に実行すべき命令のアドレスが入つている）をも
とに、命令の取出し制御を行なう装置である。オペラン
ド取出し制御部２３は、命令取出し制御部２２で取出さ
れた命令を解析し、オペランドを取出す制御を行なう装
置である。実行部２４は、上記２つの制御部２２および
２３で得られた情報をもとに、命令を実行し、実行時必
要となるオペランドの取出しも行なう装置である。メモ
リ制御部２５は、上記３つの装置からのメモリ要求１３
，１４および１５を、優先順位決定回路９を通して、メ
モリ要求を一つに決定する装置である。モード制御部２
１は、オペランドアドレスを拡張するかどうかを決定す
る処理装置のモードを制御する制御部である。次に、こ
れらの装置の動作について説明する。
命令取出し制御部２２からのリクエスト信号１３と、オ
ペランド取出し制御部２３からのリクエスト信号１４と
、実行部２４からのリクエスト信号１５とが、メモリ制
御部２５の優先順位決定回路１９に入力され、その結果
が、制御信号１９に反映される。又、命令取出し制御部
２２からのアドレスデータ１６と、オペランド取出し制
御部２３からのアドレスデータ１７と、実行部２４から
のアドレスデータ１８が、メモリ制御部２５のセレクタ
回路１０に入カカされ、上記制御信号１９により、一つ
がアドレスデータ８として選択される。又、オペランド
取出し制御部２３又は実行部２４からの要求が、優先順
位決定回路９によつて選択されたとき、制御信号２０が
出され、このとき、モード制御部２１からのオペランド
の拡張を行なうという制御信号１２が出ていると、ＡＮ
Ｄ回路１１によつて本アドレスが、オペランドアドレス
）であり、しかも拡張を行なうという制御信号７が生成
される。第２Ｂ図は、制御信号７によつてアドレスの有
効範囲を変えることのできる装置を示したものである。
アドレスレジスタ１には、第２Ａ図で選択・されたアド
レスデータ８がセットされる。データ幅は３２ビットと
考える。レジスタ２は、８ビットから構成され、すべて
のビットがゼロにセットされているレジスタである。セ
レクタ回路３は、アドレスレジスタ１の０〜７ビットの
入力と、レジスタ２の入力を第２Ａ図からの制御信号７
によつてどちらかを選択するセレクタである。論理アド
レスレジスタ４は、セレクタ３の出力で０〜７ビットが
、又、アドレスレジスタ１の８〜３１ビットの出力で８
〜３１ビットが構成されている論理アドレスを示すレジ
スタである。この論理アドレスは、３２ビットのＤＡＴ
（動的アドレス変換）機構５を通して実アドレスが生成
され、実アドレスレジスタ６にセットされる。次に第２
Ｂ図の動作について説明する。
ペランド取出し制御部２３からのリクエスト信号１４と
、実行部２４からのリクエスト信号１５とが、メモリ制
御部２５の優先順位決定回路１９に入力され、その結果
が、制御信号１９に反映される。又、命令取出し制御部
２２からのアドレスデータ１６と、オペランド取出し制
御部２３からのアドレスデータ１７と、実行部２４から
のアドレスデータ１８が、メモリ制御部２５のセレクタ
回路１０に入カカされ、上記制御信号１９により、一つ
がアドレスデータ８として選択される。又、オペランド
取出し制御部２３又は実行部２４からの要求が、優先順
位決定回路９によつて選択されたとき、制御信号２０が
出され、このとき、モード制御部２１からのオペランド
の拡張を行なうという制御信号１２が出ていると、ＡＮ
Ｄ回路１１によつて本アドレスが、オペランドアドレス
）であり、しかも拡張を行なうという制御信号７が生成
される。第２Ｂ図は、制御信号７によつてアドレスの有
効範囲を変えることのできる装置を示したものである。
アドレスレジスタ１には、第２Ａ図で選択・されたアド
レスデータ８がセットされる。データ幅は３２ビットと
考える。レジスタ２は、８ビットから構成され、すべて
のビットがゼロにセットされているレジスタである。セ
レクタ回路３は、アドレスレジスタ１の０〜７ビットの
入力と、レジスタ２の入力を第２Ａ図からの制御信号７
によつてどちらかを選択するセレクタである。論理アド
レスレジスタ４は、セレクタ３の出力で０〜７ビットが
、又、アドレスレジスタ１の８〜３１ビットの出力で８
〜３１ビットが構成されている論理アドレスを示すレジ
スタである。この論理アドレスは、３２ビットのＤＡＴ
（動的アドレス変換）機構５を通して実アドレスが生成
され、実アドレスレジスタ６にセットされる。次に第２
Ｂ図の動作について説明する。
アドレスレジスタ１にセットされたアドレスが命令アド
レスのとき、セレクタ回路３は、制御信号７によつて、
レジスタ２の内容を選択し、論理アドレスレジスタ４の
Ｏ〜７ビットにその値がセットされる。つまりＯ〜７ビ
ットがゼロの３２ビットの論理アドレスが命令アドレス
となる。また、アドレスレジスタ１にセットされたアド
レスが、オペランドアドレスで、オペランドの拡張を行
なうモードのとき、セレクタ回路３は、制御信号７によ
つて、アドレスレジスタ１の０〜７ビットを選択し、論
理アドレスレジスタ４の０〜７ビットに値がセットされ
る。つまりアドレスレジスタ１の内容がそのまま、論理
アドレスレジスタ４にセットされることになる。以上述
べた如き構成であるから本発明にあつては次の如き効果
が得られる。
レスのとき、セレクタ回路３は、制御信号７によつて、
レジスタ２の内容を選択し、論理アドレスレジスタ４の
Ｏ〜７ビットにその値がセットされる。つまりＯ〜７ビ
ットがゼロの３２ビットの論理アドレスが命令アドレス
となる。また、アドレスレジスタ１にセットされたアド
レスが、オペランドアドレスで、オペランドの拡張を行
なうモードのとき、セレクタ回路３は、制御信号７によ
つて、アドレスレジスタ１の０〜７ビットを選択し、論
理アドレスレジスタ４の０〜７ビットに値がセットされ
る。つまりアドレスレジスタ１の内容がそのまま、論理
アドレスレジスタ４にセットされることになる。以上述
べた如き構成であるから本発明にあつては次の如き効果
が得られる。
１新たな命令語を追加することなくデータアドレスの拡
張ができる。
張ができる。
２従来ソフトウェアの変更を最小にして、アドレスの拡
張ができる。
張ができる。
第１図は、本発明の一実施例である情報処理装置の主記
憶装置上のアドレス区分を示す図、第２Ａ図および第２
Ｂ図は本発明の一実施例を示すブロック図である。 符号の説明、１・・・・・アドレスレジスタ、２・・・
・レジスタ、３・・・・・・セレクタ回路、４・・・・
・論理アドレスレジスタ、７・・・・・・制御信号、８
・・・・・アドレスデータ、９・・・・・・優先順位決
定回路、１０・・・・・・セレクタ回路。
憶装置上のアドレス区分を示す図、第２Ａ図および第２
Ｂ図は本発明の一実施例を示すブロック図である。 符号の説明、１・・・・・アドレスレジスタ、２・・・
・レジスタ、３・・・・・・セレクタ回路、４・・・・
・論理アドレスレジスタ、７・・・・・・制御信号、８
・・・・・アドレスデータ、９・・・・・・優先順位決
定回路、１０・・・・・・セレクタ回路。
Claims (1)
- １ 命令取出しアドレス（命令アドレス）を発生する第
１の手段と、オペランド取出しアドレス（オペランドア
ドレス）を発生する第２の手段と、優先順位に従つて上
記第１および第２の手段からの命令アドレスかオペラン
ドアドレスの一方を選択する手段と、オペランドアドレ
スの拡張を行うか否かを示す第１の制御信号を発生する
手段と、上記選択手段によつて上記第２の手段からのオ
ペランドアドレスが選択され、かつ上記第１の制御信号
がオペランドアドレスの拡張を示している時にオンとな
る第２の制御信号を発生する手段と、上記第２の制御信
号がオン時、上記選択手段で選択されたアドレスをその
まま記憶装置アドレスとし、上記第２の制御信号がオフ
時、上記選択手段で選択されたアドレスの上位ビットを
ゼロとして記憶装置アドレスとする手段と、を有するこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53001996A JPS6053895B2 (ja) | 1978-01-13 | 1978-01-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53001996A JPS6053895B2 (ja) | 1978-01-13 | 1978-01-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5495129A JPS5495129A (en) | 1979-07-27 |
| JPS6053895B2 true JPS6053895B2 (ja) | 1985-11-27 |
Family
ID=11517055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53001996A Expired JPS6053895B2 (ja) | 1978-01-13 | 1978-01-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053895B2 (ja) |
-
1978
- 1978-01-13 JP JP53001996A patent/JPS6053895B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5495129A (en) | 1979-07-27 |
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