JPS60122442A - メモリ処理装置 - Google Patents
メモリ処理装置Info
- Publication number
- JPS60122442A JPS60122442A JP22922183A JP22922183A JPS60122442A JP S60122442 A JPS60122442 A JP S60122442A JP 22922183 A JP22922183 A JP 22922183A JP 22922183 A JP22922183 A JP 22922183A JP S60122442 A JPS60122442 A JP S60122442A
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- JP
- Japan
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- address
- memory
- latch
- counter
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はメモリ処理装置に係り、さらに詳細にはデータ
圧縮などメモリの高速アクセスに用いられるメモリ処理
装置に関する。
圧縮などメモリの高速アクセスに用いられるメモリ処理
装置に関する。
［従来技術］
従来のこの種のメモリ処理装置は、第１図（Ａ）に示す
ようにマイクロプロセッサなどから成る制御装置として
のＣＰＵ（中央演算処理装置）１にデータバス１ａ、ア
ドレスバス１ｂを介してＲＯＭ （リードオンリメモリ
）２およびＲＡＭ （ランダムアクセスメモリ）３を接
続して構成されていた。このような構成では、ＣＰＵＩ
がアドレスバス１ｂを介してＲＯＭ２ないしＲＡＭ３の
アドレスを指定することによりそのアドレスをデータバ
スｌａを介してアクセスすることができる。
ようにマイクロプロセッサなどから成る制御装置として
のＣＰＵ（中央演算処理装置）１にデータバス１ａ、ア
ドレスバス１ｂを介してＲＯＭ （リードオンリメモリ
）２およびＲＡＭ （ランダムアクセスメモリ）３を接
続して構成されていた。このような構成では、ＣＰＵＩ
がアドレスバス１ｂを介してＲＯＭ２ないしＲＡＭ３の
アドレスを指定することによりそのアドレスをデータバ
スｌａを介してアクセスすることができる。
従来ではアクセスするアドレスは演算により決定された
値、ないしは固定値をＣＰＵＩがアドレスバスｌｂを介
して指定することになっている。
値、ないしは固定値をＣＰＵＩがアドレスバスｌｂを介
して指定することになっている。
たとえば、ＲＡＭ３の内容を１番地ずつ順番に読み取り
、その値を順次累積加算し、結果がある値ａより小さい
場合には次の番地を読み取り加算することを繰り返す、
という処理を行なう場合には第１図（Ｂ）に示すような
プログラムをＣＰＵＩに実行させる。
、その値を順次累積加算し、結果がある値ａより小さい
場合には次の番地を読み取り加算することを繰り返す、
という処理を行なう場合には第１図（Ｂ）に示すような
プログラムをＣＰＵＩに実行させる。
ここではＣＰＵＩ内のレジスタや、ＲＡＭ３の所定番地
などにＲＡＭ３のアドレスを指し示すポインタを設定し
ておく必要がある。ステップ５１０ではこのポインタの
内容を１増加させる。
などにＲＡＭ３のアドレスを指し示すポインタを設定し
ておく必要がある。ステップ５１０ではこのポインタの
内容を１増加させる。
次にステップＳｌｌではＣＰＵＩの演算用のレジスタに
、そのレジスタの内容とポインタの示すアドレスの内容
を加算したものを格納する（ここで「＠アドレス」はそ
のアドレスの内容を示している）。そしてステップＳ１
２でレジスタの内容が所定値ａよりも大きいかどうかを
比較命令などにより判定し、このステップが肯定されな
い限りフラグによる条件分岐によりステップＳ１０に戻
るわけである。
、そのレジスタの内容とポインタの示すアドレスの内容
を加算したものを格納する（ここで「＠アドレス」はそ
のアドレスの内容を示している）。そしてステップＳ１
２でレジスタの内容が所定値ａよりも大きいかどうかを
比較命令などにより判定し、このステップが肯定されな
い限りフラグによる条件分岐によりステップＳ１０に戻
るわけである。
このようなアドレスをインクリメントないしデクリメン
トしつつ順番にメモリをアクセスする処理は、コンピュ
ータプログラミングにおけるごく一般的な処理であるが
、従来では上記のようにいちいちポインタを設定してお
き、ＣＰＵＩにそれをインクリメントさせなければなら
なかった。したがって、決まりきったルーチンを書くプ
ログラマ−の手間が余計にかかるとともに、インクリメ
ント命令をフェッチし実行する時間が処理時間に加算さ
れるので、ＣＰＵＩの負担が大きく処理時間が増大する
、という欠点がある。これはファクシミリ装置における
画像データ処理など、大量のデータをメモリアクセスし
て処理する装置では問題である。
トしつつ順番にメモリをアクセスする処理は、コンピュ
ータプログラミングにおけるごく一般的な処理であるが
、従来では上記のようにいちいちポインタを設定してお
き、ＣＰＵＩにそれをインクリメントさせなければなら
なかった。したがって、決まりきったルーチンを書くプ
ログラマ−の手間が余計にかかるとともに、インクリメ
ント命令をフェッチし実行する時間が処理時間に加算さ
れるので、ＣＰＵＩの負担が大きく処理時間が増大する
、という欠点がある。これはファクシミリ装置における
画像データ処理など、大量のデータをメモリアクセスし
て処理する装置では問題である。
［目 的］
本発明は以」二の点に鑑みてなされたもので、簡略なプ
ログラミングにより高速なメモリアクセスを行なえる簡
単安価なメモリ処理装置を提供することを目的とする。
ログラミングにより高速なメモリアクセスを行なえる簡
単安価なメモリ処理装置を提供することを目的とする。
［実施例］
以下、図面に示す実施例に基づいて本発明の詳細な説明
する。ただし、以下では従来例と同一ないし相当する部
材には同一符号を付し、その詳細な説明は省略する。
する。ただし、以下では従来例と同一ないし相当する部
材には同一符号を付し、その詳細な説明は省略する。
第２図（Ａ）に本発明のメモリ処理装置の構造を示す。
ここではＲＡＭ３にはラッチ８を介してデータバス１ａ
を接続する。このラッチ８はＣＰＵＩのＩＯ（入出力）
番地を割り当てておき、信号線２ｂを介してＣＰＵＩに
よりセレクトされるようになっている。すなわち、ＣＰ
ＵＩは固定のＩＯアドレスを有するラッチ８を介してＲ
ＡＭ３に対するアクセスを行なう。
を接続する。このラッチ８はＣＰＵＩのＩＯ（入出力）
番地を割り当てておき、信号線２ｂを介してＣＰＵＩに
よりセレクトされるようになっている。すなわち、ＣＰ
ＵＩは固定のＩＯアドレスを有するラッチ８を介してＲ
ＡＭ３に対するアクセスを行なう。
一方ＲＡＭ３のアドレスバス２ｃはカウンタ６の出力に
接続されており、カウンタ６の入力には信号線２ａを介
してメモリのリード／ライト信号が接続されている。カ
ウンタ６はリード／ライト信号によりｌずつインクリメ
ントされ、その出力によりＲＡＭ３のアドレスを指定す
るようになっている。
接続されており、カウンタ６の入力には信号線２ａを介
してメモリのリード／ライト信号が接続されている。カ
ウンタ６はリード／ライト信号によりｌずつインクリメ
ントされ、その出力によりＲＡＭ３のアドレスを指定す
るようになっている。
また、ＲＯＭ２はデータバス１ａおよびアドレスバス１
ｂにより従来同様にＣＰＵＩに接続されている。
ｂにより従来同様にＣＰＵＩに接続されている。
以上の構成によれば、第２図（Ｂ）に示すようなプログ
ラムにより＄１図（Ｂ）に示したのと同じ動作を行なう
ことができる。
ラムにより＄１図（Ｂ）に示したのと同じ動作を行なう
ことができる。
第２図（Ｂ）のステップＳ２０においては、ＣＰＵＩの
演算用のレジスタに、ラッチ８に割り当てられたＩＯア
ドレスの内容を加算する。この演算に含まれるメモリア
クセスの際、リード／ライト信号によりカウンタ６が１
インクリメントされるので、その直前のアクセスアドレ
スより１っ先のアドレスがカウンタ６の出力により指定
される。そして読み出されたデータはラッチ８によりラ
ッチされているので、ＣＰＵＩ側では信号線２ｂにより
ＩＯアドレスをアクセスするだけでレジスタに対する加
算を行なうことができる。
演算用のレジスタに、ラッチ８に割り当てられたＩＯア
ドレスの内容を加算する。この演算に含まれるメモリア
クセスの際、リード／ライト信号によりカウンタ６が１
インクリメントされるので、その直前のアクセスアドレ
スより１っ先のアドレスがカウンタ６の出力により指定
される。そして読み出されたデータはラッチ８によりラ
ッチされているので、ＣＰＵＩ側では信号線２ｂにより
ＩＯアドレスをアクセスするだけでレジスタに対する加
算を行なうことができる。
ステップＳ２１では第１図（Ｂ）のステップＳ１２にお
けるのと同様の判断ステップを実行し、このステップが
否定された場合にはステップＳ２０に戻り、上記の動作
を再び行なう。このときにはリードライト信号によりカ
ウンタ６がインクリメントされるためラッチ８には次の
アドレスの内容がラッチされる。したがって、ＣＰＵＩ
は次のＲＡＭ３のアドレスの内容を演算レジスタに加算
することができる。
けるのと同様の判断ステップを実行し、このステップが
否定された場合にはステップＳ２０に戻り、上記の動作
を再び行なう。このときにはリードライト信号によりカ
ウンタ６がインクリメントされるためラッチ８には次の
アドレスの内容がラッチされる。したがって、ＣＰＵＩ
は次のＲＡＭ３のアドレスの内容を演算レジスタに加算
することができる。
以上のようにして自動インクリメントによりＲＡＭ３の
内容を次々にアクセスして処理することができる。その
場合、ＣＰＵＩは固定の■０アドレスを有するラッチ８
をアクセスするだけでＲＡＭ３の所定アドレスを次々に
アクセスできるので、第１図（Ｂ）のようなインクリメ
ントステップを行なう必要がなく、プログラマ−の負担
を軽減できるとともにＣＰＵＩの処理速度を格段に高速
化できる。また、ロードないし加算は従来のようなポイ
ンタを設定したインデックスアドレッシングを用いるこ
となく、ダイレクトアドレッシングにより行なえるので
プログラムの大きさや、手間の点で非常に有利である。
内容を次々にアクセスして処理することができる。その
場合、ＣＰＵＩは固定の■０アドレスを有するラッチ８
をアクセスするだけでＲＡＭ３の所定アドレスを次々に
アクセスできるので、第１図（Ｂ）のようなインクリメ
ントステップを行なう必要がなく、プログラマ−の負担
を軽減できるとともにＣＰＵＩの処理速度を格段に高速
化できる。また、ロードないし加算は従来のようなポイ
ンタを設定したインデックスアドレッシングを用いるこ
となく、ダイレクトアドレッシングにより行なえるので
プログラムの大きさや、手間の点で非常に有利である。
このような構成は、特にＲＡＭ３にインクリメントない
しデクリメントにより決った順でしかも高速でアクセス
すべきデータが格納されている場合に非常に有利である
。このような方式でアクセスされないＲＡＭの他のアド
レス領域には第１図（Ａ）に示したような従来構成を混
用してもよい。また、上記ではＲＡＭ３の内容をインク
リメントにより次々に加算するプログラムを例示したが
、デクリメントして演算する処理も同様の構成により行
なうことができる。また、演算内容も、加算に限定され
ることなく、減算、転送など種々の演算を行なえる。さ
らに、ＲＡＭ３からのロードないしロード操作を含む処
理に限定されることなく、ＲＡＭ３に対する書き込み動
作を行なうようにもできる。
しデクリメントにより決った順でしかも高速でアクセス
すべきデータが格納されている場合に非常に有利である
。このような方式でアクセスされないＲＡＭの他のアド
レス領域には第１図（Ａ）に示したような従来構成を混
用してもよい。また、上記ではＲＡＭ３の内容をインク
リメントにより次々に加算するプログラムを例示したが
、デクリメントして演算する処理も同様の構成により行
なうことができる。また、演算内容も、加算に限定され
ることなく、減算、転送など種々の演算を行なえる。さ
らに、ＲＡＭ３からのロードないしロード操作を含む処
理に限定されることなく、ＲＡＭ３に対する書き込み動
作を行なうようにもできる。
第２図（Ａ）、（Ｂ）に示した実施例ではＲＡＭを１つ
しか例示しなかったが、ＣＰＵＩに２つ以上のＲＡＭ３
を接続する場合には第３図のような構成が考えられる。
しか例示しなかったが、ＣＰＵＩに２つ以上のＲＡＭ３
を接続する場合には第３図のような構成が考えられる。
ここではＲＡＭはＲＡＭ３ａおよび３ｂの２つが設けら
れている。
れている。
ＲＡＭ３ａ、３ｂのアドレスバス２ｃはそれぞれカウン
タ６ａ、６ｂの出力に接続されている。
タ６ａ、６ｂの出力に接続されている。
ＲＡＭ３ａ、３ｂのデータバスに接続されたラッチ８ａ
、８ｂはそれぞれ信号線２ｄおよび２ｅを介してセレク
トされるようになっている。
、８ｂはそれぞれ信号線２ｄおよび２ｅを介してセレク
トされるようになっている。
カウンタ６ａないし６ｂのインクリメントあるいはデク
リメントは、アンドゲート１０．１１により信号線２ａ
のリード／ライト信号と、上記の信号線２ｄ、２ｅのセ
レクト信号の論理積をとって行なっている。
リメントは、アンドゲート１０．１１により信号線２ａ
のリード／ライト信号と、上記の信号線２ｄ、２ｅのセ
レクト信号の論理積をとって行なっている。
このような構成によれば、従来行なっていた２つのイン
クリメント動作を省略できるので、簡易なプログラミン
グにより、より高速な処理が可能である。第３図の構成
は、特にファクシミリ装置などにおけるＭＲ（モデファ
イトリード）符号化などの２次元データ圧縮に必須なメ
モリの順次高速アクセスを行なう際に非常に有利である
。
クリメント動作を省略できるので、簡易なプログラミン
グにより、より高速な処理が可能である。第３図の構成
は、特にファクシミリ装置などにおけるＭＲ（モデファ
イトリード）符号化などの２次元データ圧縮に必須なメ
モリの順次高速アクセスを行なう際に非常に有利である
。
［効 果］
以上の説明から明らかなように、本発明によれば、制御
装置によりメモリ内容を順次アクセスするメモリ処理装
置において、前記前記制御装置のメモリリード／ライト
信号により制御されるカウンタ手段により前記メモリの
アドレスを指定しメそりアクセスを行なう構成を採用し
ているため、簡単なプログラミング、小さなプログラム
により高速なメモリアクセスが可能な優れたメモリ処理
装置を提供することができる。
装置によりメモリ内容を順次アクセスするメモリ処理装
置において、前記前記制御装置のメモリリード／ライト
信号により制御されるカウンタ手段により前記メモリの
アドレスを指定しメそりアクセスを行なう構成を採用し
ているため、簡単なプログラミング、小さなプログラム
により高速なメモリアクセスが可能な優れたメモリ処理
装置を提供することができる。
第１図（Ａ）は従来のメモリ処理装置の構成を示すブロ
ック図、第１図（Ｂ）は第１図（Ａ）におけるプログラ
ミングを説明するフローチャート図、第２図（Ａ）は本
発明のメモリ処理装置の一実施例を示すブロック図、第
２図（Ｂ）は第２図（Ａ）におけるプログラミングの一
例を示すフローチャート図、第３図は本発明のメモリ処
理装置の異なる実施例を示すブロック図である。 ｌ・・・ＣＰＵ ２・・・ＲＯＭ ３．３ａ、３ｂ・ ＲＡＭ ６．６ａ、６ｂ・・・カウンタ ８．８ａ、８ｂ・・・ラッチ １０．１１・・・アンドゲート ０ 第１図（Ａ） １ｂ 第２図（Ａ） 第１図（Ｂ） 第２０（Ｂ） ３図
ック図、第１図（Ｂ）は第１図（Ａ）におけるプログラ
ミングを説明するフローチャート図、第２図（Ａ）は本
発明のメモリ処理装置の一実施例を示すブロック図、第
２図（Ｂ）は第２図（Ａ）におけるプログラミングの一
例を示すフローチャート図、第３図は本発明のメモリ処
理装置の異なる実施例を示すブロック図である。 ｌ・・・ＣＰＵ ２・・・ＲＯＭ ３．３ａ、３ｂ・ ＲＡＭ ６．６ａ、６ｂ・・・カウンタ ８．８ａ、８ｂ・・・ラッチ １０．１１・・・アンドゲート ０ 第１図（Ａ） １ｂ 第２図（Ａ） 第１図（Ｂ） 第２０（Ｂ） ３図
Claims (1)
- 制御装置によりメモリ内容を順次アクセスするメモリ処
理装置において、前記制御装置のメモリリード／ライト
信号により制御されるカウンタ手段により前記メモリの
アドレスを指定しメモリアクセスを行なうことを特徴と
するメモリ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22922183A JPS60122442A (ja) | 1983-12-06 | 1983-12-06 | メモリ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22922183A JPS60122442A (ja) | 1983-12-06 | 1983-12-06 | メモリ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60122442A true JPS60122442A (ja) | 1985-06-29 |
Family
ID=16888721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22922183A Pending JPS60122442A (ja) | 1983-12-06 | 1983-12-06 | メモリ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6955411B2 (en) | 1998-11-26 | 2005-10-18 | Seiko Epson Corporation | Ink cartridge and printer using the same |
| US7195346B1 (en) | 1998-11-02 | 2007-03-27 | Seiko Epson Corporation | Ink cartridge and printer using the same |
-
1983
- 1983-12-06 JP JP22922183A patent/JPS60122442A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195346B1 (en) | 1998-11-02 | 2007-03-27 | Seiko Epson Corporation | Ink cartridge and printer using the same |
| US6955411B2 (en) | 1998-11-26 | 2005-10-18 | Seiko Epson Corporation | Ink cartridge and printer using the same |
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