JPH0281133A - アドレス生成機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス生成機構に関し、特に電子計算機のマ
イクロプロセッサにおけるアドレス生成機構に関する。

〔従来の技術〕

従来、マイクロプロセッサにおけるマイクロプログラム
の実行においてブランチマイクロ命令の実行が指示され
ると、ブランチ先の命令〈ブランチ先マイクロ命令）が
格納されているメモリアドレス（以下、単にアドレスと
いう）の算出（生成）が加算器の使用によってベースア
ドレスとオフセントとが加算されることにより行われ、
その加算結果である目的アドレス（次に実行すべきブラ
ンチ先マイクロ命令のアドレス）がプログラムカウンタ
に格納された後にその目的アドレスによりブランチ先マ
イクロ命令に係るメモリアクセス（メインメモリに対す
るアクセス）が行われるのが通常であった。

第３図は、このようなブランチマイクロ命令の実行に適
用される従来のアドレス生成機構の一例を示すブロック
図である。

このアドレス生成機構を使用したマイクロプログラムの
実行においては、ブランチマイクロ命令の実行が指示さ
れるとベースアドレスレジスタ３１内のベースアドレス
とオフセントレジスタ３２内のオフセットとが加算器３
３によって加算されてアドレス生成が行われる。

この加算結果（目的アドレス）は、１６ビソトブログラ
ムカウンタ３４（本例ではメインメモリのアドレスは１
６ビツトで記されるものとする）に格納された後にメイ
ンメモリに出力される（メモリアクセスが行われる）。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサのマイクロプログラ
ムの実行におけるブランチマイクロ命令の実行の際のア
ドレス生成（従来のアドレス生成機構）では、そのブラ
ンチマイクロ命令の実行が指示される毎（通常、マイク
ロプログラムにおけるブランチマイクロ命令の使用関度
はかなり高い）にブランチ先マイクロ命令が格納されて
いるアドレスを算出するために加算器によるアドレス計
算が行われているので、アドレス生成のために多くの時
間を要するという欠点がある。

本発明の目的は、上述の点に鑑み、メモリアクセスのた
めのアドレス生成に要する時間を短縮することができる
アドレス生成機構を提供することにある。

〔課題を解決するための手段〕

本発明のアドレス生成機構は、マイクロプログラムによ
りＩＩＪ御されるマイクロプロセッサにおいて、次に実
行すべきマイクロ命令のアドレスの上位ビットおよび下
位ビットを格納するプログラムカウンタと、高速ブラン
チマイクロ命令のデコード時にその高速ブランチマイク
ロ命令の実行時のブランチ先のアドレスの下位ビットを
格納するアドレスレジスタと、高速ブランチマイクロ命
令の実行時に前記プログラムカウンタ内のアドレスの上
位ビットと前記アドレスレジスタ内の内容とをマージす
ることにより目的アドレスを生成しその目的アドレスを
メインメモリに出力するとともに前記プログラムカウン
タにその目的アドレスを格納するマージ機構とを有する
。

〔作用〕

本発明のアドレス生成機構では、プログラムカウンタが
次に実行すべきマイクロ命令のアドレスの上位ビットお
よび下位ビットを格納し、アドレスレジスタが高速ブラ
ンチマイクロ命令のデコード時にその高速ブランチマイ
クロ命令の実行時のブランチ先のアドレスの下位ビット
を格納し、マージ機構が高速ブランチマイクロ命令の実
行時にプログラムカウンタ内のアドレスの上位ビットと
アドレスレジスタ内の内容とをマージすることにより目
的アドレスを生成しその目的アドレスをメインメモリに
出力するとともにプログラムカウンタにその目的アドレ
スを格納する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のアドレス生成機構の一実施例の構成
を示すブロック図である０本実施例のアドレス生成機構
は、ベースアドレスレジスタｌと、オフセントレジスタ
２と、加算器３と、１６ビソトブログラムカウンタ４と
、アドレスレジスタ７と、マルチプレクサ（セレクタ）
　８とを含んで構成されている。

１６とントプログラムカウンタ４は、プログラムカウン
タ上位１２ビツト５（次に実行すべきマイクロ命令のア
ドレスの上位ビット、本実施例では上位１２ビツトとす
る）と、プログラムカウンタ下位４ビツト６（次に実行
すべきマイクロ命令のアドレスの下位ビット、本実施例
では下位４ピツトとする）とから構成されている（１６
ビツトプログラムカウンタ４とメインメモリとの間のバ
スは、プログラムカウンタ上位１２ビツト５に対応する
バスとプログラムカウンタ下位４ビツト６に対応するバ
スとに分割されており、プログラムカウンタ下位４ビツ
ト６に対応するバスにはマルチプレクサ８が介在してい
る。また、マルチプレクサ８の出力側からプログラムカ
ウンタ下位４ビツト６に向かうバスが存在する０以上の
バスについては図示しないが、図中の各構成要素間の矢
線がそれらに対応している）。

なお、マルチプレクサ８．プログラムカウンタ上位１２
ビツト５に対応するバス、プログラムカウンタ下位４ビ
ツト６に対応するバス（マルチプレクサ８０入力側も出
力側も含む）、アドレスレジスタ７とマルチプレクサ８
との間のバスおよびマルチプレクサ８の出力側からプロ
グラムカウンタ下位４ビツト６に向かうバスによりマー
ジ機構が構成されている。

第２図は、本実施例のアドレス生成機構を有するマイク
ロプロセッサにおいて実行されるマイクロプログラムが
格納されているメインメモリの一例の一部を示す図であ
る（本実施例では説明の筒易化のためにメインメモリの
アドレスは１６ビツトで記されるものとする）、このメ
インメモリは、ｒｏ　１０６Ｊ番地（高速ブランチマイ
クロ命令２２が指示するブランチ先、なお、番地数は１
６進数で示す）にブランチ先マイクロ命令２１を格納し
ており、ｒｏ１０ＥＪ番地に高速ブランチマイクロ命令
２２を格納している。

次に、このように構成された本実施例のアドレス生成機
構の動作について説明する。

マイクロプログラムの実行において普通のブランチマイ
クロ命令（従来から使用されているブランチマイクロ命
令）の実行が指示される場合には、ベースアドレスレジ
スタ１内のベースアドレスとオフセントレジスタ２内の
オフセットとが加算器３によって加算され、加算結果の
目的アドレス（次に実行すべきブランチ先マイクロ命令
のアドレス）が１６ビントプログラムカウンタ４に格納
される。

次に、１６ビソトブログラムカウンタ４内のプログラム
カウンタ下位４ビツト６がマルチプレクサ８により選択
され（この選択は’［ｉｌｌのブランチマイクロ命令を
認識したデコーダ（図示せず）からの指示に基づいて行
われる）、このプログラムカウンタ下位４ビツト６とプ
ログラムカウンタ上位１２ビツト５とがマージされたア
ドレス（目的アドレス）がメモリアクセスのためにメイ
ンメモリに出力される。

これに対して、メインメモリ内のｒ０１０ＥＪ番地の高
速ブランチマイクロ命令２２の実行が指示される場合に
は、そのデコード時に高速ブランチマイクロ命令２２に
情報として含まれているブランチ先（メインメモリ内の
ｒｏ　１０６Ｊ番地のブランチ先マイクロ命令２１）の
アドレスの下位４ビツト（２進数のｒｏｌｌｏＪ）がア
ドレスレジスタ７にデコーダによって格納される。

この格納に基づいて、高速ブランチマイクロ命令２２の
実行時には、マルチプレクサ８によりアドレスレジスタ
７の内容（ブランチ先のアドレスの下位４ビツト）が選
択され（この選択は高速ブランチマイクロ命令２２を認
識したデコーダからの指示に基づいて行われる）、この
内容とプログラムカウンタ上位１２ビツト５とがマージ
されたアドレス（次に実行すべきブランチ先マイクロ命
令２１のアドレスである目的アドレスのｒｏ　１０６Ｊ
番地）がメモリアクセスのためにメインメモリに出力さ
れる。

それとともに、マルチプレクサ８の出力の４ビツト（２
進数のｒｏｌｌｏＪ）はプログラムカウンタ下位４ビツ
ト６として１６ビントプログラムカウンタ４に格納され
る（これにより、１６ビソトプログラムカウンタ４内の
アドレスは次に実行すべきブランチ先マイクロ命令２１
のアドレスである「０１０６Ｊ番地になる）。

上述の動作により、加算器３を用いたアドレス計算を行
わずにアドレス生成を行うことができ、ブランチを高速
に実行することができる。

ただし、本実施例においてはアドレスレジスタ７が４ビ
ツト構成に設定されているので、高速ブランチマイクロ
命令のブランチ先のアドレスはその高速ブランチマイク
ロ命令を含む１６バイトバウンダリ内に限定される（例
えば、第２図中の高速ブランチマイクロ命令２２のブラ
ンチ先は、高速ブランチマイクロ命令２２のアドレスの
上位１２ビツト（１６進数のｒｏ　１０Ｊ　）を共通に
するｒｏｌｏｏ」〜ｒｏ１０ＦＪ番地のバウンダリ内に
限定される、なお、このバウンダリ外へのブランチにつ
いては普通のブランチ先マイクロ命令が使用される）、
シかし、アドレスレジスタ７の構成ピッｌを増加してブ
ランチ先のバウンダリを拡大することができることはい
うまでもない。

〔発明の効果〕

以上説明したように本発明は、マイクロプログラムによ
り制御が行われるマイクロプロセッサにおいて、プログ
ラムカウンタ（次に実行すべきマイクロ命令のアドレス
の上位ビットおよび下位ビットを格納するプログラムカ
ウンタ）、アドレスレジスタおよびマージ機構を設け、
高速ブランチマイクロ命令を実行することにより、加算
器を用いたアドレス計算を省略することができ、メモリ
アクセスのためのアドレス生成に要する時間の短縮が可
能になり、マイクロプログラムの処理の高速化を図るこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図に示すアドレス生成機構が使用されて実
行されるマイクロプログラムが格納すれているメインメ
モリの一例の一部を示す図、第３図は従来のアドレス生
成機構の構成の一例を示すブロック図である。 図において、 １・・・ベースアドレスレジスタ、 ２・・・オフセントレジスタ、 ３・・・加算器、 ４・・・１６ビツトブログラムカウンタ、５・・・プロ
グラムカウンタ上位１２ビツト、６・・・プログラムカ
ウンタ下位４ビツト、７・・・アドレスレジスタ、 ８・・・マルチプレクサ、 ２１・・・ブランチ先マイクロ命令、 ２２・・・高速ブランチマイクロ命令である。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムにより制御されるマイクロプロセッ
   サにおいて、 次に実行すべきマイクロ命令のアドレスの上位ビットお
   よび下位ビットを格納するプログラムカウンタと、 高速ブランチマイクロ命令のデコード時にその高速ブラ
   ンチマイクロ命令の実行時のブランチ先のアドレスの下
   位ビットを格納するアドレスレジスタと、 高速ブランチマイクロ命令の実行時に前記プログラムカ
   ウンタ内のアドレスの上位ビットと前記アドレスレジス
   タ内の内容とをマージすることにより目的アドレスを生
   成しその目的アドレスをメインメモリに出力するととも
   に前記プログラムカウンタにその目的アドレスを格納す
   るマージ機構を有することを特徴とするアドレス生成機
   構。