JPS6188334A - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPS6188334A JPS6188334A JP59210122A JP21012284A JPS6188334A JP S6188334 A JPS6188334 A JP S6188334A JP 59210122 A JP59210122 A JP 59210122A JP 21012284 A JP21012284 A JP 21012284A JP S6188334 A JPS6188334 A JP S6188334A
- Authority
- JP
- Japan
- Prior art keywords
- division
- quotient
- register
- remainder
- memory
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分万
本発明は、除算回路に関し、特に、アドレス計算等に用
いられるあらかじめ定められた除数で除算を行なう除算
回路に関するものである。
いられるあらかじめ定められた除数で除算を行なう除算
回路に関するものである。
従来の技術
従来、この種の除算回路は、演算（命令の実行）のため
の除算器とは異なシ、除算に用する時間はあま多気にせ
ず、金物量の少ない方式が用いられてきた。
の除算器とは異なシ、除算に用する時間はあま多気にせ
ず、金物量の少ない方式が用いられてきた。
第２図に従来の除算回路の一例を示す。第２図において
、 １０は演算レジスタ、加はＡＬＵ 、凹は除数発生
回路、４０は部分商発生回路、父は遇択器をそれぞれ示
す。
、 １０は演算レジスタ、加はＡＬＵ 、凹は除数発生
回路、４０は部分商発生回路、父は遇択器をそれぞれ示
す。
従来技術としては、例えば、「コンピュータの高速演算
方式」第７章（Ｈ，ＷＡＮＧ （堀越彌訳）昭和５５．
９．１近代科学社）が提案されている。本例では、被除
数から除数を減算することにより１クロックに１ｂｉｔ
＋−の部分商を求めている。従って、除算に必要な時間
は被除数の最大のｂｉｔ幅によυ決定される。
方式」第７章（Ｈ，ＷＡＮＧ （堀越彌訳）昭和５５．
９．１近代科学社）が提案されている。本例では、被除
数から除数を減算することにより１クロックに１ｂｉｔ
＋−の部分商を求めている。従って、除算に必要な時間
は被除数の最大のｂｉｔ幅によυ決定される。
しかしながら、近年、プロセッサの性能が向上するにつ
れて、アドレス計算、特に、除算を必要とするアドレス
計算も高速に処理する必要がでてき之が、従来の方式で
高速に演算するためには金物量が増加するという欠点が
あった。
れて、アドレス計算、特に、除算を必要とするアドレス
計算も高速に処理する必要がでてき之が、従来の方式で
高速に演算するためには金物量が増加するという欠点が
あった。
発明の目的
本発明は従来の技術に内在する上記欠点を解消する為罠
なされたものであシ、従って本発明の目的は、ロジック
素子に比べて集積度の高いメモリ素子を用いることＫよ
シ、金物量を増加させることなく、高速に演算を実行す
ることができる新規な除算回路を提供することにある。
なされたものであシ、従って本発明の目的は、ロジック
素子に比べて集積度の高いメモリ素子を用いることＫよ
シ、金物量を増加させることなく、高速に演算を実行す
ることができる新規な除算回路を提供することにある。
発明の構成
上記目的を達成する為に、本発明に係る除算回路は、あ
らかじめ定められた除数により除算を行なう除算回路に
おいて、被除数を格納する演算レジスタと、前記演算レ
ジスタの１部の出力によりアドレスされる除算メモリと
を備え、前記除算メモリの各ワードは該ワードを選択す
ぺ〈与えられたアドレス値を前記あらかじめ定められた
除数により除した結果の商および剰余を含むように構成
され、さらに前記除算メモリおよび前記演算レジスタの
出力に接続され、前記演算レジスタに設定すべき新たな
被除数を作成する手段を具備して構成される。
らかじめ定められた除数により除算を行なう除算回路に
おいて、被除数を格納する演算レジスタと、前記演算レ
ジスタの１部の出力によりアドレスされる除算メモリと
を備え、前記除算メモリの各ワードは該ワードを選択す
ぺ〈与えられたアドレス値を前記あらかじめ定められた
除数により除した結果の商および剰余を含むように構成
され、さらに前記除算メモリおよび前記演算レジスタの
出力に接続され、前記演算レジスタに設定すべき新たな
被除数を作成する手段を具備して構成される。
発明の実施例
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は本発明が適用される除算回路の一実施例を示す
ブロック構成図である。図において、参照番号１は演算
レジスタ、２は除算メモリ、３は選択器である。
ブロック構成図である。図において、参照番号１は演算
レジスタ、２は除算メモリ、３は選択器である。
最初に被除数が、線１０５を通して選択器３で選択され
て演算レジスタＩＶＣセットされ、除算が始まる。演算
レジスタ１の上位のビットが線１０１を２通して除算メ
モリ２をアドレスする。したがって、除算メモリ２は２
ｎワードの容量を持つ。
て演算レジスタＩＶＣセットされ、除算が始まる。演算
レジスタ１の上位のビットが線１０１を２通して除算メ
モリ２をアドレスする。したがって、除算メモリ２は２
ｎワードの容量を持つ。
第３図は除算メモリ２の各ワードの内容を示した図であ
る。あらかじめ定められた除数をＫ、該ワードのアドレ
スをＡとすると、該ワードにはＡ÷にの剰余、およびＡ
＋にの商が各々格納されている。アドレスが与えられる
と、除算メモリ２は除算の結果を出力し、剰余は線１０
２、商は線１０３を各々通して選択器３に接続される。
る。あらかじめ定められた除数をＫ、該ワードのアドレ
スをＡとすると、該ワードにはＡ÷にの剰余、およびＡ
＋にの商が各々格納されている。アドレスが与えられる
と、除算メモリ２は除算の結果を出力し、剰余は線１０
２、商は線１０３を各々通して選択器３に接続される。
選択器３では、被除数のうち除算メモリ２のアドレスに
用いられなかった残シのビットと除算結果の商（Ｓ会商
）、剰除をマージして次の除算のためのデータを作成し
、演算レジスタ１にセットする（第４図参照）。
用いられなかった残シのビットと除算結果の商（Ｓ会商
）、剰除をマージして次の除算のためのデータを作成し
、演算レジスタ１にセットする（第４図参照）。
このような動作なくシ返し実行することにより、最終的
には演算レジスタ１には被除数を除数で割った際の商、
および剰余が求められる。
には演算レジスタ１には被除数を除数で割った際の商、
および剰余が求められる。
発明の効果
本発明には、以上説明したように、あらかじめ定められ
た除数で除算を行なった結果の商、剰余を格納する除算
メモリを用いることＫより、金物を増加させることなく
高速に除算を実行できるという効果がある。
た除数で除算を行なった結果の商、剰余を格納する除算
メモリを用いることＫより、金物を増加させることなく
高速に除算を実行できるという効果がある。
第１図は本発明の一実施例を示すブロック構成図、第２
図は従来の除算回路の構成を示すブロック図、第３図は
除算メモリのワード構成を示す図、第４図は演算レジス
タの状態を示した図である。
図は従来の除算回路の構成を示すブロック図、第３図は
除算メモリのワード構成を示す図、第４図は演算レジス
タの状態を示した図である。
Claims (1)
- あらかじめ定められた除数を用いて除算を行なう除算回
路において、被除数を格納する演算レジスタと、前記演
算レジスタの１部の出力によりアドレスされる除算メモ
リとを備え、前記除算メモリの各ワードは該ワードを選
択すべく与えられた前記演算レジスタの１部の出力を前
記あらかじめ定められた除数により除した結果の商およ
び剰余を含むように構成され、さらに前記除算メモリお
よび前記演算レジスタの出力に接続され前記演算レジス
タに設定すべき新たな被除数を作成する手段を備えて構
成されることを特徴とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210122A JPS6188334A (ja) | 1984-10-06 | 1984-10-06 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210122A JPS6188334A (ja) | 1984-10-06 | 1984-10-06 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188334A true JPS6188334A (ja) | 1986-05-06 |
Family
ID=16584158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210122A Pending JPS6188334A (ja) | 1984-10-06 | 1984-10-06 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188334A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229531A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 剰余演算装置 |
| JPH04352518A (ja) * | 1991-05-30 | 1992-12-07 | Matsushita Electric Ind Co Ltd | 演算装置 |
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119045A (ja) * | 1982-01-07 | 1983-07-15 | Hitachi Medical Corp | 高速固定数演算回路 |
| JPS59195742A (ja) * | 1983-04-21 | 1984-11-06 | Kokusai Syst Sangyo Kk | 読み出し専用固定記憶装置とこの記憶装置を用いた除算装置 |
-
1984
- 1984-10-06 JP JP59210122A patent/JPS6188334A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119045A (ja) * | 1982-01-07 | 1983-07-15 | Hitachi Medical Corp | 高速固定数演算回路 |
| JPS59195742A (ja) * | 1983-04-21 | 1984-11-06 | Kokusai Syst Sangyo Kk | 読み出し専用固定記憶装置とこの記憶装置を用いた除算装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229531A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 剰余演算装置 |
| JPH04352518A (ja) * | 1991-05-30 | 1992-12-07 | Matsushita Electric Ind Co Ltd | 演算装置 |
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
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