JPH02141825A

JPH02141825A - 演算装置

Info

Publication number: JPH02141825A
Application number: JP63294732A
Authority: JP
Inventors: Akihiro Nakamura; 彰博中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1990-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理装置等に組み込まれる演算装置に関
する。

（従来の技術）情報処理装置においては、数値データを高速で演算する
ための演算装置が各所に使用されている。

例えば、メモリアクセス用のアドレス信号は、通常、ア
ドレスカウンタ等により高速に生成されるが、例えば、
アドレスレジスタに格納されたベースアドレスから、一
定値変位したアドレス信号を生成する場合、このベース
アドレスにその変位に相当する値が加算され、求めるア
ドレス信号が生成される。

第２図に、こうした目的に使用される従来の演算装置の
ブロック図を示す。

この演算装置は、いわゆる２人力の加算装置で、被加算
データを格納する入力レジスタｌと、加算データを格納
する入力レジスタ２と、両レジスタ１．２の出力を受入
れて加算処理を行なう加算器３と、加算器３の加算結果
を格納する加算結果レジスタ４とから構成されている。

以上の演算装置は次のように動作する。

第３図に、従来の演算装置の動作タイムチャートを示す
。

先ず、例えば、ベースアドレスが被加算データとして第
２図の入力レジスタ１に格納される。そして、アドレス
変位が加算データとして入力レジスタ２に格納される。

尚、この例では、何れのレジスタも３２ビツト構成のレ
ジスタとし、これらのデータが加算器３に同時に入力す
る。

加算器３は、例えば、下位１６ビツトと上位１６ビツト
を別々に加算する２つの加算器（図示しない）から構成
されるものとする。この場合、第３図に示すように、先
ず、下位１６ビツトの加算を行ない、次にキャリーを転
送し、更に上位１６ビツトの加算を行なって、その加算
結果を加算結果レジスタ４にセットする。

従来、このような手順で演算装置における加算演算が実
行されていた。

（発明が解決しようとする課題）ところで、従来一般の加算器は、上記の通り、ビット長
の大きいデータの演算に際しては、これを８ビツトある
いは１６ビツト毎に分割し、下位ビットから順に加算を
行ない、上位ビットに向けてキャリーを転送しながら演
算とキャリーの転送を繰り返す。最上位ビットまでの加
算が終了したとき、加算結果がレジスタにセットされる
。従って、演算されるデータのビット長が長い場合、そ
の加算処理に長時間がかかってしまう。

ところが、例えば、アドレス信号の生成にあたっては、
この演算処理に時間がかかればメモリアクセスの高速化
が妨げられる。従って、演算装置の一層の高速化が望ま
れる。

本発明は以上の点に着目してなされたもので、演算処理
の高速化が可能な演算装置を提供することを目的とする
ものである。

（課題を解決するための手段）本発明の演算装置は、被加算データと加算データの上位
ビットを加算する第１の加算器と、被加算データと加算
データの下位ビットを加算する第２の加算器と、前記被
加算データの下位ビットがオールゼロか否かを判定する
オールゼロ判定器と、前記被加算データの下位ビットが
オールゼロの場合、前記第２の加算器から前記第１の加
算器へのキャリーの転送を禁止するキャリー転送ゲート
と、前記被加算データの下位ビットがオールゼロの場合
、前記第１の加算器の加算結果を上位ビットに、前記第
２の加算器の加算結果を下位ビットにそのまま受入れる
加算結果レジスタとを備えたことを特徴とするものであ
る。

（作用）以上の装置においては、被加算データの下位ビットがオ
ールゼロの場合、被加算データと加算データの下位ビッ
トを加算する第２の加算器の加算が終了しても、第１の
加算器に対し繰り上げのためのキャリーの転送を禁止す
る。この目的のために、キャリー転送ゲートを動作させ
る。一方、第２の加算器と同時に加算を実行した第１の
加算器の出力を、そのまま演算結果の上位ビットとして
受入れてしまう。即ち、第１の加算器と第２の加算器の
出力をそのまま結合すれば、正しい演算結果が得られる
。

従って、本発明の演算装置によれば、被加算データの下
位ビットがオールゼロの場合、キャリー転送後に上位ビ
ット用の加算器の演算処理が実行されるといった手順が
省略されるので、高速で加算を行なうことができる。

（実施例）以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明の演算装置の実施例を示すブロック図
である。

図の装置は、先ず、被加算データを格納する入力レジス
タ１、及び加算データを格納する入力レジスタ２を備え
ている。そして、両レジスタ１゜２の出力は、それぞれ
その上位ビットが第１の加算器５に入力し、下位ビット
が第２の加算器６に人力するよう結線されている。

ここで、この実施例では、加算データ及び被加算データ
の下位ｎビットが、第２の加算器６に入力するよう構成
されいている。

例えば、被加算データとしてベースアドレスを使用する
場合、３２ビツト構成となるが、上位ビットとして２２
ビツト、下位ビットとして１０ビツトを選定する。この
ように上位ビットと下位ビットの幅を選定したのは、例
えば、あるシステムにおいては、ベースアドレスが規則
的なあるデータ境界上に置かれ易く、下位１０〜１２ビ
ット程度がオールゼロになり易いからである。従って、
ベースアドレスからの変位を演算するような場合、本発
明の装置の利点が活かされる。

第１図に戻って、第１の加算器５の出力は加算結果レジ
スタ７の上位ビットに、第２の加算器６の出力は加算結
果レジスタ７の下位ビットに転送されるよう構成されて
いる。

一方、被加算データを格納する入力レジスタ１の下位ｎ
ビットは、オールゼロ判定器８に対して、入力するよう
結線されている。このオールゼロ判定器８の判定結果８
ａは、キャリー転送ゲート９及びコントロール部１０に
向けて出力されるよう結線されている。オールゼロ判定
器は、例えば多入力のオアゲートから成る。

キャリー転送ゲート９は、このオールゼロ判定器８の出
力する判定結果８ａによって、ゲートを開閉するアンド
ゲートから成る。このキャリー転送ゲート９は、第２の
加算器６の出力するキャリー６ａを、第１の加算器５に
向けて転送するか否か制御される。コントロール部１０
は、マイクロプロセッサ等から成り、オールゼロ判定器
８から判定結果８ａが入力した場合、加算結果レジスタ
７に対し、所定のタイミングでレジスタセット信号１０
ａを出力する回路である。

以上の構成の本発明の装置は次のように動作する。

先ず、第４図は、本発明の演算装置の動作タイムチャー
トで、被加算データの下位ビットがオールゼロの場合の
動作を示している。

先ず初めに、ベースアドレス等の被加算データが第１図
の入力レジスタ１に格納される。そして、変位等の加算
データが入力レジスタ２に格納される。これらのデータ
の上位ビットは、第１の加算器５に転送され、例えば、
上位２２ビツトの加算が実行される。また、下位１０ビ
ツトは、第２の加算器６に向けて転送され、この第２の
加算器において下位１２ビツトの加算が行なわれる。

両動作は第４図に示すように並行して実行される。

一方、入力レジスタ１に格納された被加算データの下位
ｎビット、例えば下位１０ビツトは、オールゼロ判定器
８に入力する。

ここで、オールゼロ判定器８は、この被加算データの下
位１０ビツトがオールゼロの場合のみ、判定信号８ａを
ロウレベルにする。これによって、キャリー転送ゲート
９はそのゲートを閉じ、第２の加算器６からのキャリー
６ａの転送が禁止される。

一方、第１の加算器５の加算結果と第２の加算器６の加
算結果は、それぞれ加算結果レジスタ７に向けてそのま
ま出力される。そして、オールゼロ判定器８から出力さ
れた判定信号８ａが、コントロール部１０に人力すると
、コントロール部１０は、被加算データの下位１ｏビツ
トがオールゼロであることを認識し、第１の加算器５の
出力と第２の加算器６の出力を、共に加算結果レジスタ
７にそのまま受入れた直後に、レジスタセット信号１０
ａを出力する。

この結果、第４図に示すように、上位２２ビツトと下位
１０ビツトが、それぞれ別々に同時に第１の加算器５及
び第２の加算器６で加算され、直ちに加算結果レジスタ
７にセットされて、第３図に示した従来装置に比べ、高
速に加算結果を得る。

次に、被加算データの下位ビットがオールゼロでない場
合の動作を説明する。

第５図が、その場合の本発明の演算装置の動作タイムチ
ャートである。

先ず、先に説明したと同様に、入力レジスタ１に被加算
データが格納され、入力レジスタ２に加算データが格納
されると、第１の加算器５及び第２の加算器６は、それ
ぞれ上位２２ビツトと下位１０ビツトの加算を並行して
実行する。

一方、被加算データの下位１０ビツトがオールゼロ判定
器８に入力すると、この下位ビットの何れかに“１“が
存在するため、オールゼロ判定器８の出力はへイレベル
となる。この判定結果８ａがキャリー転送ゲート９に人
力すると、ゲートが開放される。そして、第２の加算器
６の出力するキャリー６ａが第１の加算器５に転送され
る。第１の加算器５は、このキャリーの転送を受けて、
再度上位２２ビツトの加算を実行する。そして、その結
果が加算結果レジスタ７に向けて出力される。

コントロール部１０は、オールゼロ判定器８が出力した
判定結果８ａを受入れて、ちょうど第１の加算器５の加
算が終了した時点を見計らって、レジスタセット信号１
０ａを出力する。その結果、加算結果レジスタ７には、
実質的に従来装置と同様の手順で加算結果が格納される
。従って、被加算データの下位ビットがオールゼロでな
い場合には、第３図と第５図を比較して分かるように、
加算結果のレジスタセットまでの時間は、はぼ一致する
。

本発明は以上の実施例に限定されない。

被加算データと加算データの上位ビット及び下位ビット
のビット数は、各データの性質に応じて、種々選択して
差し支えない。

また、上記実施例では、オールゼロ判定器は、いわゆる
多入力のアンドゲートを使用したが、キャリー転送ゲー
ト９と共に、その他種々の等価な回路に置き換えて差し
支えない。また、コントロール部１０も、プロセッサで
なく、単なるゲート回路やタイミング制御回路等から構
成して差し支えない。

（発明の効果）以上説明した本発明の演算装置によれば、被加算データ
の下位ビットがオールゼロの場合、上位ビットと下位ビ
ットとを、それぞれ同時に並行して加算する第１の加算
器及び第２の加算器の出力が、そのまま加算結果レジス
タに出力されるので、キャリー転送を待って上位ビット
の加算を行なう従来装置に比べ、その演算速度が極めて
高速化される。従って、特に、一方あるいは双方の加算
データの下位ビットがオールゼロになり易い性質のデー
タの演算について、その高速化を図ることができる。従
って、ベースアドレスの変位の演算等を高速化し、メモ
リアクセス速度の高速化を図ることもできる。

【図面の簡単な説明】

第１図は本発明の演算装置の実施例を示すブロック図、
第２図は従来の演算装置の一例を示すブロック図、第３
図は従来の演算装置の動作タイムチャート、第４図は本
発明の演算装置の動作タイムチャート、第５図は本発明
の演算装置の他の動作タイムチャートである。１．２・・・入力レジスタ、５・・・第１の加算器、６
・・・第２の加算器、７・・・加算結果レジスタ、８・
・・オールゼロ判定器、９・・・キャリー転送ゲート、１０・・・コントロール部。第図第図

Claims

【特許請求の範囲】被加算データと加算データの上位ビットを加算する第１
の加算器と、被加算データと加算データの下位ビットを加算する第２
の加算器と、前記被加算データの下位ビットがオールゼロか否かを判
定するオールゼロ判定器と、前記被加算データの下位ビットがオールゼロの場合、前
記第２の加算器から前記第１の加算器へのキャリーの転
送を禁止するキャリー転送ゲートと、前記被加算データの下位ビットがオールゼロの場合、前
記第１の加算器の加算結果を上位ビットに、前記第２の
加算器の加算結果を下位ビットにそのまま受入れる加算
結果レジスタとを備えたことを特徴とする演算装置。