JPH02171812A - ウエイトステイト機能を持たないプロセッサの高速化回路 - Google Patents
ウエイトステイト機能を持たないプロセッサの高速化回路Info
- Publication number
- JPH02171812A JPH02171812A JP63325539A JP32553988A JPH02171812A JP H02171812 A JPH02171812 A JP H02171812A JP 63325539 A JP63325539 A JP 63325539A JP 32553988 A JP32553988 A JP 32553988A JP H02171812 A JPH02171812 A JP H02171812A
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- Japan
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- clock
- clock signal
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
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- 230000003252 repetitive effect Effects 0.000 description 1
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はウェイトステート機能を持たないプロセッサに
係わり、特に通常の演算処理速度を落とすこと無〈産業
機械の制御等アクセスタイムの遅い周辺装置の入出力処
理を行うことを可能にしたプロセッサの高速化回路に関
する。
係わり、特に通常の演算処理速度を落とすこと無〈産業
機械の制御等アクセスタイムの遅い周辺装置の入出力処
理を行うことを可能にしたプロセッサの高速化回路に関
する。
［従来の技術］
従来、ウェイトステート機能を持たないプロセッサによ
って産業機械の制御等アクセスタイムの遅い周辺装置の
入出力処理を行う為にはアクセスタイムの最も遅い周辺
装置やメモリに合わせてクロック信号の周波数を定めて
いた。
って産業機械の制御等アクセスタイムの遅い周辺装置の
入出力処理を行う為にはアクセスタイムの最も遅い周辺
装置やメモリに合わせてクロック信号の周波数を定めて
いた。
［発明が解決しようとする課題］
上記従来のクロック周波数の定め方によるとアクセスタ
イムの遅い周辺装置の入出力処理を行う時以外の各種処
理においても遅いクロック信号によってタイミングが定
められるなめにプロセッサの必要とする処理時間が長く
なると言う問題があり、プロセッサの必要とする処理時
間を短くするには価格の高いアクセスタイムの早い周辺
装置やメモリを使用せざるを得なかった。
イムの遅い周辺装置の入出力処理を行う時以外の各種処
理においても遅いクロック信号によってタイミングが定
められるなめにプロセッサの必要とする処理時間が長く
なると言う問題があり、プロセッサの必要とする処理時
間を短くするには価格の高いアクセスタイムの早い周辺
装置やメモリを使用せざるを得なかった。
［課題を解決するための手段］
上記目的を達成するために、本発明に係わるウェイトス
テート機能を持たないプロセッサの高速化回路において
は、正規の周波数によるクロック信号と正規の周波数を
分周した低周波数によるクロック信号の複数のクロック
信号を備え、接続すべき周辺装置またはメモリの持つア
クセスタイムに対応して最も早く処理をすることのでき
る周波数のクロック信号を選択使用するようにしたこと
を特徴としな。
テート機能を持たないプロセッサの高速化回路において
は、正規の周波数によるクロック信号と正規の周波数を
分周した低周波数によるクロック信号の複数のクロック
信号を備え、接続すべき周辺装置またはメモリの持つア
クセスタイムに対応して最も早く処理をすることのでき
る周波数のクロック信号を選択使用するようにしたこと
を特徴としな。
［作用］
上記構成によれば、正規の周波数によるクロック信号と
正規の周波数を分周した低周波数によるクロック信号の
複数のクロック信号を備え、接続すべき周辺装置または
メモリの持つアクセスタイムに対応して最も早く処理を
することのできる周波数のクロック信号を選択使用する
ようにしたので、ウェイトステート機能を持たないプロ
セッサにおいても常に必要とするアクセスタイムの最大
の速度によって演算処理を行うことを可能にしな。
正規の周波数を分周した低周波数によるクロック信号の
複数のクロック信号を備え、接続すべき周辺装置または
メモリの持つアクセスタイムに対応して最も早く処理を
することのできる周波数のクロック信号を選択使用する
ようにしたので、ウェイトステート機能を持たないプロ
セッサにおいても常に必要とするアクセスタイムの最大
の速度によって演算処理を行うことを可能にしな。
し実施例］
以下本発明に係わるウェイトステート機能を持たないプ
ロセッサの高速化回路の実施例を図面を参照して詳細に
説明する。第１図は本発明に基づくアクセスの遅い装置
が一つのときのブロック図である。１は二人力のアンド
ゲートであって第１のクロック信号ａとアクセスの遅い
装置のタイミングに合わせ第１のクロック信号を分周し
て作られた第２のクロック信号すが入力されている。２
はタイミング信号作成回路であってアクセスすべき装置
のアクセス速度を指定する為の必要アクセス時間幅をも
ったチップセレクト信号ｄと、前記クロックの反転信号
ａが入力されている９３は反転回路であってタイミング
信号作成回路２の出力ｅのハイとロウを反転させている
、４．５はいづれもアンドゲートであって第１のクロッ
ク信号ａとタイミング信号作成回路２の反転出力ｅ、ア
ンドケート１の出力Ｃとタイミング信号作成回路２の出
力ｅが入力され、その各出力がオアゲート６に入力され
てオアゲート６の出力ｆがプロセッサにシステムクロッ
クとして入力される。
ロセッサの高速化回路の実施例を図面を参照して詳細に
説明する。第１図は本発明に基づくアクセスの遅い装置
が一つのときのブロック図である。１は二人力のアンド
ゲートであって第１のクロック信号ａとアクセスの遅い
装置のタイミングに合わせ第１のクロック信号を分周し
て作られた第２のクロック信号すが入力されている。２
はタイミング信号作成回路であってアクセスすべき装置
のアクセス速度を指定する為の必要アクセス時間幅をも
ったチップセレクト信号ｄと、前記クロックの反転信号
ａが入力されている９３は反転回路であってタイミング
信号作成回路２の出力ｅのハイとロウを反転させている
、４．５はいづれもアンドゲートであって第１のクロッ
ク信号ａとタイミング信号作成回路２の反転出力ｅ、ア
ンドケート１の出力Ｃとタイミング信号作成回路２の出
力ｅが入力され、その各出力がオアゲート６に入力され
てオアゲート６の出力ｆがプロセッサにシステムクロッ
クとして入力される。
第２図はタイミング信号作成回路２の詳細を示したブロ
ック図である。２１は反転回路であってチップセレクト
信号ｄのハイとロウを反転させている。２２．２３はそ
れぞれアンドゲートであってそれぞれチップセレクト信
号ｄと、第１のクロックの反転信号ａ、チップセレクト
信号の反転信号ｄと、第１のクロックの反転信号ａが入
力され、アンドゲート２２の出力はフリップフロップ２
４のセット入力、アンドゲート２３の出力はフリップフ
ロップ２４のリセット端子に接続されている。
ック図である。２１は反転回路であってチップセレクト
信号ｄのハイとロウを反転させている。２２．２３はそ
れぞれアンドゲートであってそれぞれチップセレクト信
号ｄと、第１のクロックの反転信号ａ、チップセレクト
信号の反転信号ｄと、第１のクロックの反転信号ａが入
力され、アンドゲート２２の出力はフリップフロップ２
４のセット入力、アンドゲート２３の出力はフリップフ
ロップ２４のリセット端子に接続されている。
第３図は第１図、第２図の動作を説明するためのタイム
チャートであって、ブロック図第１図第２図の動作を第
３図のタイムチャートを用いて説明する。第１のクロッ
ク信号ａは繰返し信号であり、分周された第２のクロッ
ク信号はｂに示すように第一のクロックの二分の−の周
波数である。従って、アンドゲート１の出力はＣに示す
ように第１のクロック信号が二分の−に間引かれた信号
になっている。タイミング信号作成回路２は第２図に示
すようにチップセレクト信号ｄとクロックの反転信号ａ
のアンドゲートの出力がフリップフロップ２４をセット
し、チップセレクト信号の反転信号ｄとクロックの反転
信号ａのアンドゲートの出力でフリップフロップをリセ
ットしているので、タイミング信号作成回路２への入力
信号であるチップセレクト信号ｄがｄ−１またはｄ−２
に示したようなタイミング信号のときはチップセレクト
信号がハイになってクロック信号がロウになったときに
出力信号ｅがハイに反転し、チップセレクト信号がロウ
に戻ったタイミングの後のクロック信号がロウになった
時に出力信号ｅはロウに戻されてｅ−１またはｅ−２の
信号が出力される。
チャートであって、ブロック図第１図第２図の動作を第
３図のタイムチャートを用いて説明する。第１のクロッ
ク信号ａは繰返し信号であり、分周された第２のクロッ
ク信号はｂに示すように第一のクロックの二分の−の周
波数である。従って、アンドゲート１の出力はＣに示す
ように第１のクロック信号が二分の−に間引かれた信号
になっている。タイミング信号作成回路２は第２図に示
すようにチップセレクト信号ｄとクロックの反転信号ａ
のアンドゲートの出力がフリップフロップ２４をセット
し、チップセレクト信号の反転信号ｄとクロックの反転
信号ａのアンドゲートの出力でフリップフロップをリセ
ットしているので、タイミング信号作成回路２への入力
信号であるチップセレクト信号ｄがｄ−１またはｄ−２
に示したようなタイミング信号のときはチップセレクト
信号がハイになってクロック信号がロウになったときに
出力信号ｅがハイに反転し、チップセレクト信号がロウ
に戻ったタイミングの後のクロック信号がロウになった
時に出力信号ｅはロウに戻されてｅ−１またはｅ−２の
信号が出力される。
オアゲート回路６からの出力、プロセッサのシステムク
ロックｆはタイミング信号作成回路２の出力ｅがハイの
時は選択されて間引かれたクロックの信号が、タイミン
グ信号作成回路２の出力ｅがロウの時は元のままのクロ
ック信号が出力される。
ロックｆはタイミング信号作成回路２の出力ｅがハイの
時は選択されて間引かれたクロックの信号が、タイミン
グ信号作成回路２の出力ｅがロウの時は元のままのクロ
ック信号が出力される。
アクセスすべき装置のアクセスタイムの種類が多い場合
は必要とするだけのタイミングをもつように間引かれた
タロツク信号ｃ−１〜Ｃ−ｎとその数だけのアンドゲー
ト５−１〜５−ｎを設け、必要とする時間幅をもったチ
ップセレクト信号ｄ−１〜ｄ−ｎと必要な数だけのタイ
ミング信号作成回路２−１〜２−ｎと反転回路３−１〜
３−ｎを設ければそれぞれ適切なアクセスタイムに対応
したタロツク信号を作ることができる。
は必要とするだけのタイミングをもつように間引かれた
タロツク信号ｃ−１〜Ｃ−ｎとその数だけのアンドゲー
ト５−１〜５−ｎを設け、必要とする時間幅をもったチ
ップセレクト信号ｄ−１〜ｄ−ｎと必要な数だけのタイ
ミング信号作成回路２−１〜２−ｎと反転回路３−１〜
３−ｎを設ければそれぞれ適切なアクセスタイムに対応
したタロツク信号を作ることができる。
チップセレクト信号はアクセス信号が出力されたときに
セットし、アクセスが完了した信号でリセットするフリ
ップフロップの出力を用いても良い ［発明の効果］ 以上説明したように、本発明によれば、正規の周波数に
よるクロック信号と正規の周波数を分周した低周波数に
よるクロック信号の複数のクロック信号を備え、接続す
べき周辺装置またはメモリの持つアクセスタイムに対応
して最も早く処理をすることのできる周波数のタロツク
信号を選択使用するようにしたので、ウェイトステート
機能を持たないプロセッサにおいても常に必要とするア
クセスタイムの最大の速度によって演算処理を行うこと
を可能にした。
セットし、アクセスが完了した信号でリセットするフリ
ップフロップの出力を用いても良い ［発明の効果］ 以上説明したように、本発明によれば、正規の周波数に
よるクロック信号と正規の周波数を分周した低周波数に
よるクロック信号の複数のクロック信号を備え、接続す
べき周辺装置またはメモリの持つアクセスタイムに対応
して最も早く処理をすることのできる周波数のタロツク
信号を選択使用するようにしたので、ウェイトステート
機能を持たないプロセッサにおいても常に必要とするア
クセスタイムの最大の速度によって演算処理を行うこと
を可能にした。
第１図は本発明の実施例にかかるブロック図９第２図は
本発明の実施例にかかるタイミング信号作成回路のブロ
ック図。 第３図は本発明の実施例にかかるタインムチヤード図。 ■・・・・・・・・・アンドゲート ２・・・・・・・・・タイミング信号作成回路３・・・
・・・・・・反転回路 ４・・・・・・・・・アンドゲート ５・・・・・・・・・アンドゲート ６−・・・・・・・・オアゲート ２１・・・・・・反転回路 ２２・・・・・・アンドゲート ２３・・・・・アンドゲート ２４・・・・・・フリップフロップ
本発明の実施例にかかるタイミング信号作成回路のブロ
ック図。 第３図は本発明の実施例にかかるタインムチヤード図。 ■・・・・・・・・・アンドゲート ２・・・・・・・・・タイミング信号作成回路３・・・
・・・・・・反転回路 ４・・・・・・・・・アンドゲート ５・・・・・・・・・アンドゲート ６−・・・・・・・・オアゲート ２１・・・・・・反転回路 ２２・・・・・・アンドゲート ２３・・・・・アンドゲート ２４・・・・・・フリップフロップ
Claims (1)
- ウェイトステート機能を持たないプロセッサにおいて、
正規の周波数によるクロック信号と正規の周波数を分周
した低周波数によるクロック信号の複数のクロック信号
を備え、接続すべき周辺装置またはメモリの持つアクセ
スタイムに対応して最も早く処理をすることのできる周
波数のクロック信号を選択使用するようにしたことを特
徴とするプロセッサの高速化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325539A JPH02171812A (ja) | 1988-12-23 | 1988-12-23 | ウエイトステイト機能を持たないプロセッサの高速化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325539A JPH02171812A (ja) | 1988-12-23 | 1988-12-23 | ウエイトステイト機能を持たないプロセッサの高速化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171812A true JPH02171812A (ja) | 1990-07-03 |
Family
ID=18178011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325539A Pending JPH02171812A (ja) | 1988-12-23 | 1988-12-23 | ウエイトステイト機能を持たないプロセッサの高速化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198922A (ja) * | 1999-12-23 | 2012-10-18 | Intel Corp | ディジタル・パワー・スロットルを備えたマイクロプロセッサ |
-
1988
- 1988-12-23 JP JP63325539A patent/JPH02171812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198922A (ja) * | 1999-12-23 | 2012-10-18 | Intel Corp | ディジタル・パワー・スロットルを備えたマイクロプロセッサ |
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