JPS59151221A - Ｗａｉｔ制御回路 - Google Patents
Ｗａｉｔ制御回路Info
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- JPS59151221A JPS59151221A JP2470283A JP2470283A JPS59151221A JP S59151221 A JPS59151221 A JP S59151221A JP 2470283 A JP2470283 A JP 2470283A JP 2470283 A JP2470283 A JP 2470283A JP S59151221 A JPS59151221 A JP S59151221A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（発明の分野）
本発明は、ＷＡＩＴ制御回路に関し、特にプロセッサに
アクセス時間の長い入出力装置が接続されたコンピュー
タシステム等において、プロセッサとして種々のサイク
ルタイムのものを用いる場合にも簡単な手順で使用プロ
セッサのサイクルタイツ・に応じたウェイト回数の制御
ができるようにしたＷＡＩＴ制御回路に関する。
アクセス時間の長い入出力装置が接続されたコンピュー
タシステム等において、プロセッサとして種々のサイク
ルタイムのものを用いる場合にも簡単な手順で使用プロ
セッサのサイクルタイツ・に応じたウェイト回数の制御
ができるようにしたＷＡＩＴ制御回路に関する。
（発明の背景）
一般に、プロセッサと該プロセッサの動作サイクル時間
よりも長いアクセスタイムを有する入出力装置とを複数
個接続して構成されるコンピュータシステム等において
は、プロセッサと各入出力装置との動作速度の調節を行
なうために各入出力装置のアクセスタイムに対応してプ
ロセッサのＷＡ Ｉ Ｔ制御を行なう必要がある。この
場合、入出力装置として各々アクセスタイムが異なるも
のが複数個接続される場合には、各入出力装置のアクセ
ス時間に応じてプロセッサのウェイト時間を調節する必
要がある。さらに、コンピュータシステｌ、等の基板を
種々の相異なるサイクルタイム、例えは２００ｎＳ、１
２５ｎＳ、１００ｎＳ、 等を有する種々のプロセッ
サで共用する場合には、使用されるプロセッサのサイク
ルタイムに応じたウェイト回数の調節をも行なう必要が
ある。
よりも長いアクセスタイムを有する入出力装置とを複数
個接続して構成されるコンピュータシステム等において
は、プロセッサと各入出力装置との動作速度の調節を行
なうために各入出力装置のアクセスタイムに対応してプ
ロセッサのＷＡ Ｉ Ｔ制御を行なう必要がある。この
場合、入出力装置として各々アクセスタイムが異なるも
のが複数個接続される場合には、各入出力装置のアクセ
ス時間に応じてプロセッサのウェイト時間を調節する必
要がある。さらに、コンピュータシステｌ、等の基板を
種々の相異なるサイクルタイム、例えは２００ｎＳ、１
２５ｎＳ、１００ｎＳ、 等を有する種々のプロセッ
サで共用する場合には、使用されるプロセッサのサイク
ルタイムに応じたウェイト回数の調節をも行なう必要が
ある。
第１図は、従来形のＷＡ、ＩＴ制御回路を示す。
同図の回路は、シフトレジスタ１および２、接続切換部
３、およびゲート回路部４等によって構成される。接続
切換部３は、複数のジャン・Ｑ一端子Ｊ、、Ｊ２．・・
・・・Ｊｌｏ を具備し、ゲート回路部４は反転入力
型のアントゲ−” Ｇｌｒ Ｇ２ ｒ Ｇ３ ｒＧ４．
Ｇ５ およびオアー反転ゲートＧ６を具備する。
３、およびゲート回路部４等によって構成される。接続
切換部３は、複数のジャン・Ｑ一端子Ｊ、、Ｊ２．・・
・・・Ｊｌｏ を具備し、ゲート回路部４は反転入力
型のアントゲ−” Ｇｌｒ Ｇ２ ｒ Ｇ３ ｒＧ４．
Ｇ５ およびオアー反転ゲートＧ６を具備する。
第１図の回路においては、図示しないプロセッサ（以下
ＣＰＵと称する）からのクロック信号ＣＬＫが各シフ］
・レジスフ１および２のＴ入力端子に印加されて順次計
数か行なわれ各桁の出力ＱＡ ＋ ＱＩ３ ＋ ＱＣ＋
””” ＋ ＱＦ ” Ｇ ” Ｈｒ ＱＩ ’Ｑ
５等が出力される。各桁の出力はＣＰＵからのクロック
の周期および入出力装置のアクセスタイムによって定め
ら看る所要のウェイト回数を持たせるように各ノヤンハ
一端子Ｊｉ 、Ｊ２． Ｊ３・・・・・Ｊｌｏの一方
の端子に接続される。同図のジャンパ一端子のうち、ｒ
ｉ 、 Ｊ３ 、 Ｊ５１ Ｊ７ 、 Ｊ９は例えばＣ
ＰＵのクロ゛ンクの１→犬イクルが２００ ｎｓの場合
に接続されるものであり、点線で示されるシャツ゛・♀
一端子Ｊｌｌ Ｊ４１ Ｊ６． Ｊ８１ ＪｌｏはＣＰ
Ｕクロックの周期が１００ ｎＳまたは１２５ ｎＳの
場合に接続されるものである。そして、これらのシャツ
／Ｑ一端子の出力側はシャツ、（＋一端子Ｊ１およ（Ｉ
ＩＪ” ２１ Ｊ３およびＪ４．Ｊ５およびＪ６ 、
Ｊ７およびＪ８１ Ｊ９およびＪｌｏ かそれぞれ共
通接続されて各アノ１ゲートＧ１．Ｇ２ ・・・・・
Ｇ５ の一方の入力端子に印加されている。各アンド
ゲートＧ１ ｔ Ｇ２．・・・・・・Ｇ５の他方の入
力端子には各入出力袋ＲＩ ／ Ｏ−１、Ｉ １０−２
、−−−−−− 、 Ｉ １０− ｓを選択する場合に
印加される入出力アドレス信号が印加されている。各ア
ノトゲ−）Ｇ１ 、 Ｇ２．・・・・・・・Ｇ５の出
力はオアー反転ゲートＧ６に入力され、該デー＋−Ｇ６
（７）ｒ出力はＣＰＵ（７）ＷＡＩＴ端子に入力される
。
ＣＰＵと称する）からのクロック信号ＣＬＫが各シフ］
・レジスフ１および２のＴ入力端子に印加されて順次計
数か行なわれ各桁の出力ＱＡ ＋ ＱＩ３ ＋ ＱＣ＋
””” ＋ ＱＦ ” Ｇ ” Ｈｒ ＱＩ ’Ｑ
５等が出力される。各桁の出力はＣＰＵからのクロック
の周期および入出力装置のアクセスタイムによって定め
ら看る所要のウェイト回数を持たせるように各ノヤンハ
一端子Ｊｉ 、Ｊ２． Ｊ３・・・・・Ｊｌｏの一方
の端子に接続される。同図のジャンパ一端子のうち、ｒ
ｉ 、 Ｊ３ 、 Ｊ５１ Ｊ７ 、 Ｊ９は例えばＣ
ＰＵのクロ゛ンクの１→犬イクルが２００ ｎｓの場合
に接続されるものであり、点線で示されるシャツ゛・♀
一端子Ｊｌｌ Ｊ４１ Ｊ６． Ｊ８１ ＪｌｏはＣＰ
Ｕクロックの周期が１００ ｎＳまたは１２５ ｎＳの
場合に接続されるものである。そして、これらのシャツ
／Ｑ一端子の出力側はシャツ、（＋一端子Ｊ１およ（Ｉ
ＩＪ” ２１ Ｊ３およびＪ４．Ｊ５およびＪ６ 、
Ｊ７およびＪ８１ Ｊ９およびＪｌｏ かそれぞれ共
通接続されて各アノ１ゲートＧ１．Ｇ２ ・・・・・
Ｇ５ の一方の入力端子に印加されている。各アンド
ゲートＧ１ ｔ Ｇ２．・・・・・・Ｇ５の他方の入
力端子には各入出力袋ＲＩ ／ Ｏ−１、Ｉ １０−２
、−−−−−− 、 Ｉ １０− ｓを選択する場合に
印加される入出力アドレス信号が印加されている。各ア
ノトゲ−）Ｇ１ 、 Ｇ２．・・・・・・・Ｇ５の出
力はオアー反転ゲートＧ６に入力され、該デー＋−Ｇ６
（７）ｒ出力はＣＰＵ（７）ＷＡＩＴ端子に入力される
。
第２図（ａｌは、ＣＰＵのクロックの１サイクルタイム
、すなわち周期、が２００ ｎｓの場合の動作波形を示
す。同図に示すように各シフトレジスタｌおよび２はア
ドレスラッチ信号ＡＬの立下がり時点でジャン１−され
、以後入力されるＣＰＵクロンクＣＬＫを計数して各桁
の出力。Ａ Ｉ ＱＢ ＋・・・・ＱＦ等を出力する。
、すなわち周期、が２００ ｎｓの場合の動作波形を示
す。同図に示すように各シフトレジスタｌおよび２はア
ドレスラッチ信号ＡＬの立下がり時点でジャン１−され
、以後入力されるＣＰＵクロンクＣＬＫを計数して各桁
の出力。Ａ Ｉ ＱＢ ＋・・・・ＱＦ等を出力する。
今例えば、入出力装置１１０−３が選択されそのアドレ
ス信号が低レベルｌｊ すったものとすると、アンドゲ
ートＧ３が開かれてシフトレジスタ１の出力ＱＣが該ア
ンドデートＧ３ およびオアー反転ゲートＧ６を介し
てＣＩ’？ＵのＷＡ Ｉ Ｔ端子に印加される。したが
って、ｃＰＵのＷＡ Ｉ Ｔ端子に印加される信号が低
レベルの時間におけるＣＰＵクロンクＣＬ Ｋのサイク
ルは待合わせが行なイつれ、この待合わせ→）−イクル
が終了した後ＣＰＵが入出力装置ｌ１０−３ の制御
を行なう等ＣＰＵの動作速度と入出力装置の動作速度と
の整合が行なわれる。なお、第２図（ａ）においてはＣ
ＰＵクロックＣＬＫのうちＣＰＵがＷＡＩＴ状態となっ
ているサイクルをＴｗで示している。
ス信号が低レベルｌｊ すったものとすると、アンドゲ
ートＧ３が開かれてシフトレジスタ１の出力ＱＣが該ア
ンドデートＧ３ およびオアー反転ゲートＧ６を介し
てＣＩ’？ＵのＷＡ Ｉ Ｔ端子に印加される。したが
って、ｃＰＵのＷＡ Ｉ Ｔ端子に印加される信号が低
レベルの時間におけるＣＰＵクロンクＣＬ Ｋのサイク
ルは待合わせが行なイつれ、この待合わせ→）−イクル
が終了した後ＣＰＵが入出力装置ｌ１０−３ の制御
を行なう等ＣＰＵの動作速度と入出力装置の動作速度と
の整合が行なわれる。なお、第２図（ａ）においてはＣ
ＰＵクロックＣＬＫのうちＣＰＵがＷＡＩＴ状態となっ
ているサイクルをＴｗで示している。
第２図（ｂ）は、ＣＰ ＵクロックＣＬＫの１．ｆイク
ルタイムが１００ ｎｓの場合の動作波形を示している
。この場合には、接続切換部の各ジャンパ一端子のうち
実線で示されるジャンパー端子Ｊ１゜Ｊ３＋ Ｊ５ 、
Ｊ７ ｒ Ｊ９．の接続が遮断され、代りに点線で示
さイするジャンパ一端子Ｊ２．Ｊ４．Ｊ６゜Ｊ８．ＪＩ
Ｑの接続が行なわれる。したがって、例えは入出力装置
ｒ１０−３ に対するアクセスが行なわれる場合には
シフトレジスタ１の出力ＱＦがアント゛ゲートＧ３の一
方の入力に印加される。この出力ＱＰが該アノトゲ−）
Ｇ３およびオアー反転ゲートＧ６を介してＣＰＵのＷＡ
ＩＴ端子へ入力されてＷＡＩＴ制御が行なわれる。この
場合、第２図（１））に示される出力ＱＦの低レベルの
時間幅は第２図（ａ）に示される出力Ｑ。の低レベルの
時間幅と等しいためＣＰＵクロックのサイクルタイムの
相違に係わらすＣＰＵのＷＡＩＴ端子に印加さ石る信号
の時間幅を一定にすることが可能となる。
ルタイムが１００ ｎｓの場合の動作波形を示している
。この場合には、接続切換部の各ジャンパ一端子のうち
実線で示されるジャンパー端子Ｊ１゜Ｊ３＋ Ｊ５ 、
Ｊ７ ｒ Ｊ９．の接続が遮断され、代りに点線で示
さイするジャンパ一端子Ｊ２．Ｊ４．Ｊ６゜Ｊ８．ＪＩ
Ｑの接続が行なわれる。したがって、例えは入出力装置
ｒ１０−３ に対するアクセスが行なわれる場合には
シフトレジスタ１の出力ＱＦがアント゛ゲートＧ３の一
方の入力に印加される。この出力ＱＰが該アノトゲ−）
Ｇ３およびオアー反転ゲートＧ６を介してＣＰＵのＷＡ
ＩＴ端子へ入力されてＷＡＩＴ制御が行なわれる。この
場合、第２図（１））に示される出力ＱＦの低レベルの
時間幅は第２図（ａ）に示される出力Ｑ。の低レベルの
時間幅と等しいためＣＰＵクロックのサイクルタイムの
相違に係わらすＣＰＵのＷＡＩＴ端子に印加さ石る信号
の時間幅を一定にすることが可能となる。
すなわち、従来形のＷＡＩＴ制御回路においては、切換
接続部３のジャン・Ｑ一端子の接続をＣＰＵクロックの
サイクルタイムに応じて選択的に接続されることにより
ＣＰ Ｕの動作速度に応じたＷＡＩＴ制徊１が行なわれ
るようにされていた。
接続部３のジャン・Ｑ一端子の接続をＣＰＵクロックの
サイクルタイムに応じて選択的に接続されることにより
ＣＰ Ｕの動作速度に応じたＷＡＩＴ制徊１が行なわれ
るようにされていた。
しかしながら、前記従来形において（′ｉ、□各人出力
装置ごとにゾロセッサのサイクルタイムに対応した・ツ
エイＩ・回数をシャツ／♀−線により切換え接続する必
要があるため、特に大型のコンピュータシスデム等にお
いて、アクセスタイムの長い入出力装置ｌを多数接続す
る場合はこのジャンパー線の切換えが極めて煩雑になる
とともにジャンパ一端子およびノヤン・？−線等の切換
え接続部が基板上に占る面積がかなり大きくなるという
不都合があった。
装置ごとにゾロセッサのサイクルタイムに対応した・ツ
エイＩ・回数をシャツ／♀−線により切換え接続する必
要があるため、特に大型のコンピュータシスデム等にお
いて、アクセスタイムの長い入出力装置ｌを多数接続す
る場合はこのジャンパー線の切換えが極めて煩雑になる
とともにジャンパ一端子およびノヤン・？−線等の切換
え接続部が基板上に占る面積がかなり大きくなるという
不都合があった。
（発明の目的）
本発明の目的は、前述の従来形における問題点に鑑み、
ＷＡＩＴ制御回路において、プロセッサに接続、される
入出力装置の数が多い場合にも極めて少数のジャンパー
線の切換えのみでゾロセッサの動作速度（こ応じたＷＡ
ＩＴ制御かできるようにし、切換え接続部の基板上に占
める面積を少なくすると共に回路の信頼性を向上させる
ことにある。
ＷＡＩＴ制御回路において、プロセッサに接続、される
入出力装置の数が多い場合にも極めて少数のジャンパー
線の切換えのみでゾロセッサの動作速度（こ応じたＷＡ
ＩＴ制御かできるようにし、切換え接続部の基板上に占
める面積を少なくすると共に回路の信頼性を向上させる
ことにある。
（発明の構成および効果）
本発明は、プロセッサからのクロック信号を該クロック
信号の周期ｌこ応じて定められる値で分周してほぼ１定
周期の内部クロック信号を作成し、この内部クロック信
号によって各入出力装置のウェイト回数を制御するとい
う構想に基つくものであり、このような構想を用いるこ
とによりプロセッサに多数の入出力装置が接続されてい
る場合にも少数のジャン・？−線の切換えによシプロセ
ッサの動作速度ζこ応じたウェイト回数の切換えを行な
うことが可能になり、ＷＡＩＴ制御回路の信頼性を向上
させると共に基板上に占める面積を小さくすることが可
能となる。
信号の周期ｌこ応じて定められる値で分周してほぼ１定
周期の内部クロック信号を作成し、この内部クロック信
号によって各入出力装置のウェイト回数を制御するとい
う構想に基つくものであり、このような構想を用いるこ
とによりプロセッサに多数の入出力装置が接続されてい
る場合にも少数のジャン・？−線の切換えによシプロセ
ッサの動作速度ζこ応じたウェイト回数の切換えを行な
うことが可能になり、ＷＡＩＴ制御回路の信頼性を向上
させると共に基板上に占める面積を小さくすることが可
能となる。
（発明の実施例）
以下、図面により本発明の詳細な説明する。
第３図は、本発明の１実施例に係わるＷＡＩＴ制御回路
の構成を示す。同図の回路は、シフトレジスタ６、ゲー
１−１すｊ終部４、切換接続部７、およびり［１ツク生
成部８等によって構成される。ゲート回路部４は、第１
図の回路に用いられているものと同じ構成を有しており
、シフトレジスタ６も第１図の回路におけるシフトレジ
スタ１と同じものが用いられている。切換接続部７は、
２個のジャノー♀−接続部Ｊ１およびＪ２を具備する。
の構成を示す。同図の回路は、シフトレジスタ６、ゲー
１−１すｊ終部４、切換接続部７、およびり［１ツク生
成部８等によって構成される。ゲート回路部４は、第１
図の回路に用いられているものと同じ構成を有しており
、シフトレジスタ６も第１図の回路におけるシフトレジ
スタ１と同じものが用いられている。切換接続部７は、
２個のジャノー♀−接続部Ｊ１およびＪ２を具備する。
クロック生成部８（ま、ＣＰＵ７５′１らのクロックＣ
ＬＫを切換接続部７９ノヤノ、Ｑ−線の接続状態に応じ
て定めらイする分周数で分周して一定周期の内部クロッ
ク信号を作成しシフトレジスタ６の入力端子Ｔに人力す
るものである。該クロック生成部８は、インパーク１Ｎ
１、アントゲ−１−Ｇ７、反転入力型アントゲ−１−Ｇ
８、オアゲートＧ９およびフリップフロップＦＦＩを具
備する。
ＬＫを切換接続部７９ノヤノ、Ｑ−線の接続状態に応じ
て定めらイする分周数で分周して一定周期の内部クロッ
ク信号を作成しシフトレジスタ６の入力端子Ｔに人力す
るものである。該クロック生成部８は、インパーク１Ｎ
１、アントゲ−１−Ｇ７、反転入力型アントゲ−１−Ｇ
８、オアゲートＧ９およびフリップフロップＦＦＩを具
備する。
第３図の回路ことおいては、切換接続部７０２個のジャ
ンパー接続部Ｊ１およびＪ２の内、例えはジャン／８−
接続部Ｊ１が実線で示されるように接続されておシノヤ
ノ／Ｑ−接続部Ｊ２が接続されていないものとすると、
アントゲ−ｈＧ７の一方の入力端子ｌこ高レベルの電圧
■］が印加されるため、ＣＰＵからのクロックＣＬＫが
アノトゲ−１−Ｇ７を通過しオアゲートＧ９を介してシ
フトレジスタ６０Ｔ入力端子にそのます入力され、ＣＰ
ＵクロックＣＬＫと内部クロックの周期が一致する。こ
の場合、反転型アントゲ−１・Ｇ８の一方の入力端子に
常に高レベルの電圧Ｈが印加さイするため、該ゲートＧ
８は常に遮断されている。これに対して、ノヤノ・Ｑ−
接続部Ｊ１が遮断されておりかつシャツ、Ｑ−接続部Ｊ
２が点線で示されるように接続されている場合には、ア
ンドゲートＧ７の一方の入力端子が常に低レベルとなる
ため該アン１２ゲートＧ７は常に遮断されている。そし
て、反転入力型アンドゲートＧ８の一方の入力端子がジ
ャンパー接続部Ｊ２を介して接地されるため、該ゲート
Ｇ８か開かわる。そしてＣＰＵからのクロックＣＩ、Ｋ
がイノバーりＩＮＩを介してノリツブフロップＦＦＩに
おいて２分周されゲートＧ８の他方の入力に印加さイユ
る。したがってオアゲートＧ９の出力すなわち内部クロ
ック信号はＣＰＵクロックＣＬ Ｋの２倍の周期を有す
る信号となる。したかつて、内部クロックの周期をほぼ
一定とするためにはＣＰ Ｕクロックの周期が例えば２
００ ｎｓの時にジャン・ｇ−接続部Ｊ１を接続し、Ｃ
ＰＵクロックの周期が１．０ＯｎＳまたは１２５ｒｌＳ
等の場合にノヤノ・Ｑ−接続部Ｊ２を接続すれはよい
ことがイつかる。
ンパー接続部Ｊ１およびＪ２の内、例えはジャン／８−
接続部Ｊ１が実線で示されるように接続されておシノヤ
ノ／Ｑ−接続部Ｊ２が接続されていないものとすると、
アントゲ−ｈＧ７の一方の入力端子ｌこ高レベルの電圧
■］が印加されるため、ＣＰＵからのクロックＣＬＫが
アノトゲ−１−Ｇ７を通過しオアゲートＧ９を介してシ
フトレジスタ６０Ｔ入力端子にそのます入力され、ＣＰ
ＵクロックＣＬＫと内部クロックの周期が一致する。こ
の場合、反転型アントゲ−１・Ｇ８の一方の入力端子に
常に高レベルの電圧Ｈが印加さイするため、該ゲートＧ
８は常に遮断されている。これに対して、ノヤノ・Ｑ−
接続部Ｊ１が遮断されておりかつシャツ、Ｑ−接続部Ｊ
２が点線で示されるように接続されている場合には、ア
ンドゲートＧ７の一方の入力端子が常に低レベルとなる
ため該アン１２ゲートＧ７は常に遮断されている。そし
て、反転入力型アンドゲートＧ８の一方の入力端子がジ
ャンパー接続部Ｊ２を介して接地されるため、該ゲート
Ｇ８か開かわる。そしてＣＰＵからのクロックＣＩ、Ｋ
がイノバーりＩＮＩを介してノリツブフロップＦＦＩに
おいて２分周されゲートＧ８の他方の入力に印加さイユ
る。したがってオアゲートＧ９の出力すなわち内部クロ
ック信号はＣＰＵクロックＣＬ Ｋの２倍の周期を有す
る信号となる。したかつて、内部クロックの周期をほぼ
一定とするためにはＣＰ Ｕクロックの周期が例えば２
００ ｎｓの時にジャン・ｇ−接続部Ｊ１を接続し、Ｃ
ＰＵクロックの周期が１．０ＯｎＳまたは１２５ｒｌＳ
等の場合にノヤノ・Ｑ−接続部Ｊ２を接続すれはよい
ことがイつかる。
第４図（ａ）は、ＣＰＵクロックＣＬＫの周期が２００
ｎｓの場合にあって、シャツ／Ｑ−接続部Ｊ１か接続
さイ９ている場合の動作波形を示す。この場合は、アド
レスランチ信号ＡＬが立下がると同時にソフトレジスフ
６が動作を開始しＣＰＵクロックＣＬＫを計数して各桁
の出力ＱＡ、ＱＢ、・・・・・・・・・ＱＦに順次時間
幅の異なる信号を出力する。そして、各出力ＱＡ、ＱＢ
、・・・・・・Ｑ、がそれぞれゲート回路部４の反転入
力型アン１ξゲー）Ｇ１ 、、Ｇ２・・・・・・・Ｇ５
の一方の入力端子に印加され、これらの各ゲートの他方
の入力端子には各入出力装置１１０−１． 丁１０−
２．・・・・、ｌ１０−５ を指定するアト［／ス信
号が入力さ１１．る。今例えは、入出力装置ｌ１０−３
が指定された場合を考えると、ゲートＧ３の一方の
入力端子か低レベルとなる。
ｎｓの場合にあって、シャツ／Ｑ−接続部Ｊ１か接続
さイ９ている場合の動作波形を示す。この場合は、アド
レスランチ信号ＡＬが立下がると同時にソフトレジスフ
６が動作を開始しＣＰＵクロックＣＬＫを計数して各桁
の出力ＱＡ、ＱＢ、・・・・・・・・・ＱＦに順次時間
幅の異なる信号を出力する。そして、各出力ＱＡ、ＱＢ
、・・・・・・Ｑ、がそれぞれゲート回路部４の反転入
力型アン１ξゲー）Ｇ１ 、、Ｇ２・・・・・・・Ｇ５
の一方の入力端子に印加され、これらの各ゲートの他方
の入力端子には各入出力装置１１０−１． 丁１０−
２．・・・・、ｌ１０−５ を指定するアト［／ス信
号が入力さ１１．る。今例えは、入出力装置ｌ１０−３
が指定された場合を考えると、ゲートＧ３の一方の
入力端子か低レベルとなる。
したがって、シフＩ・レノスタの出力Ｑ。が該ゲートＧ
３を通過しかつオアー反転ゲートＧ６を通過してＣＩ）
ＵのＷＡＩＴ端子に入力される。そしてＣＰＵはＷＡ
ＩＴ端子の信号が低レベルの期間中たけＷＡ Ｉ Ｔ
（待機）の状態とされて、入出力装置とＣＰ Ｕの動作
速度の整合が図られる。
３を通過しかつオアー反転ゲートＧ６を通過してＣＩ）
ＵのＷＡＩＴ端子に入力される。そしてＣＰＵはＷＡ
ＩＴ端子の信号が低レベルの期間中たけＷＡ Ｉ Ｔ
（待機）の状態とされて、入出力装置とＣＰ Ｕの動作
速度の整合が図られる。
第４図（ｌ〕）は、ＣＰＵクロックの周期が例えば１．
０ＯｎＳであって、ジャン、Ｑ−接続部Ｊ１が遮断され
ておりかつノヤノ・Ｑ−接続部Ｊ２が接続さイ］ている
場合の動作波形を示す。この場合には、ＣＰＵクロック
ＣＬ Ｋか２分周されてフリップフロップＦＦＩの出力
Ｑに出力され、反転入力型アノトゲ−１・Ｇ８およびオ
アゲートＧ９を介してシフトレジスフ６のＴ入力端子に
印加される。そして、この入力端子ｔこ印加される内部
クロックの周期は第４図（ａｌに示すＣＰＵクロックＣ
ＬＫの周期と全く同じであるから、シフトレジスフ６の
各桁の出力ＱＡ ＋ ＱＢ Ｈ・・・・・・・・ＱＦ
等の時間幅は第４図（ａｌに示される場合と全く同じに
なる。したがって、ド１じ入出力装置に対しては請４図
（ａ）の場合と同じ時間幅の信号がＣＰＵのＷＡ Ｉ
Ｔ端子に印加されて同じ時間たけウェイト状態とされる
。すなわち、本発明によ狽ば１本のジャンパー線を切換
えるのみで多数の入出力装置が接続されたプロセッサの
ウェイト時間の制御を該プロセッサのザイクルタイムに
応して的確に制御することが可能となる。
０ＯｎＳであって、ジャン、Ｑ−接続部Ｊ１が遮断され
ておりかつノヤノ・Ｑ−接続部Ｊ２が接続さイ］ている
場合の動作波形を示す。この場合には、ＣＰＵクロック
ＣＬ Ｋか２分周されてフリップフロップＦＦＩの出力
Ｑに出力され、反転入力型アノトゲ−１・Ｇ８およびオ
アゲートＧ９を介してシフトレジスフ６のＴ入力端子に
印加される。そして、この入力端子ｔこ印加される内部
クロックの周期は第４図（ａｌに示すＣＰＵクロックＣ
ＬＫの周期と全く同じであるから、シフトレジスフ６の
各桁の出力ＱＡ ＋ ＱＢ Ｈ・・・・・・・・ＱＦ
等の時間幅は第４図（ａｌに示される場合と全く同じに
なる。したがって、ド１じ入出力装置に対しては請４図
（ａ）の場合と同じ時間幅の信号がＣＰＵのＷＡ Ｉ
Ｔ端子に印加されて同じ時間たけウェイト状態とされる
。すなわち、本発明によ狽ば１本のジャンパー線を切換
えるのみで多数の入出力装置が接続されたプロセッサの
ウェイト時間の制御を該プロセッサのザイクルタイムに
応して的確に制御することが可能となる。
第１図は従来形のＷＡＩＴ制御回路の構成を示すブロッ
ク回路図、第２図（ａｊおよび（ｂｌは第１図の回路の
動作を示す波形図、第３図は本発明の１実施例に係わる
ＷＡＩＴ制御回路の構成を示すブロック回路図、そして
第４図（ａｌおよび（ｂ）は第３図の回路の動作を示す
波形図である。 １．２，６：シフトレジスフ、 ３．７：切換接続部、 ４：ゲート回路部、 ８：クロック生成部、 Ｇｉ、Ｇ２． ・・・・・、Ｇ５．Ｇ８：反転入力型
アンドゲート、 Ｇ６：オアー反転ゲート、 Ｇ７：アンドゲート、 Ｇ９ニオアゲート Ｊｌ 、 Ｊ２ 、 Ｊ３．・・・・・・、Ｊｌｏ：ジ
ャンノ？一端子、ｒＮｔ：インノζ−タ、 ＦＦＩ ：ノリツブフロップ。 特許出願人 立石電機株式会社
ク回路図、第２図（ａｊおよび（ｂｌは第１図の回路の
動作を示す波形図、第３図は本発明の１実施例に係わる
ＷＡＩＴ制御回路の構成を示すブロック回路図、そして
第４図（ａｌおよび（ｂ）は第３図の回路の動作を示す
波形図である。 １．２，６：シフトレジスフ、 ３．７：切換接続部、 ４：ゲート回路部、 ８：クロック生成部、 Ｇｉ、Ｇ２． ・・・・・、Ｇ５．Ｇ８：反転入力型
アンドゲート、 Ｇ６：オアー反転ゲート、 Ｇ７：アンドゲート、 Ｇ９ニオアゲート Ｊｌ 、 Ｊ２ 、 Ｊ３．・・・・・・、Ｊｌｏ：ジ
ャンノ？一端子、ｒＮｔ：インノζ−タ、 ＦＦＩ ：ノリツブフロップ。 特許出願人 立石電機株式会社
Claims (1)
- 【特許請求の範囲】 １゜ プロセッサと、該プロセッサのサイクルタイムよ
り遅いアクセスタイムを有しそれそ゛れ入出力アドレス
によって選択される複数の入出力装置との間の動作タイ
ミングを制御するＷＡＩＴ制餌回路において、該ＷＡＩ
Ｔ制御回路に、クロック信号をカウントして各入出力装
置のアクセスタイムに応じて所要のＷＡＩＴ回路を指定
するタイミング信号を発生するンフトレジスタ手段、ア
クセスされる入出力装置に入出力アドレスが入力される
に応じて該アクセスされる入出力装置に対応する該タイ
ミング信号をウェイト信号としてプロセッサに入力する
ゲート回路手段、および該プロセッサのＣＰＵクロック
を該ＣＰＵクロックの周期に応じて指定された値で分周
してほぼ一定の周期の前記クロック信号を発生するクロ
ック生成手段を設けたことを特徴とするＷＡ Ｉ Ｔ制
御回路。 ２ 前記ＣＰＵクロックの分周値はジャン／♀−線の切
換えによって指定できるようにした特許請求の範囲第１
項記載のＷＡ Ｉ Ｔ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470283A JPS59151221A (ja) | 1983-02-18 | 1983-02-18 | Ｗａｉｔ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470283A JPS59151221A (ja) | 1983-02-18 | 1983-02-18 | Ｗａｉｔ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151221A true JPS59151221A (ja) | 1984-08-29 |
Family
ID=12145505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2470283A Pending JPS59151221A (ja) | 1983-02-18 | 1983-02-18 | Ｗａｉｔ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228556A (ja) * | 1985-04-01 | 1986-10-11 | Nec Corp | 可変ウエ−ト回路 |
| CN117056274A (zh) * | 2023-08-29 | 2023-11-14 | 浙江波誓盾科技有限公司 | 一种用于单核处理器的并行数据通信架构及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228831A (en) * | 1975-08-29 | 1977-03-04 | Hitachi Ltd | Information processing system |
-
1983
- 1983-02-18 JP JP2470283A patent/JPS59151221A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228831A (en) * | 1975-08-29 | 1977-03-04 | Hitachi Ltd | Information processing system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228556A (ja) * | 1985-04-01 | 1986-10-11 | Nec Corp | 可変ウエ−ト回路 |
| CN117056274A (zh) * | 2023-08-29 | 2023-11-14 | 浙江波誓盾科技有限公司 | 一种用于单核处理器的并行数据通信架构及方法 |
| CN117056274B (zh) * | 2023-08-29 | 2024-01-30 | 浙江波誓盾科技有限公司 | 一种用于单核处理器的并行数据通信架构及方法 |
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