JP2004534420A - デジタルデバイス用改良型高速データキャプチャ回路 - Google Patents

Abstract

所与のラッチデバイスに関する各パスの長さがほぼ等しいそれぞれのデータパスを、ラッチとクロック端子、およびラッチと関連するデータ端子の間に設けることを含む、集積回路用のデータキャプチャ回路を開示する。

Description

【技術分野】
【０００１】
本発明は、例えば高速メモリデバイスなど、高速デジタルデバイスに入るデータの捕捉に使用する回路に関する。
【背景技術】
【０００２】
高速デジタルデバイス、例えば高速メモリデバイスで、保証するのがより難しい仕様の１つがデータ入力のセットアップ／ホールド時間である。この難点は各キャプチャラッチに現れる到着データ信号に到着データキャプチャクロックを正確に調時することができないことに起因する。一般に、入来クロックは、例えばクロック分配回路など何らかの形で分配され、その結果各キャプチャラッチに現れるクロック信号が同じ位相（タイミング）を有するようになる。クロック分配回路は、クロックおよびデータがラッチに現れたとき、デバイスの入力端子でのタイミング関係と同じ関係でなくなるように有限遅延をクロックに導入する。設計者は従来、２つの手法のうちのいずれか一方を使用してこの問題を修正していた。第１は、データ信号がラッチに入る前に、それに何らかの形の遅延を追加することである。この遅延は、クロック信号がクロック分配回路を伝わるときに受ける遅延量に一致していることが理想である。一般に遅延回路は、実際の遅延を近似するだけである。第２の手法では、遅延ロックループ（ＤＬＬ）を使用して追加遅延をクロックに追加し、その結果クロック信号がデータに対して正しいタイミングでラッチに現れるようにする。追加遅延の量は、クロック分配遅延および様々な入力／出力（Ｉ／Ｏ）回路によるどんな追加遅延でも補償するようにフィードバックで調整される。ほとんどの場合、ラッチに現れるクロックは、Ｎ×（クロック期間）だけ遅延する。この場合Ｎは整数である。その結果、所与のデータビットが、そのデータビットより複数のクロックサイクルだけ先行するクロックエッジによって捕捉される。厳しい（許容度が低い）セットアップ時間およびホールド時間を必要とする高速メモリデバイスの場合、ＤＬＬの使用は、いくつかの理由により不都合である。第１に、ＤＬＬは、追加のジッタをクロック信号にもたらし、それによってクロックタイミングの精度が低下する。第２に、データを捕捉するクロックエッジは、そのデータとともに送信されたクロックのエッジと同じでないため、サイクル間のジッタ問題が捕捉のタイミングにもたらされる可能性がある。データが同時に存在するクロックエッジで捕捉された場合、サイクル間ジッタは、セットアップおよびホールドのバジェット（ｓｅｔｕｐ ａｎｄ ｈｏｌｄ ｂｕｄｇｅｔ）において無視することができる。またＤＬＬは、Ｉ／Ｏモデルが実際のＩ／Ｏ回路に一致していることに依拠するため、何らかのタイミングの不確実さをもたらす。さらにＤＬＬは、こうした変化がわからない、あるいは遅すぎてそれらを修正できないため、クロックまたはデータ回路の遅延の瞬時の変化を追跡することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、ＤＬＬまたは他のクロック分配を使用した従来のキャプチャ回路は、厳しいセットアップ時間およびホールド時間を有する高速メモリデバイスでは良好に機能しない可能性がある。
【課題を解決するための手段】
【０００４】
本発明は、ＤＬＬの使用を必要とすることなくクロックおよびデータのデータキャプチャラッチへの到着を適切に調時する、例えばメモリデバイスなどの高速デジタルデバイスでデータを捕捉する改良された方法および装置を提供する。
【０００５】
本発明の１つの態様では、キャプチャクロックおよびデジタル信号がそれぞれ、各端子からラッチまでほぼ同じ信号パス長のポイントツーポイントのやり方で、受信クロック端子（またはクロックバッファ）および入力データ端子（またはデータバッファ）から各キャプチャラッチに経路指定される、例えばメモリデバイスなどデジタルデバイス用のデータキャプチャ回路が提供される。複数のデータ入力がある場合、クロック入力端子（またはクロックバッファ）とデータ入力に関連付けられているラッチの間、およびラッチとデータ入力端子（またはデータバッファ）の間のパス長は、ラッチごとにほぼ等しく、すべてのデータキャプチャラッチについては、パス長は、ほぼ等しくても、あるいは等しくなくてもよい。
【０００６】
本発明の別の態様では、ラッチは、物理的にメモリデバイスのクロック端子（またはクロックバッファ）とデータ端子（またはデータバッファ）の間の物理距離のほぼ中間の位置にあるデジタルダイに配置されている。
【０００７】
本発明のこうした、および他の利点および特徴は、添付の図面と関連して以下で詳しく述べる説明からより明らかに理解されよう。
【発明を実施するための最良の形態】
【０００８】
図１は、データキャプチャ回路、デジタルデバイス７を示す本発明の第１の実施形態の略図を示している。デジタルデバイス７は、外部から付加されたクロック信号を受信するクロック端子１１、およびデジタルデバイス７が捕捉すべき、外部から付加されたデータ信号を受信するデータ端子１５を含む集積回路として製造されている。クロック端子１１に付加されるクロック信号の制御の下で、データ端子１５に付加されたデータをラッチする、データ出力１４を有するデータラッチ１３も設けられている。簡単にするために、図１にはいくつかのデータ端子１５のうちの１つのみを示している。図１にさらに示しているように、端子１５に付加されたデータをラッチするラッチが、ポイントツーポイント接続で、クロック端子１１およびデータ端子１５のそれぞれに接続されている。ラッチ１３とクロック端子１１の間のポイントツーポイント接続を導電パス１７、データ端子１５とラッチ１３の間のポイントツーポイント接続を導電パス１９として示している。
【０００９】
本発明によれば、導電パス１７および１９のパス長をほぼ等しくしている。本発明の文脈でのほぼ等しいとは、１つのパスと他のパスとの長さの差が±１０％未満であることを意味する。導電パス１７および１９の長さが実質的に等しいことが好ましい。
【００１０】
導電パス１７および１９の長さを確実にほぼ等しくすることによって、データ端子１５に付加されたデータは、クロック端子１１に現れたクロック信号によって迅速かつ確実にラッチされる。さらに、パス長１７をパス長１９とほぼ同じにすることによって、データキャプチャ回路のコストおよび必要な電力を最低限に抑えながら厳しいセットアップ／ホールド仕様を得ることができる。
【００１１】
図１に示す構成では、クロック端子１１とラッチ１３の間、またはデータ端子１５とラッチ１３の間にクロックバッファまたはデータバッファがないと仮定する。しかし、バッファがそれぞれの端子のある場所に設けられており、パス１７および１９がクロックバッファおよびデータバッファとラッチ１３との間でほぼ等しくなるような状態で、バッファ回路がクロック端子１１およびデータ端子１５ごとに設けられている場合も、本発明は適用可能である。
【００１２】
図１の構成は、データラッチ１３が関連するデータ端子１５の比較的近くに設けられている。図２は、代替構成を示している。図中、データラッチ１３が、クロック端子１１とデータ端子１５の間の物理的にほぼ中央に配置されている。この構成でもまた、クロック端子１１とラッチ１３の間の導電パスを１７、ラッチ１３とデータ端子１５の間の導電パスを１９として示している。この場合もまた、図２に示したダイのＸ方向のクロック端子１１とデータ端子１５の間の物理的にほぼ中央にラッチ１３を配置するため、導電パス１７と導電パス１９のパス長は、互いにほぼ等しい。
【００１３】
図２の構成の利点の１つは、単一の長い導電トラックを集積回路のダイに敷設して、互いに同一線上にあるパス部分を有するデータ導電パス１７および１９をそれぞれ形成できることである。一方、図１の構成では、導電データパス１７および１９のそれぞれを形成するために、ダイのＸ方向およびＹ方向に異なるいくつかのトラックまたは導電セグメントが必要となる。より具体的には、図１では導電パス１７および１９を形成するために３本のＸ方向のトラックが示されているが、図２では単一のＸ方向の導電トラックのみですむ。
【００１４】
これまで、データ入力端子１５が１つだけの場合に関して簡略化された形で本発明を説明してきた。プロセッサ、メモリなどほとんどのデジタルデバイスでは、複数のデータ入力端子が設けられる。したがって、図３は、複数のデータ端子１５ａ、１５ｂ、１５ｃ、１５ｄが複数のそれぞれのラッチ１３ａ、１３ｂ、１３ｃ、１３ｄと関連して設けられている構成を示している。ラッチはそれぞれ、第１の導電パス１９ａ、１９ｂ、１９ｃ、１９ｄによってデータ端子に、またそれぞれの導電パス１７ａ、１７ｂ、１７ｃ、１７ｄによって共通のクロック端子１１に結合されている。簡単にするために、図３ではラッチおよび関連するデータ端子を４つずつ示しているが、ラッチおよび関連するデータ端子は任意の数だけ設けることができることを理解されたい。
【００１５】
図１の構成と同様に、各ラッチ１３ａ・・・１３ｄがそれぞれのデータ端子１５ａ・・・１５ｄの近くに設けられている。この場合もまた、各ラッチ１３ａ・・・１３ｄとクロック端子１１の間の導電パスは、ラッチ１３ａ・・・１３ｄをそのそれぞれのデータ端子１５ａ・・・１５ｄに接続する導電パス１９ａ・・・１９ｄとほぼ同じ長さのものである。また、図３は、実装形態の例で、導電パス１７ａ・・・１７ｄの長さが確実に対の片方の導電パス１９ａ・・・１９ｄの長さとほぼ等しくなるようにするために、蛇行したパスが必要であることを示している。図３の構成では、すべての導電パスの長さがほぼ等しい。
【００１６】
図４は、図２のものと似ているが、ここでは複数のデータ端子１５ａ・・・１５ｄおよび関連するデータラッチ１３ａ・・・１３ｄを有するデータデバイスの文脈で、中央配置されたラッチの実施形態を示している。図４の構成では、各ラッチ１３ａ・・・１３ｄは、関連する導電パス１７ａおよび１９ａを有しており、それらは互いにほぼ等しい。さらに各ラッチは、物理的に、ダイのＸ方向のクロック端子１１とそれぞれのデータ端子１５のほぼ中間に中央配置されている。この場合もまた、これによって、それぞれのパスの各組１７ａと１９ａ、１７ｂと１９ｂ、１７ｃと１９ｃ、１７ｄと１９ｄが同一線上にあるので、導電パスの経路指定が簡略化される。
【００１７】
データラッチ１３ａ・・・１３ｄは、図３の構成のラッチ１３ａ・・・１３ｃとは異なり、物理的にＸ方向のほぼ中央に配置されているため、図４の各ラッチ１３ａ・・・１３ｄは、Ｘ方向に４つ、つまりラッチごとに１つの導電トラックだけですむが、図３の構成では、クロック端子１１およびそれぞれのデータ端子１５に接続するラッチの導電パスを確実にほぼ等しくするために、ダイのＸ方向に、蛇行した導電パスによって形成された複数のトラックが必要となる。図４の所与のラッチの導電パス１７ａ、１７ｂ、１７ｃ、１７ｄ、および１９ａ、１９ｂ、１９ｃ、１９ｄの長さはほぼ等しいが、ラッチ間の導電パスの長さをほぼ等しくする必要はない。
【００１８】
本発明を、ラッチごとに導電パス１７、１９の長さがほぼ等しいことに関連して説明しているが、ほとんどの好ましい実施形態では、導電パス１７、１９は、実際には、ラッチごとに長さが実質的に等しいと言い直すべきである。
【００１９】
図５は、本発明のさらに別の実施形態を示す。これは図４の実施形態に似ているが、この図では、すべてのラッチ１３ａ・・・１３ｄが、ダイのＸ方向に、それぞれのデータ端子１５ａ・・・１５ｄに関連して中央配置されており、さらに、それぞれのラッチとクロック間のすべての導電パス、すなわち１７ａ・・・１７ｄが、ラッチとそれぞれのデータ端子１５ａ・・・１５ｄの間のすべての導電パス１９ａ・・・１９ｄにほぼ等しくなるようにラッチが中央配置されている。
【００２０】
図６は、本発明のさらに別の実施形態を示している。この図では、各ラッチ１３ａ・・・１３ｄがダイのＹ方向の直線パス２９に沿ってデジタルデバイスダイ上に配列されている。この場合もまた、導電パス１７ａ・・・１７ｄおよび１９ａ・・・１９ｄは、任意の所与のラッチについて互いにほぼ等しい。さらに、図６の構成では、導電パス１７ａ・・・１７ｄおよび１９ａ・・・１９ｄは、すべてのラッチについて互いにほぼ等しい。他の実施形態と同様、図６では、多くの導電パス１７ａ・・・１７ｄおよび１９ａ・・・１９ｄを、所望の導電パスの長さの一致を達成するために、導電パスがダイにわたって前後に延びる蛇行構成を有するものとして示している。
【００２１】
図４の構成に関連して上述したように、図４の構成では、所与のラッチに関連する導電パス１７、１９の各組の長さが別のラッチの導電パス１７、１９の組の長さにほぼ等しい必要はない。つまり、ラッチ１３ａの導電パス１７ａおよび１９ａは、互いにほぼ等しいが、ラッチ１３ｂの導電パス１７ｂおよび１９ｂにほぼ等しくする必要はない。図６の構成では、すべてのパス１７ａ・・・１７ｄおよび１９ａ・・・１９ｄの長さが互いにほぼ等しい。
【００２２】
図７は、さらに別の実施形態を示している。この図では、各ラッチ１３ａ、１３ｂ、１３ｃ、１３ｄは、物理的に、クロック端子１１と各データ端子１５ａ・・・１５ｄのそれぞれの間に中央配置されているが、ラッチは、この場合、実質的にダイのＸ方向、つまりクロックおよびデータ端子が配列されている方向の直線パス３１に沿って配列されている。データ導電パス１７ａ、１７ｂ、１７ｃ、１７ｄは、各ラッチ１３ａ、１３ｂ、１３ｃ、１３ｄの導電パス１９ａ、１９ｂ、１９ｃ、１９ｄにほぼ等しく、ラッチ間の導電パスは、ほぼ等しくても、あるいは等しくなくてもよい。
【００２３】
本発明のデータキャプチャ回路は、データバスから、または別のデジタルデバイスからデータを捕捉することができる任意のデジタルデバイスに適用することができる。これには、プロセッサ、メモリデバイス、他のデジタルデバイスなどがある。本発明は特に、高速ＤＲＡＭメモリデバイス、および複数のＤＲＡＭメモリデバイスが配置されている取付基板を含むメモリモジュールに有用である。
【００２４】
本発明の様々な実施形態について、ラッチ１３をポイントツーポイント接続でクロック端子１１およびデータ端子１５に接続することに関連して説明し示してきたが、すべての実施形態は、上述したパス長のルールがまだバッファの出力からラッチまで使用されている限り、それぞれのクロック端子およびデータ端子に接続されているクロックバッファおよび／またはデータバッファとともに使用することもできる。
【００２５】
図８は、本発明を組み込んだデジタルデバイスを有するプロセッサシステムを示している。
【００２６】
図８に示すように、例えばコンピュータシステムなどのプロセッサシステムは、一般に、バス２７０を介して１つまたは複数の入／出力（Ｉ／Ｏ）装置２４０、２５０と通信する、例えばマイクロプロセッサなどの中央演算処理装置ＣＰＵ２１０を含む。また、プロセッサシステム２００は、ＣＰＵ２１０に結合されているランダムアクセスメモリＲＡＭ２６０を含む。ＲＡＭ２６０は、例えばメモリモジュール上に配置された１つまたは複数の別個のメモリデバイスで形成することができる。あるいはＲＡＭ２６０をＣＰＵ２１０と同じダイに一体化することができる。また、プロセッサシステムは、読取専用メモリＲＯＭ２８０、およびこれもバス２７０を介してＣＰＵ２１０と通信するフロッピー（登録商標）ディスクドライブ２２０やコンパクトディスクＣＤＲＯＭドライブ２３０などの周辺装置を含むことができる。ＣＰＵ２１０およびＲＡＭ２６０を形成するメモリデバイスの少なくとも１つが、図１〜７に関連して上記で説明し示したデータキャプチャ回路を有している。
【００２７】
特定の実施形態の例に関連して本発明を説明し、示してきたが、本発明の意図および範囲から逸脱することなく多くの変更および代替を加えることができることを理解されたい。したがって、本発明は、上記の説明によって限定されるものとはみなされず、頭記の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２８】
【図１】本発明によるデジタルデバイスのデータキャプチャ構成の第１の実施形態を示す略ブロック図である。
【図２】本発明によるデジタルデバイスのデータキャプチャ構成の第２の実施形態を示す略ブロック図である。
【図３】複数のデータ入力を備えるデジタルデバイスの図１の実装形態を示す図である。
【図４】複数のデータ入力を備えるデジタルデバイスの図２の実装形態を示す図である。
【図５】本発明によるデジタルデバイスのデータキャプチャ構成の第３の実施形態を示すブロック図である。
【図６】本発明によるデジタルデバイスのデータキャプチャ構成の第４の実施形態を示すブロック図である。
【図７】本発明によるデジタルデバイスのデータキャプチャ構成の第５の実施形態を示すブロック図である。
【図８】本発明を使用することができるデジタルデバイスを含むプロセッサシステムの例を示すブロック図である。

Claims (87)

1. 外部から付加されたデータ信号を受信する少なくとも１つのデータ端子と、
   外部から付加されたクロック信号を受信するクロック端子と、
   前記クロック端子で受信されたクロック信号に従って前記少なくとも１つのデータ端子で受信されたデータをラッチする少なくとも１つのラッチと、
   前記少なくとも１つのデータ端子を前記ラッチに接続する少なくとも１つの第１の導電パスと、
   前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスと
   を備え、
   前記少なくとも１つの第１および第２の導電パスの長さはほぼ等しいことを特徴とする集積デジタルデバイス。
2. 外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子と、
   前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチと、
   それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスと、
   前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスと
   をさらに備え、
   前記ラッチの前記第１および第２の導電パスの長さはほぼ等しいことを特徴とする請求項１に記載の集積デジタルデバイス。
3. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しいことを特徴とする請求項２に記載の集積デジタルデバイス。
4. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しくないことを特徴とする請求項２に記載の集積デジタルデバイス。
5. 前記ラッチは、前記集積デジタルデバイス内で、前記ラッチが接続されている前記それぞれのデータ端子の近くに設けられていることを特徴とする請求項２に記載の集積デジタルデバイス。
6. 前記ラッチは、前記集積デジタルデバイス内で、前記ラッチが接続されている前記それぞれのデータ端子から離れたところに設けられていることを特徴とする請求項２に記載の集積デジタルデバイス。
7. 前記ラッチの少なくとも１つは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項６に記載の集積デジタルデバイス。
8. 前記ラッチのそれぞれは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項７に記載の集積デジタルデバイス。
9. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについてほぼ等しいことを特徴とする請求項３に記載の集積デジタルデバイス。
10. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項２に記載の集積デジタルデバイス。
11. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項９に記載の集積デジタルデバイス。
12. 前記ラッチのすべては、前記集積回路内で直線パスに沿って配列されていることを特徴とする請求項１０に記載の集積デジタルデバイス。
13. 前記ラッチのすべては、前記集積デジタルデバイス内で直線パスに沿って配列されていることを特徴とする請求項１１に記載の集積デジタルデバイス。
14. 前記ラッチのすべては、前記集積デジタルデバイス内で直線パスに沿って配列されていないことを特徴とする請求項１０に記載の集積デジタルデバイス。
15. 前記ラッチのすべては、前記集積デジタルデバイスに対して直線パスに沿って配列されていないことを特徴とする請求項１１に記載の集積デジタルデバイス。
16. 前記少なくとも１つのラッチに接続する前記少なくとも１つの第１の導電パスの一部は、前記少なくとも１つのラッチに接続する前記少なくとも１つの第２の導電パスの一部と同一線上にあることを特徴とする請求項１に記載の集積デジタルデバイス。
17. 前記少なくとも１つの第１および第２の導電パスの長さは実質的に等しいことを特徴とする請求項１および２のいずれか１項に記載の集積デジタルデバイス。
18. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さと実質的に等しいことを特徴とする請求項３に記載の集積デジタルデバイス。
19. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについて実質的に等しいことを特徴とする請求項９に記載の集積デジタルデバイス。
20. 外部から付加されたデータ信号を使用して前記メモリ回路のストレージアレイに格納する少なくとも１つのデータ端子と、
    外部から付加されたクロック信号を受信するクロック端子と、
    前記端子で受信されたクロック信号に従って前記少なくとも１つのデータ端子で受信されたデータをラッチし、前記ストレージアレイにデータ信号を提供する出力を有する少なくとも１つのラッチと、
    前記少なくとも１つのデータ端子を前記ラッチに接続する少なくとも１つの第１の導電パスと、
    前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスと
    を備え、
    前記少なくとも１つの第１および第２の導電パスの長さはほぼ等しいことを特徴とする集積メモリ回路。
21. 外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子と、
    前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチと、
    それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスと、
    前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスと
    をさらに備え、
    前記ラッチの前記第１および第２の導電パスの長さはほぼ等しいことを特徴とする請求項２０に記載の集積メモリ回路。
22. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しいことを特徴とする請求項２１に記載の集積メモリ回路。
23. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しくないことを特徴とする請求項２１に記載の集積メモリ回路。
24. 前記ラッチは、前記集積メモリ回路内で、前記ラッチが接続されている前記それぞれのデータ端子の近くに設けられていることを特徴とする請求項２１に記載の集積メモリ回路。
25. 前記ラッチは、前記集積メモリ回路内で、前記ラッチが接続されている前記それぞれのデータ端子から離れたところに設けられていることを特徴とする請求項２１に記載の集積メモリ回路。
26. 前記ラッチの少なくとも１つは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項２５に記載の集積メモリ回路。
27. 前記ラッチのそれぞれは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項２６に記載の集積メモリ回路。
28. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについてほぼ等しいことを特徴とする請求項２２に記載の集積メモリ回路。
29. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項２１に記載の集積メモリ回路。
30. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項２８に記載の集積メモリ回路。
31. 前記ラッチのすべては、前記集積回路内で直線パスに沿って配列されていることを特徴とする請求項２９に記載の集積メモリ回路。
32. 前記ラッチのすべては、前記集積回路内で直線パスに沿って配列されていることを特徴とする請求項３０に記載の集積メモリ回路。
33. 前記ラッチのすべては、前記集積メモリ回路に対して直線パスに沿って配列されていないことを特徴とする請求項２１に記載の集積メモリ回路。
34. 前記ラッチのすべては、前記集積回路に対して直線パスに沿って配列されていないことを特徴とする請求項２８に記載の集積メモリ回路。
35. 前記少なくとも１つのラッチに接続する前記少なくとも１つの第１の導電パスの一部は、前記少なくとも１つのラッチに接続する前記少なくとも１つの第２の導電パスの一部と同一線上にあることを特徴とする請求項２０に記載の集積メモリ回路。
36. 前記少なくとも１つの第１および第２の導電パスの長さは実質的に等しいことを特徴とする請求項２０および２１のいずれか１項に記載の集積メモリ回路。
37. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さと実質的に等しいことを特徴とする請求項２２に記載の集積メモリ回路。
38. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについて実質的に等しいことを特徴とする請求項３７に記載の集積メモリ回路。
39. データを処理するプロセッサと、
    前記プロセッサに結合されているメモリデバイスと
    を備え、
    前記プロセッサおよびメモリデバイスの少なくとも一方が、
    外部から付加されたデータ信号を受信する少なくとも１つのデータ端子と、
    外部から付加されたクロック信号を受信するクロック端子と、
    前記クロック端子で受信されたクロック信号に従って前記少なくとも１つのデータ端子で受信されたデータをラッチする少なくとも１つのラッチと、
    前記少なくとも１つのデータ端子を前記ラッチに接続する少なくとも１つの第１の導電パスと、
    前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスと
    を備えるデータキャプチャ回路を備え、
    前記少なくとも１つの第１および第２の導電パスの長さはほぼ等しいことを特徴とする処理システム。
40. 外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子と、
    前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチと、
    それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスと、
    前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスと
    をさらに備え、
    前記ラッチの前記第１および第２の導電パスの長さはほぼ等しいことを特徴とする請求項３９に記載の処理システム。
41. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しいことを特徴とする請求項４０に記載の処理システム。
42. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しくないことを特徴とする請求項４０に記載の処理システム。
43. 前記ラッチは、前記少なくとも１つのプロセッサおよびメモリデバイス内で、前記ラッチが接続されている前記それぞれのデータ端子の近くに設けられていることを特徴とする請求項４０に記載の処理システム。
44. 前記ラッチは、前記少なくとも１つのプロセッサおよびメモリデバイス内で、前記ラッチが接続されている前記それぞれのデータ端子から離れたところに設けられていることを特徴とする請求項４０に記載の処理システム。
45. 前記ラッチの少なくとも１つは、前記クロック端子とそれぞれのデータ端子の間でほぼ中間に間隔をあけて配置されていることを特徴とする請求項４４に記載の処理システム。
46. 前記ラッチのそれぞれは、前記クロック端子とそれぞれのデータ端子の間でほぼ中間に間隔をあけて配置されていることを特徴とする請求項４５に記載の処理システム。
47. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについてほぼ等しいことを特徴とする請求項４１に記載の処理システム。
48. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項４０に記載の処理システム。
49. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部は、蛇行する導電パスを形成することを特徴とする請求項４７に記載の処理システム。
50. 前記ラッチのすべては、前記少なくとも１つのプロセッサおよびメモリデバイス内で直線パスに沿って配列されていることを特徴とする請求項４８に記載の処理システム。
51. 前記ラッチのすべては、前記少なくとも１つのプロセッサおよびメモリデバイス内で直線パスに沿って配列されていることを特徴とする請求項４９に記載の処理システム。
52. 前記ラッチのすべては、前記少なくとも１つのプロセッサおよびメモリデバイスに対して直線パスに沿って配列されていないことを特徴とする請求項４０に記載の処理システム。
53. 前記ラッチのすべては、前記少なくとも１つのプロセッサおよびメモリデバイスに対して直線パスに沿って配列されていないことを特徴とする請求項４７に記載の処理システム。
54. 前記少なくとも１つのラッチに接続する前記少なくとも１つの第１の導電パスの一部は、前記少なくとも１つのラッチに接続する前記少なくとも１つの第２の導電パスの一部と同一線上にあることを特徴とする請求項３９に記載の処理システム。
55. 前記少なくとも１つの第１および第２の導電パスの長さは実質的に等しいことを特徴とする請求項３９および４０のいずれか１項に記載の処理システム。
56. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さと実質的に等しいことを特徴とする請求項４１に記載の処理システム。
57. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについて実質的に等しいことを特徴とする請求項４６に記載の処理システム。
58. 外部から付加されたデジタル信号を使用して、前記メモリ回路のストレージアレイに格納する少なくとも１つのデータ端子と、
    外部から付加されたクロック信号を受信するクロック端子と、
    前記端子で受信されたクロック信号に従って前記少なくとも１つのデータ端子で受信されたデータをラッチし、前記ストレージアレイにデータ信号を提供する出力を有する少なくとも１つのラッチと、
    前記少なくとも１つのデータ端子を前記ラッチに接続する少なくとも１つの第１の導電パスと、
    前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスと
    を備え、
    前記少なくとも１つのラッチに接続する前記第１および第２の導電パスのそれぞれの一部が同一線上にあることを特徴とする集積回路メモリデバイス。
59. 外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子と、
    前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチと、
    それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスと、
    前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスと
    をさらに備え、
    所与のラッチに接続する前記第１および第２の導電パスのそれぞれの一部が同一線上にあることを特徴とする請求項５８に記載の集積デジタルデバイス。
60. 取付基板と、
    前記基板に設けられている複数のメモリデバイスと
    を備え、前記メモリデバイスの少なくとも１つは
    外部から付加されたデータ信号を使用して、前記メモリ回路のストレージアレイに格納する少なくとも１つのデータ端子と、
    外部から付加されたクロック信号を受信するクロック端子と、
    前記端子で受信されたクロック信号に従って前記少なくとも１つのデータ端子で受信されたデータをラッチし、前記ストレージアレイにデータ信号を提供する出力を有する少なくとも１つのラッチと、
    前記少なくとも１つのデータ端子を前記ラッチに接続する少なくとも１つの第１の導電パスと、
    前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスと
    を備え、
    前記少なくとも１つの第１および第２の導電パスの長さはほぼ等しいことを特徴とするメモリモジュール。
61. 前記少なくとも１つのメモリデバイスは、
    外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子と、
    前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチと、
    それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスと、
    前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスと
    をさらに備え、
    前記ラッチの前記第１および第２の導電パスの長さはほぼ等しいことを特徴とする請求項６０に記載のメモリモジュール。
62. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さとほぼ等しいことを特徴とする請求項６１に記載のメモリモジュール。
63. 前記ラッチは、前記集積メモリ回路内で、前記ラッチが接続されるそれぞれのデータ端子から離れたところに設けられていることを特徴とする請求項６１に記載のメモリモジュール。
64. 前記ラッチの少なくとも１つは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項６３に記載のメモリモジュール。
65. 前記ラッチのそれぞれは、前記クロック端子とそれぞれのデータ端子の間で前記デバイスの所定の方向のほぼ中間に間隔をあけて配置されていることを特徴とする請求項６４に記載のメモリモジュール。
66. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについてほぼ等しいことを特徴とする請求項６４に記載のメモリモジュール。
67. 前記少なくとも１つの第１および第２の導電パスの長さは実質的に等しいことを特徴とする請求項６３および６４のいずれか１項に記載のメモリモジュール。
68. 前記ラッチの前記第１および第２の導電パスの長さは、別のラッチの前記第１および第２の導電パスの長さと実質的に等しいことを特徴とする請求項６４に記載のメモリモジュール。
69. 前記第１および第２の導電パスの長さは、前記ラッチのすべてについて実質的に等しいことを特徴とする請求項３８に記載のメモリモジュール。
70. 前記集積回路内にラッチ回路を形成すること、
    外部から付加されたクロック信号を受信するクロック端子を形成すること、
    前記少なくとも１つのデータ端子を前記少なくとも１つのラッチに接続する少なくとも１つの第１の導電パスを形成すること、
    前記クロック端子を前記少なくとも１つのラッチに接続する少なくとも１つの第２の導電パスを形成すること、
    前記形成された第１および第２の導電パスのパス長がほぼ等しくなるように配置すること
    を備えることを特徴とする集積回路用のデータキャプチャ回路を製造する方法。
71. 外部から付加されたデータ信号をそれぞれ受信する複数のデータ端子を形成すること、
    前記クロック端子で受信されたクロック信号に従ってそれぞれのデータ端子で受信されるデータ信号をラッチする複数のラッチを形成すること、
    それぞれのデータ端子をそれぞれのラッチと接続する複数の第１の導電パスを形成すること、
    前記クロック端子をそれぞれのラッチと接続する複数の第２の導電パスを形成すること、
    前記第１および第２の導電パスを、あるラッチについて長さがほぼ等しくなるように配置すること
    をさらに備えることを特徴とする請求項７０に記載の方法。
72. 前記ラッチの前記第１および第２の導電パスの長さが別のラッチの前記第１および第２の導電パスの長さとほぼ等しくなるように配置することをさらに備えることを特徴とする請求項７１に記載の方法。
73. 前記ラッチの前記第１および第２の導電パスの長さが別のラッチの前記第１および第２の導電パスの長さとほぼ等しくなるように配置することをさらに備えることを特徴とする請求項７１に記載の方法。
74. 前記集積回路内で、前記ラッチが接続されている前記それぞれのデータ端子の近くに前記ラッチを配置することをさらに備えることを特徴とする請求項７１に記載の方法。
75. 前記集積回路内で、前記ラッチが接続されている前記それぞれのデータ端子から離れたところに前記ラッチを配置することをさらに備えることを特徴とする請求項７１に記載の方法。
76. 前記ラッチの少なくとも１つが前記クロック端子とそれぞれのデータ端子の間でほぼ中間になるように配置することをさらに備えることを特徴とする請求項７５に記載の方法。
77. 前記ラッチのそれぞれが前記クロック端子とそれぞれのデータ端子の間でほぼ中間になるように配置することをさらに備えることを特徴とする請求項７６に記載の方法。
78. 長さが前記ラッチのすべてについてほぼ等しくなるように前記第１および第２の導電パスを配置することをさらに備えることを特徴とする請求項７３に記載の方法。
79. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部を蛇行する導電パスに配置することをさらに備えることを特徴とする請求項７２に記載の方法。
80. 前記第１のコンダクタおよび前記コンダクタの少なくとも一部を蛇行する導電パスに配置することさらに備えることを特徴とする請求項７８に記載の方法。
81. 前記ラッチを前記集積回路内で直線パスに沿って配置することをさらに備えることを特徴とする請求項７９に記載の方法。
82. 前記ラッチのすべてを前記集積回路内で直線パスに沿って配置することをさらに備えることを特徴とする請求項８０に記載の方法。
83. 前記集積回路が集積メモリ回路であることを特徴とする請求項７２に記載の方法。
84. 前記少なくとも１つのラッチに接続する前記少なくとも１つの第１の導電パスの一部が前記少なくとも１つのラッチに接続する前記少なくとも１つの第２の導電パスの一部と同一線上になるように配置することをさらに備えることを特徴とする請求項７０に記載の方法。
85. 前記少なくとも１つの第１および第２の導電パスを、長さが実質的に等しくなるように配置することをさらに備えることを特徴とする請求項７０および７１のいずれか１項に記載の方法。
86. 前記ラッチの前記第１および第２の導電パスの長さが別のラッチの前記第１および第２の導電パスの長さと実質的に等しくなるように配置することをさらに備えることを特徴とする請求項７２に記載の方法。
87. 前記第１および第２の導電パスを、前記ラッチのすべてについて長さが実質的に等しくなるように配置することをさらに備えることを特徴とする請求項７８に記載の方法。

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