KR100638700B1 - 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템 - Google Patents

데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템 Download PDF

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Abstract

본 발명은 타이밍이 다른 병렬 데이터를 동기화하여 전송하는 회로에 관한 것이며, 동기화를 위한 지연 회로의 규모를 작게 하는 것을 목적으로 한다.
데이터 스트로브 신호로 병렬 데이터가 세팅되는 복수의 제1 플립플롭 회로(42-0∼42-N)와, 복수의 지연 회로(44-0∼44-N)와, 복수의 제2 플립플롭 회로(46-0∼46-N)를 가지며, 제2 플립플롭 회로의 클록에도 지연량을 분담시켜, 제2 플립플롭 회로를 데이터 전송 동기 회로의 데이터 동기화에 이용한다. 때문에, 지연 회로를 대폭 적은 양의 지연 소자로 구성할 수 있다.

Description

데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템{SYNCHRONOUS DATA TRANSFER CIRCUIT, COMPUTER SYSTEM AND MEMORY SYSTEM}
도 1은 본 발명의 일 실시예의 컴퓨터 시스템의 구성도.
도 2는 도 1의 메모리 시스템의 실장도.
도 3은 도 2의 데이터 전송 동기 회로의 구성도.
도 4는 도 3의 분별 회로의 블록도.
도 5는 도 3의 지연 회로의 구성도.
도 6은 도 3의 DLL 회로의 출력 클록의 설명도.
도 7은 도 3의 데이터 전송 동기 시퀀스도.
도 8은 종래의 데이터 전송 동기 회로의 구성도.
도 9는 도 8의 지연 회로의 구성도.
도 10은 도 8의 데이터 전송 동기 동작의 설명도.
도 11은 도 8의 별도의 데이터 전송 동기 동작의 설명도.
<도면의 주요부분에 대한 부호의 설명>
3-0∼3-3: 데이터 전송 동기 회로
4-0∼4-7: 메모리
12: DLL 회로
20: 분별 회로
30: 클록 발생원
32: 클록 제어 회로
34-0∼34-15: 리드 제어 회로
36-0∼36-15: 데이터 조립 회로
40: DQS 제어 회로
42-0∼42-N: 제1 플립플롭 회로
44-0∼44-N: 지연 회로
46-0∼46-N: 제2 플립플롭 회로
본 발명은 기판에 설치되어 회로칩으로부터 데이터를 판독, 전송하는 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템에 관한 것이며, 특히, 회로칩으로부터의 데이터 지연량이 상위(相違)하여도, 동일한 타이밍에 데이터를 전송하기 위한 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템에 관한 것이다.
반도체 기술이나 칩의 실장 기술의 진전에 따라, 1장의 기판에 복수의 CPU, 대용량 주 기억 장치를 탑재한 장치가 제공되고 있다. 예컨대, 블레이드 서버라고 칭해지는 장치이다. 이러한 장치에서는 실장상의 문제로 복수의 모듈(칩)을 다른 모듈(칩)과 동일한 거리에 배치하기가 어렵다. 때문에, 데이터 요구원의 IC 칩이 데이터 요구지의 IC 칩으로부터 데이터를 얻는 시간에 편차가 발생한다. 이 편차는 주로, 선로 길이 및 IC 칩의 성능에 의존한다.
최근 데이터 처리 속도의 향상에 따라 이 편차의 폭도 무시할 수 없게 되고, 이 편차를 저감시키기 위해서 데이터 전송 회로를 설치할 필요가 있다. 예컨대, 메모리 디바이스에서는 레지스터에 DLL(Delay Locked Loop)을 설치하는 것이 제안되고 있다(예컨대, 특허 문헌 1, 2 참조).
이러한 클록의 제어만으로는 IC 칩 안에서만 가능하지만, 다른 IC 칩에 접속된 전송용 IC 칩에서는 더욱 미조정을 필요로 하기 때문에 그대로 적용할 수 없다.
도 8은 종래의 데이터 전송 동기 회로의 블록도, 도 9는 종래의 지연 회로의 구성도, 도 10, 도 11은 종래의 전송 동작의 설명도이다. 도 8에 도시하는 바와 같이, 데이터 전송 동기 회로(예컨대, 메모리 컨트롤러)(100)는 데이터 요구원의 클록(CLK0)을 분주하는 분주 회로(112)를 갖는 클록 제어 회로(110)와, 데이터 요구지 칩(여기서는, 메모리)(200)으로부터의 데이터를 리드하기 위한 리드 제어 회로(120)와, 데이터 조립 회로(130)를 갖는다.
클록(CLK0)은 데이터 요구측이 데이터를 페치(fetch)하는 타이밍으로서 발행한다. 클록 제어 회로(110)의 분주 회로(112)는 데이터 요구지 칩(200)의 동작 속도에 맞춰, 클록(CLK0)을 분주하고, 동작 클록(CLK1)을 데이터 요구지 칩(200)에 송신한다.
데이터 요구지 칩(200)에서는 이 클록(CLK1)에 맞춰, 수신한 리드 리퀘스트에 따라, 데이터 스트로브 신호 DQS[N:0]와 데이터 DQ[0]-DQ[N]을 리드 제어 회로 (120)에 송신한다. 이 데이터 DQ[0]-[N]은 직렬 신호이다.
도 10에 도시하는 바와 같이, 리드 제어 회로(120)는 데이터 스트로브 신호 DQS[N:0]를 DQS 제어 회로(122)에 입력하고, DQS[0]-[N]의 상승을 플립플롭 회로(FF00∼0N)(124-0∼124-N)의 클록으로 하여, FF(124-0∼124-N)에서 데이터 DQ[0]-[N]을 페치한다.
한편, 데이터 조립 회로(130)에서는 데이터 조립 타이밍이 클록(CLK0)으로 규정되어 있다. 때문에, 종래는 리드 제어 회로(120)의 출력 플립플롭 회로(FF10∼1N)(128-0∼128-N)는 클록(CLK0)으로 데이터를 페치할 수 있도록(동기화하도록) 했었다.
도 10에 도시한 바와 같이, 데이터 스트로브 신호 DQS와 클록(CLK0)은 위상이 일치하지 않기 때문에, 지연 회로{DL(b0)}(126-0∼126-N)의 TAP[N:0]에 의해 정해진 지연량을 FF(124-0∼124-N)의 출력에 부가하고, FF(128-0∼128-N)에 클록(CLK0)을 세팅하여, 데이터 조립 회로(130)의 페치 타이밍에 동기화했었다.
데이터 조립 회로(130)는 클록(CLK0) 타이밍에, FF(128-0∼128-N)의 출력을 플립플롭 회로(FF20∼2 N)(132-0∼132-N)에 페치하고, 데이터 조립을 행한다. 이와 같이, 지연 회로(126-0∼126-N)를 이용함으로써, 데이터 DQ의 동기화를 행했었다.
이 지연 회로(126-0∼126-N)는 도 9에 도시하는 바와 같이, 각각, 1단, 2단, 3단, 4단, 5단, 6단, 7단, 8단의 지연 소자(140)를 갖는 8개의 패스(path)와, 패스 셀렉터(142)로 구성된다. 또한, 8단의 지연 소자(140)를 직렬 접속한 패스만 삼각형으로 나타내는 지연 소자에 참조 부호를 붙이고, 도면의 간략화를 위해 다른 패 스의 삼각형으로 나타내는 지연 소자에는 참조 부호를 붙이지 않는다.
각 지연 소자(140)는 예컨대, 트랜지스터로 구성되고 동일한 지연량을 갖는다. 그리고, 필요한 지연량에 따라 셀렉터(142)의 탭 선택 TAP0[0]에 의해 패스가 선택되고, FF(124-0∼124-N)의 출력이 선택된 지연량만큼(도 10의 DLb0) 지연되어, FF(128-0∼128-N)의 입력으로 된다.
이 지연 회로(126-0∼126-N)는 예컨대, 데이터 DQ[0]-[N]이 병렬의 4(N= 4)비트이면 4개 필요하다. 한편, 도 8에 도시하는 바와 같이, 데이터 요구지 칩(200)이 예컨대, 64비트의 병렬 신호를 출력하는 경우에는 각 신호의 편차가 커서, 하나의 데이터 스트로브 신호 DQ[N:0]로는 대응할 수 없다.
때문에, 도 11에 도시하는 바와 같이, 예컨대, 4비트마다, 다른 위상으로 데이터 스트로브 신호[N:0]∼[N:15]를 출력한다. 때문에, 리드 제어 회로(120)는 그 개수 분, 예컨대 전술한 64 비트 병렬에서는 16개 설치할 필요가 있다. 그리고, 그것에 맞춰, 지연 회로(126-0∼126-N)의 지연량 TAP을 설정한다. 데이터 조립 회로(130)는 이 4비트 병렬 신호를 동기하여 64 비트 병렬 신호로 조립하고, 전송한다.
또한, 이러한 요구지 IC 칩(200)이 복수개(m개) 기판에 존재하는 경우에는, 각 IC 칩(200)에 대한 지연량과, 선로 길이 및 칩(200)의 성능에 따라 각 IC 칩(200)의 신호 지연량은 다르다.
예컨대, 마찬가지로 도 11에 도시하는 바와 같이, 각 IC 칩(200)의 데이터 스트로브 신호 DQS의 위상이 도 10의 신호 DQS의 위상과 다른 경우에는, 지연량은 DLbm으로 되고, 전술한 도 9에 의한 지연 회로의 지연량은 다르다. 때문에, 도 8에 도시하는 바와 같이, 리드 제어 회로(120)는 16×m개 필요로 하고, 도 9에 도시한 지연 회로는 4×16×m 개 필요하다.
[특허 문헌 1] 특허 공개 2003-044350호 공보 (도 1)
[특허 문헌 2] 특허 공개 평11-086545호 공보 (도 1)
이와 같이, 종래 기술에서는 각 리드 제어 회로에서 데이터 스트로브 신호의 수와 그 데이터 스트로브 신호에 따른 병렬 데이터 수에 따른 수의 지연 회로를 필요로 했었다. 이 지연 회로는 리드 제어 회로 단독으로 임의의 지연량으로 조정할 수 있도록 했었기 때문에 지연량의 범위가 컸다. 때문에, 각 지연 회로에서 다수의 지연 소자를 필요로 했었다.
예컨대, 전술한 64비트 병렬 전송에 있어서, 4비트마다 데이터 스트로브 신호를 발행하는 경우에는 16개의 리드 제어 회로를, 64개의 지연 회로를 필요로 한다. 이 지연 회로는 전술한 바와 같이, 지연량의 범위가 크기 때문에 도 9에 도시한 바와 같이, 8개의 지연 패스와, 36개의 지연 소자(트랜지스터)를 필요로 하였다.
즉, 하나의 리드 제어 회로로 보면 4×36=144개의 지연 소자가 필요하고, 1채널(=64비트 병렬)로 보면, 그 16배인 2304개의 지연 소자가 필요하다. 때문에, 회로(칩)에 대한 탑재 면적이 커서, 소형화 및 저비용화의 저해로 되었었다. 또한, 그 전력 소비도 커서, 칩의 저전력화가 어렵다. 더욱이, 트랜지스터에 의한 지연 소자는 지연량의 편차가 커서, 지연 정밀도의 저하도 초래하고, 고속의 동기 전송 이 곤란했었다.
따라서, 본 발명의 목적은 복수의 리드 제어 회로에 필요로 되는 지연 소자의 수를 저감시켜, 칩에서의 지연 회로의 탑재 면적을 감소시키기 위한 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 복수의 리드 제어 회로에 필요로 되는 지연 소자의 수를 저감시켜, 칩의 소형화 및 저비용화를 실현하기 위한 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템을 제공하는 것에 있다.
또한, 본 발명의 또 다른 목적은 복수의 리드 제어 회로에 필요로 되는 지연 소자의 수를 저감시켜, 칩의 전력 소비를 저감시키기 위한 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템을 제공하는 것에 있다.
또한, 본 발명의 또 다른 목적은 복수의 리드 제어 회로에 필요로 되는 지연 소자의 수를 저감시켜, 지연량의 편차를 저감시켜, 고속 전송을 실현하기 위한 데이터 전송 동기 회로, 컴퓨터 시스템 및 메모리 시스템을 제공하는 것에 있다.
이 목적의 달성을 위해, 본 발명의 데이터 전송 동기 회로는 데이터 스트로브 신호에 따라, 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력한 다.
또한, 본 발명의 메모리 시스템은 메모리로부터의 데이터 스트로브 신호와 함께 전송되는 병렬 데이터를 동기화하여, 전송하는 복수의 데이터 전송 동기 회로를 가지며, 상기 데이터 전송 회로의 각각은 상기 데이터 스트로브 신호에 따라 상기 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력한다.
또한, 본 발명의 컴퓨터 시스템은 메모리와, 메모리 컨트롤러와, 프로세서를 가지며, 상기 메모리 컨트롤러는 상기 메모리로부터의 데이터 스트로브 신호에 따라 상기 메모리로부터의 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력한다.
또한, 본 발명에서는, 바람직하게는 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 수여하는 지연 패스를 갖는다.
또한, 본 발명에서는, 바람직하게는 상기 전송원에 송신하는 기준 클록으로 부터 위상이 다른 상기 복수의 클록을 생성하는 DLL 회로를 추가로 갖는다.
또한, 본 발명에서는, 바람직하게는 상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는다.
또한, 본 발명에서는, 바람직하게는 상기 복수의 지연 회로가 각각 지연 소자의 직렬 접속 단수가 다른 복수의 지연 패스와, 상기 복수의 지연 패스의 하나를 탭 선택하는 선택부를 갖는다.
또한, 본 발명에서는, 바람직하게는 상기 분별 회로는 상기 복수의 클록으로부터 하나의 클록을 탭 선택하는 선택부를 갖는다.
또한, 본 발명에서는, 바람직하게는 상기 데이터 전송 동기 회로에 복수의 메모리가 접속되었다.
또한, 본 발명에서는, 바람직하게는 상기 데이터 전송 제어 회로와 상기 복수의 메모리의 접속 거리가 다르다.
이하, 본 발명의 실시예를 컴퓨터 시스템, 데이터 전송 동기 회로, 다른 실시예의 순으로 설명한다.
[컴퓨터 시스템]
도 1은 본 발명의 일 실시예의 컴퓨터 시스템의 구성도, 도 2는 도 1의 메모리 시스템의 실장도이다. 도 1은 서버의 컴퓨터 기판의 구성을 도시한다.
도 1에 도시하는 바와 같이, 컴퓨터 기판에는 4개의 CPU(Central Processor Unit) (1-0, 1-1, 1-2, 1-3)와, CPU 제어 회로(2)와, 메모리 제어 회로(3)와, 주 기억 모듈을 구성하는 8개의 DIMM(Dual In-line Memory Module)(4-0∼4-7)이 탑재된다. DIMM(4-0∼4-7)은 DRAM(Dynamic Random Access Memory) 칩을 탑재한 모듈이며, 데이터 버스 폭은 64비트이다.
8개의 DIMM(4-0∼4-7)은 2개씩 메모리 제어 회로(3)에 접속된다. 따라서, 메모리 제어 회로(3)는 4채널의 데이터 전송 채널을 갖는다. 메모리 제어 회로(3)는 64비트의 데이터 버스로 CPU 제어 회로(2)에 접속되고, CPU 제어 회로(2)는 4개의 64비트 데이터 버스로 각 CPU(1-0∼1-3)(정확하게는 CPU 안의 캐쉬 메모리)에 접속된다.
도 2에 도시한 바와 같이, 메모리 제어 회로(3)의 4개의 데이터 전송 채널(3-0∼3-3)은 각각 DIMM(4-0과 4-1, 4-2와 4-3, 4-4와 4-5, 4-6과 4-7)에 접속된다. 그리고, 회로 기판에의 실장상, 메모리 제어 회로(3)와, DIMM(4-0, 4-1, 4-2, 4-3)의 선로 길이가 다르다. 마찬가지로, 메모리 제어 회로(3)와, DIMM(4-4, 4-5, 4-6, 4-7)의 선로 길이가 다르다.
이러한 컴퓨터 시스템에서는 하나의 회로 기판에 복수의 CPU와 대용량 주 기억 모듈을 탑재할 수 있기 때문에, 각 CPU와 주 기억과의 거리가 짧아지고, 고속 메모리 판독, 기록이 가능해지며, 또한 병렬 처리도 고속으로 실행할 수 있다.
[데이터 전송 회로]
다음에, 메모리 제어 회로(3)의 각 데이터 전송 채널(3-0∼3-3)에 설치된 데이터 전송 회로를 설명한다. 도 3은 데이터 전송 회로의 구성도, 도 4는 도 3의 DLL 및 분별 회로의 구성도, 도 5는 지연 회로의 구성도, 도 6은 도 4의 DLL의 출 력의 설명도, 도 7은 도 3의 데이터 전송 동작의 타임 챠트이다.
도 3에 도시하는 바와 같이, 메모리 제어 회로(3)의 1채널의 데이터 전송 동기 회로(3-0)는 클록 발생원(30)과, 하나의 클록 제어 회로(32)와, 16개의 리드 제어 회로(34-0∼34-15)와, 16개의 데이터 조립 회로(36-0∼36-15)로 구성된다.
데이터 전송 동기 회로(3-0)는 리드 요구지의 DIMM(4-0)에 클록(CLK1)을 공급하고, DIMM(4-0)은 데이터 전송 동기 회로(3-0)에 N 비트(여기서는, 4비트)의 병렬 데이터 DQ[0]∼DQ[N]에 하나의 데이터 스트로브 신호 DQS[N:0]을 송신한다. 따라서, DIMM(4-0)이 64비트의 병렬 데이터를 송신하는 경우에는 16개의 데이터 스트로브 신호와, 16개의 4비트 병렬 데이터를 데이터 전송 동기 회로(3-0)에 송신한다.
이 각 데이터 스트로브 신호와, 4 비트 병렬 데이터에 대응하여 리드 제어 회로(34-0∼34-15), 데이터 조립 회로(36-0∼36-15)가 설치된다.
도 3에 도시하는 바와 같이, 클록 발생원(30)은 클록(CLK0)과, 데이터 요구측(여기서는 메모리 제어 회로이며, 시스템 공통)이 데이터를 페치하는 타이밍 클록(CLK2)을 출력한다. 클록 제어 회로(32)는 DIMM(4-0)의 동작 속도에 맞춰 클록(CLK0)을 분주하는 분주 회로(10)와, DLL(Delayed Lock Loop) 회로(12)를 가지며, 동작 클록(CLK1)을 DIMM(4-0)에 송신한다.
이 DLL 회로(12)는 도 6에 도시하는 바와 같이, 분주 회로(10)의 기준 클록(A0)과, 이 기준 클록(A0)과 위상이 90도씩 다른 클록 신호(A1, A2, A3)를 출력한다. 이 4상의 클록 신호(A0, A1, A2, A3)는 각 리드 제어 회로(34-0∼34-15)에 공 급된다.
한편, 각 리드 제어 회로(34-0∼34-15)는 분별 회로(20)와, DQS 제어 회로(40)와, N개의 입력 플립플롭 회로(FF00∼0N)(42-0∼42-N)와, N개의 지연 회로(44-0∼44-N)와, N개의 출력 플립플롭 회로(46-0∼46-N)를 갖는다.
또한, 각 데이터 조립 회로(36-0∼36-15)는 클록(CLK2)으로 동작하는 N개의 플립플롭 회로(48-0∼48-N)를 갖는다.
도 4에 도시하는 바와 같이, 분별 회로(20)는 DLL 회로(12)의 4상의 클록(A0, A1, A2, A3)이 입력되고, 제1 지연탭(TAP1)으로 그 하나를 선택하는 셀렉터(22)와, 4개의 지연 패스(24)와, 지연 패스(24) 중 하나를 제1 지연 설정치(TAP1)로 선택하는 셀렉터(26)를 갖는다. 각 지연 패스(24)는 직렬 1단, 2단, 3단, 4단의 지연 소자(80)로 구성된다.
이 분별 회로(20)의 출력이 각 출력 플립플롭 회로(46-0∼46-N)의 페치 클록이 된다. 또한, 도 5에 도시하는 바와 같이, 리드 제어 회로(34-0∼34-15)의 지연 회로(44-0∼44-N)는 4개의 지연 패스(50)와, 지연 패스(50) 중 하나를 제2 지연탭(TAP0[0])으로 선택하는 셀렉터(52)를 갖는다. 각 지연 패스(50)는 직렬 1단, 2단, 3단, 4단의 지연 소자(90)로 구성된다.
도 7을 참조하여 동작을 설명한다. 리드 제어 회로(34-0)에서는 데이터 스트로브 신호 DQS[N:0]를 DQS 제어 회로(40)에 입력하고, DQS 출력의 상승을 플립플롭 회로(FF00∼0N)(42-0∼42-N)의 클록으로 하여 FF(42-0∼42-N)에서 데이터 DQ[0]-[N]을 페치한다.
한편, 데이터 조립 회로(36-0)에서는 데이터 조립 타이밍이 클록(CLK2)으로 규정되어 있다. 때문에, 리드 제어 회로(120)의 출력 플립플롭 회로(FFl0∼1N)(46-0∼46-N)는 이 클록(CLK2)으로 데이터 조립 회로(36-0)가 데이터를 페치할 수 있도록 지연한다.
즉, 본 발명에서는 플립플롭 회로(FFl0∼1N)(46-0∼46-N)를 하나의 리드 제어 회로(34-0) 안의 데이터 DQ[0]∼DQ[N]의 동기화에 사용하고, 복수의 리드 제어 회로(34-0∼34-15)의 데이터의 동기화는 데이터 조립 회로(36-0∼36-15)에서 클록(CLK2)으로 행한다.
때문에, 하나의 리드 제어 회로(34-0)에 있어서, 플립플롭 회로(FF10∼1N)(46-0∼46-N)는 분별 회로(20)에서 선택된 클록(CLK3)으로 동작한다.
이 분별 회로(20)에서는 도 4에서 도시한 바와 같이, DLL 회로(12)로부터의 4상 클록으로부터 제1 지연탭(TAP1[0])에 의한 셀렉터(22)의 선택에 의해 임의의 위상의 클록을 얻고, 또한 미소한 지연량을 제1 지연탭(TAP1[0])에 의한 셀렉터(26)의 지연 패스(24)의 선택에 의해 행하여, 클록(CLK3)을 출력한다.
이 클록(CLK3)에 의해 데이터를 페치하는 플립플롭 회로(46-0∼46-N)의 출력은 충분히 셋업 마진을 가져, 데이터 조립 회로(36-0)의 플립플롭 회로(FF20∼FF2N)(48-0∼48-N)와 동기화를 행할 수 있다.
한편, 지연 회로{DL(b1)}(44-0∼44-N)는 도 5에 도시한 바와 같이, 4개의 지연 패스(50)로부터 제2 탭 값(TAP0[0])으로 정해진 지연량{셀렉터(52)}을 FF(42-0∼42-N)의 출력에 부가하여, FF(46-0∼46-N)에 출력한다.
이와 같이, 종래 기술에서는 임의 범위의 지연을 얻기 위해서 많은 지연 소자를 선택하고 있지만, 분별 회로(20)의 선택 신호를 플립플롭 회로(42-0∼42-N)의 클록으로서 사용하기 때문에, 종래 기술에 비해서 대폭 적은 양의 지연 소자(90)로 구성할 수 있다.
도 7에 도시하는 바와 같이, 입력 플립플롭 회로(FF00∼FF0N)(42-0∼42-N)의 출력을 지연 회로(44-0∼44-N)에서 제1 지연(DLb1)을 데이터 DQ[0]∼DQ[N]에 부여하고, 플립플롭 회로(FF10∼FF1N)(46-0∼46-N)에 입력한다.
그리고, 플립플롭 회로(FFl0∼FFlN)(46-0∼46-N)는 DLL 회로(12)의 출력을 분별 회로(20)에서 선택된 클록 신호로 동작시키고, 데이터 조립 회로(36-0)의 FF(46-0∼46-N)에 데이터 DQ를 동기화한다.
이와 같이, 종래 기술에서는 지연 회로 DL(b0)의 지연량의 범위가 크기 때문에 많은 지연 소자가 필요했지만, 본 발명에서는 플립플롭 회로(46-0∼46-N)의 클록(CLK3)에도 지연량을 분담시켜, 플립플롭(46-0∼46-N)을 하나의 리드 제어 회로(34-0)의 데이터 동기화에 이용하였기 때문에 지연 회로를 대폭 적은 양의 지연 소자로 구성할 수 있다.
또한, 이 때문에 부가되는 분별 회로(20)는 하나의 리드 제어 회로(34-0)에 하나 설치하면 되기 때문에, 전체적으로도 회로 소자를 삭감할 수 있다. 예컨대, 전술한 바와 같이, 리드 제어 회로(34-0)가 4비트 병렬의 동기화를 행할 경우에는 종래 기술에서는 하나의 리드 제어 회로에 144개의 지연 소자를 필요로 한다.
그러나, 본 발명을 적용하면 리드 제어 회로(34-0)의 지연 회로(44-0∼44-N) 는 40개의 지연 소자이면 되고, 분별 회로(20)는 10개의 지연 소자이면 되기 때문에 하나의 리드 제어 회로에서 보아도 50개의 지연 소자이면 된다. 또한, 분별 회로(20)의 셀렉터(22, 26)는 단순한 탭 선택 소자이기 때문에 구성이 간단하다. 따라서, 약 1/3 정도의 소자수로 삭감할 수 있다.
또한, 하나의 리드 제어 회로에서도 효과가 있는 것 외에, 도 3과 같은 16개의 리드 제어 회로를 설치한 경우에는 그 16배의 소자수(90×16=1440)의 삭감을 할 수 있고, 또한, 도 2와 같이, 4채널분에서는 추가로 4배(1440×4=5760)의 소자수를 삭감 할 수 있다.
때문에, 칩의 탑재 면적을 삭감할 수 있어, 소형화, 저비용화에 기여하면서 지연 소자의 수가 줄기 때문에 저전력화가 가능하다. 또한, 클록에 의한 지연을 병용하고 있기 때문에 지연 소자의 편차에 의한 영향을 최소한으로 할 수 있다. 예컨대, 정확한 지연 신호의 생성으로서, 종래 기술에서는 지연 회로의 편차를 90 ns로 설계했을 때에는 실제로는 85∼135 ns의 편차를 갖지만, 본 발명을 적용하면 편차가 90∼94.5 ns의 고정밀도 지연을 얻을 수 있고, 고속 데이터 리드를 실현할 수 있다.
[다른 실시예]
전술한 실시예에서는 DIMM(메모리)으로부터의 리드 동작으로 설명하였지만, CPU의 캐쉬 메모리로부터의 리드 동작에도 적용할 수 있고, 다른 칩간의 송신 데이터의 동기 전송에도 적용할 수 있다. 또한, 분별 회로를 클록 선택과 지연 패스로 구성하였지만 DLL 회로가 추가로 복수의 위상의 클록을 출력하는 경우에는 지연 패 스를 생략할 수도 있다.
이상, 본 발명을 실시예에 의해 설명하였지만, 본 발명의 취지 범위 내에 있어서, 본 발명은 여러 가지의 변형이 가능하고, 본 발명의 범위로부터 이들을 배제하는 것이 아니다.
(부기 1) 데이터 스트로브 신호와 함께 전송되는 병렬 데이터를 동기화하고, 전송하는 데이터 전송 동기 회로에 있어서, 상기 데이터 스트로브 신호에 따라서 상기 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라서 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 데이터 전송 동기 회로.
(부기 2) 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 부기 1의 데이터 전송 동기 회로.
(부기 3) 상기 전송원에 송신하는 기준 클록으로부터 위상이 다른 상기 복수의 클록을 생성하는 DLL 회로를 추가로 갖는 것을 특징으로 하는 부기 1의 데이터 전송 동기 회로.
(부기 4) 상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는 것을 특징으로 하는 부기 1의 데이터 전송 동기 회로.
(부기 5) 상기 복수의 지연 회로가 각각 지연 소자의 직렬 접속 단수가 다른 복수의 지연 패스와, 상기 복수의 지연 패스 중 하나를 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 1의 데이터 전송 동기 회로.
(부기 6) 상기 분별 회로는 상기 복수의 클록으로부터 하나의 클록을 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 1의 데이터 전송 동기 회로.
(부기 7) 메모리로부터의 데이터 스트로브 신호와 함께 전송되는 병렬 데이터를 동기화하고, 전송하는 데이터 전송 동기 회로를 복수 갖는 메모리 시스템에 있어서, 상기 데이터 전송 회로의 각각은 상기 데이터 스트로브 신호에 따라 상기 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 메모리 시스템.
(부기 8) 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 9) 상기 메모리에 송신하는 기준 클록으로부터 위상이 다른 상기 복수의 클록을 생성하고, 상기 각 데이터 전송 동기 회로에 공급하는 DLL 회로를 추가로 갖는 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 10) 상기 데이터 전송 제어 회로는 상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 11) 상기 복수의 지연 회로가 각각 지연 소자의 직렬 접속 단수가 다른 복수의 지연 패스와, 상기 복수의 지연 패스 중 하나를 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 12) 상기 분별 회로는 상기 복수의 클록으로부터 하나의 클록을 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 13) 상기 데이터 전송 동기 회로에 복수의 메모리가 접속된 것을 특징으로 하는 부기 7의 메모리 시스템.
(부기 14) 상기 데이터 전송 제어 회로와 상기 복수의 메모리의 접속 거리가 다른 것을 특징으로 하는 부기 13의 메모리 시스템.
(부기 15) 메모리와, 메모리 컨트롤러와, 프로세서를 가지며, 상기 메모리 컨트롤러는 상기 메모리로부터의 데이터 스트로브 신호에 따라 상기 메모리로부터의 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와, 상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와, 위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와, 상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며, 상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 컴퓨터 시스템.
(부기 16) 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 부기 15의 컴퓨터 시스템.
(부기 17) 상기 메모리 컨트롤러는 상기 메모리에 송신하는 기준 클록으로부터 위상이 다른 상기 복수의 클록을 생성하는 DLL 회로를 추가로 갖는 것을 특징으로 하는 부기 15의 컴퓨터 시스템.
(부기 18) 상기 메모리 컨트롤러는 상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는 것을 특징으로 하는 부기 15의 컴퓨터 시스템.
(부기 19) 상기 복수의 지연 회로가 각각 지연 소자의 직렬 접속 단수가 다른 복수의 지연 패스와, 상기 복수의 지연 패스의 하나를 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 15의 컴퓨터 시스템.
(부기 20) 상기 분별 회로는 상기 복수의 클록으로부터 하나의 클록을 탭 선택하는 선택부를 갖는 것을 특징으로 하는 부기 15의 컴퓨터 시스템.
제2 플립플롭 회로의 클록에도 지연량을 분담시켜, 제2 플립플롭 회로를 데이터 전송 동기 회로의 데이터 동기화에 이용했기 때문에 지연 회로를 대폭 적은 양의 지연 소자로 구성할 수 있다. 때문에, 칩의 소형화, 전력 절약화, 지연 시간의 편차 저감에 기여한다.
본 발명에서는 제2 플립플롭 회로의 클록에도 지연량을 분담시켜, 제2 플립플롭 회로를 데이터 전송 동기 회로의 데이터 동기화에 이용했기 때문에, 지연 회로를 대폭 적은 양의 지연 소자로 구성할 수 있다. 때문에, 칩의 탑재 면적을 삭감 할 수 있고, 소형화, 저비용화에 기여하면서 지연 소자의 수가 감소하기 때문에 저전력화가 가능하다. 또한, 클록에 의한 지연을 병용하고 있기 때문에 지연 소자의 편차에 따른 영향을 최소한으로 할 수 있다.

Claims (10)

  1. 데이터 스트로브 신호와 함께 전송되는 병렬 데이터를 동기화하여 전송하는 데이터 전송 동기 회로에 있어서,
    상기 데이터 스트로브 신호에 따라 상기 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와,
    상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와,
    위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와,
    상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며,
    상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 데이터 전송 동기 회로.
  2. 제1항에 있어서, 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 데이터 전송 동기 회로.
  3. 제1항에 있어서, 상기 전송원에 송신하는 기준 클록으로부터 위상이 다른 상기 복수의 클록을 생성하는 DLL 회로를 추가로 갖는 것을 특징으로 하는 데이터 전 송 동기 회로.
  4. 제1항에 있어서, 상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는 것을 특징으로 하는 데이터 전송 동기 회로.
  5. 메모리로부터의 데이터 스트로브 신호와 함께 전송되는 병렬 데이터를 동기화하여 전송하는 복수의 데이터 전송 동기 회로를 갖는 메모리 시스템에 있어서,
    상기 데이터 전송 회로의 각각은,
    상기 데이터 스트로브 신호에 따라 상기 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와;
    상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와;
    위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와;
    상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며,
    상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 메모리 시스템.
  7. 제5항에 있어서, 상기 메모리에 송신하는 기준 클록으로부터 위상이 다른 상기 복수의 클록을 생성하여, 상기 각 데이터 전송 동기 회로에 공급하는 DLL 회로를 추가로 갖는 것을 특징으로 하는 메모리 시스템.
  8. 제5항에 있어서, 상기 데이터 전송 제어 회로는
    상기 복수의 제2 플립플롭 회로의 출력을 전송 목적지의 클록으로 세팅하는 복수의 플립플롭 회로를 갖는 데이터 조립 회로를 추가로 갖는 것을 특징으로 하는 메모리 시스템.
  9. 메모리와, 메모리 컨트롤러와, 프로세서를 가지며,
    상기 메모리 컨트롤러는
    상기 메모리로부터의 데이터 스트로브 신호에 따라 상기 메모리로부터의 병렬 데이터를 세팅하는 복수의 제1 플립플롭 회로와;
    상기 복수의 제1 플립플롭 회로의 출력을 제1 지연량만큼 지연시키는 복수의 지연 회로와;
    위상이 다른 복수의 클록으로부터 제2 지연량을 얻기 위한 클록을 선택하는 분별 회로와;
    상기 클록에 따라 상기 복수의 지연 회로의 출력을 세팅하는 복수의 제2 플립플롭 회로를 가지며,
    상기 제2 플립플롭 회로로부터 동기화 데이터를 출력하는 것을 특징으로 하는 컴퓨터 시스템.
  10. 제9항에 있어서, 상기 분별 회로는 추가로 선택된 클록에 제3 지연량을 부여하는 지연 패스를 갖는 것을 특징으로 하는 컴퓨터 시스템.
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