JP2002278825A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JP2002278825A JP2002278825A JP2001078551A JP2001078551A JP2002278825A JP 2002278825 A JP2002278825 A JP 2002278825A JP 2001078551 A JP2001078551 A JP 2001078551A JP 2001078551 A JP2001078551 A JP 2001078551A JP 2002278825 A JP2002278825 A JP 2002278825A
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Abstract
(57)【要約】
【課題】 データを正しく取り込む。
【解決手段】 ＤＩＭＭ１、２、３からなるメモリ制御
装置において、前記ＤＩＭＭが搭載されたＳＰＤ（Seri
al Presence Detect）にアクセスしてＤＩＭＭの枚数等
を取得する。取得したＤＩＭＭの枚数等に従ってＤＩＭ
Ｍの同期クロックＣＬＫの遅延時間を設定し、このクロ
ックに同期してデータを取り込む。
装置において、前記ＤＩＭＭが搭載されたＳＰＤ（Seri
al Presence Detect）にアクセスしてＤＩＭＭの枚数等
を取得する。取得したＤＩＭＭの枚数等に従ってＤＩＭ
Ｍの同期クロックＣＬＫの遅延時間を設定し、このクロ
ックに同期してデータを取り込む。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
て動作するメモリ又はこの種メモリを複数個搭載して大
容量のメモリとして機能するメモリモジュールのメモリ
制御装置に関する。
て動作するメモリ又はこの種メモリを複数個搭載して大
容量のメモリとして機能するメモリモジュールのメモリ
制御装置に関する。
【０００２】
【従来の技術】半導体集積回路を使用する大規模なコン
ピュータシステムにおいては、システムの各部分がクロ
ックに同期して動作するように構成されており、データ
信号やアドレス信号等の信号の入出力はクロック信号に
同期して行われる。このような同期方式を使用したメモ
リが同期型ＤＲＡＭ（ＳＤＲＡＭ）として開発され、更
にこれより高速なＤＤＲＳＤＲＡＭ（ＤＩＭＭ（Dual I
nline Memory Module）、以下、ＤＩＭＭと略称）が開
発、使用されていることは周知である。ＤＩＭＭにおい
てクロック周波数が十分に小さい場合には伝搬時間が無
視でき、十分な余裕をもって伝送されたデータを取り込
むことができるが、クロック周波数が大きくなると、伝
搬時間のクロック周期に対する割合が大きくなり、信号
の伝搬時間による取り込みタイミングのずれが問題にな
ってくる。この問題を解決するために、基本クロックと
は別にデータストローブ信号ＤＱＳを用いてデータをラ
ッチし、データを伝送する方式があるが、この方式にお
いても位相がずれたシフトクロックを発生させる必要が
生じ、このために遅延回路を使用している（特開平１１
−２５０２９号公報参照）。
ピュータシステムにおいては、システムの各部分がクロ
ックに同期して動作するように構成されており、データ
信号やアドレス信号等の信号の入出力はクロック信号に
同期して行われる。このような同期方式を使用したメモ
リが同期型ＤＲＡＭ（ＳＤＲＡＭ）として開発され、更
にこれより高速なＤＤＲＳＤＲＡＭ（ＤＩＭＭ（Dual I
nline Memory Module）、以下、ＤＩＭＭと略称）が開
発、使用されていることは周知である。ＤＩＭＭにおい
てクロック周波数が十分に小さい場合には伝搬時間が無
視でき、十分な余裕をもって伝送されたデータを取り込
むことができるが、クロック周波数が大きくなると、伝
搬時間のクロック周期に対する割合が大きくなり、信号
の伝搬時間による取り込みタイミングのずれが問題にな
ってくる。この問題を解決するために、基本クロックと
は別にデータストローブ信号ＤＱＳを用いてデータをラ
ッチし、データを伝送する方式があるが、この方式にお
いても位相がずれたシフトクロックを発生させる必要が
生じ、このために遅延回路を使用している（特開平１１
−２５０２９号公報参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、遅延回
路における遅延時間は、データストローブ信号ＤＱＳの
負荷容量を推測して設定するため、ＤＩＭＭで構成され
るメモリシステムの場合、ＤＩＭＭの枚数等によってデ
ータデータストローブ信号ＤＱＳの負荷容量が変り、従
って遅延回路の遅延時間が変って、予め設定した遅延時
間では、データを正しくラッチできなくなるということ
があった。
路における遅延時間は、データストローブ信号ＤＱＳの
負荷容量を推測して設定するため、ＤＩＭＭで構成され
るメモリシステムの場合、ＤＩＭＭの枚数等によってデ
ータデータストローブ信号ＤＱＳの負荷容量が変り、従
って遅延回路の遅延時間が変って、予め設定した遅延時
間では、データを正しくラッチできなくなるということ
があった。
【０００４】本発明は、このような実情に鑑みてなされ
たものであり、その目的は、ＤＩＭＭの枚数等を認識
し、その認識のもとに遅延回路の遅延時間を設定して、
読み出しデータを正しく取り込むことができるようにす
ることである。
たものであり、その目的は、ＤＩＭＭの枚数等を認識
し、その認識のもとに遅延回路の遅延時間を設定して、
読み出しデータを正しく取り込むことができるようにす
ることである。
【０００５】
【課題を解決するための手段】請求項１の発明は、ＤＩ
ＭＭからなるメモリ制御装置において、前記ＤＩＭＭが
搭載されたＳＰＤにアクセスしてＤＩＭＭの枚数を取得
する手段と、取得したＤＩＭＭの枚数に従ってＤＩＭＭ
の同期クロックの遅延時間を設定する手段を有すること
を特徴とするメモリ制御装置である。
ＭＭからなるメモリ制御装置において、前記ＤＩＭＭが
搭載されたＳＰＤにアクセスしてＤＩＭＭの枚数を取得
する手段と、取得したＤＩＭＭの枚数に従ってＤＩＭＭ
の同期クロックの遅延時間を設定する手段を有すること
を特徴とするメモリ制御装置である。
【０００６】請求項２の発明は、ＤＩＭＭからなるメモ
リ制御装置において、前記ＤＩＭＭが搭載されたＳＰＤ
にアクセスしてＤＩＭＭを構成するＳＤＲＡＭの個数を
取得する手段と、取得したＳＤＲＡＭの個数に従ってＤ
ＩＭＭの同期クロックの遅延時間を設定する手段を有す
ることを特徴とするメモリ制御装置である。
リ制御装置において、前記ＤＩＭＭが搭載されたＳＰＤ
にアクセスしてＤＩＭＭを構成するＳＤＲＡＭの個数を
取得する手段と、取得したＳＤＲＡＭの個数に従ってＤ
ＩＭＭの同期クロックの遅延時間を設定する手段を有す
ることを特徴とするメモリ制御装置である。
【０００７】請求項３の発明は、請求項２記載のメモリ
制御装置において、前記ＤＩＭＭが搭載されたＳＰＤに
アクセスしてＤＩＭＭを構成するＳＤＲＡＭの個数を取
得する手段は、複数のＤＩＭＭについてそれぞれ、ＤＩ
ＭＭを構成するＳＤＲＡＭの個数を取得することを特徴
とするメモリ制御装置である。
制御装置において、前記ＤＩＭＭが搭載されたＳＰＤに
アクセスしてＤＩＭＭを構成するＳＤＲＡＭの個数を取
得する手段は、複数のＤＩＭＭについてそれぞれ、ＤＩ
ＭＭを構成するＳＤＲＡＭの個数を取得することを特徴
とするメモリ制御装置である。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１は、本発明が適用される
メモリシステムの要部ブロック構成図であり、図中、Ｓ
ＰＤ（Serial Presence Detect）（非図示）に搭載され
るＤＩＭＭ１，２，３は、それぞれデータ送受信用バス
１１ａ、後述する遅延調整可能な（Programmable Dela
y）遅延回路（以下、ＰＤＬと略称）から送信されるク
ロックＣＬＫの送信線１１ｂ、前記ＳＰＤへのアクセス
信号線１１ｃによりメモリ制御部４と接続されている。
ここで図２は、データラッチ部と遅延回路の構成を示す
図で、前記メモリ制御部４には、図２にその一部が示さ
れるフリップフロップ５，６からなるラッチ部と更に前
記フリップフロップ５，６でラッチされた読み出しデー
タを所定の遅延時間でラッチするフリップフロップ７，
８を備えたデータ入力回路が設置されている。
図面を参照して説明する。図１は、本発明が適用される
メモリシステムの要部ブロック構成図であり、図中、Ｓ
ＰＤ（Serial Presence Detect）（非図示）に搭載され
るＤＩＭＭ１，２，３は、それぞれデータ送受信用バス
１１ａ、後述する遅延調整可能な（Programmable Dela
y）遅延回路（以下、ＰＤＬと略称）から送信されるク
ロックＣＬＫの送信線１１ｂ、前記ＳＰＤへのアクセス
信号線１１ｃによりメモリ制御部４と接続されている。
ここで図２は、データラッチ部と遅延回路の構成を示す
図で、前記メモリ制御部４には、図２にその一部が示さ
れるフリップフロップ５，６からなるラッチ部と更に前
記フリップフロップ５，６でラッチされた読み出しデー
タを所定の遅延時間でラッチするフリップフロップ７，
８を備えたデータ入力回路が設置されている。
【０００９】図２において、データ信号ＤＱは、ＤＩＭ
Ｍから出力されるデータラッチ信号ＤＱＳの立ち下がり
又は、立ち上がりでフリップフロップ４，５でラッチさ
れ、更にデータ入力回路のフリップフロップ７，８でＰ
ＤＬ９の遅延クロック同期により取り込まれる。このと
き、ＤＩＭＭから出力されるデータストローブ信号ＤＱ
Ｓの負荷容量が大きいと遅延が大きくなり、データ入力
回路のフリップフロップのクロックにおいてセットアッ
プ、ホールドが満足にできなくなるので、ＰＤＬ９にて
レジスタ設定してセットアップ、ホールドを満足するよ
うにクロックの遅延時間を選択し、円滑にデータを取り
込むことができるようにする。ＰＤＬ９は、遅延時間の
異なる複数の遅延線（Delay Line）を切り替えることに
より、所定の遅延時間だけ、基本クロック発生器（非図
示）からのクロックＣＬＫを遅延させる。
Ｍから出力されるデータラッチ信号ＤＱＳの立ち下がり
又は、立ち上がりでフリップフロップ４，５でラッチさ
れ、更にデータ入力回路のフリップフロップ７，８でＰ
ＤＬ９の遅延クロック同期により取り込まれる。このと
き、ＤＩＭＭから出力されるデータストローブ信号ＤＱ
Ｓの負荷容量が大きいと遅延が大きくなり、データ入力
回路のフリップフロップのクロックにおいてセットアッ
プ、ホールドが満足にできなくなるので、ＰＤＬ９にて
レジスタ設定してセットアップ、ホールドを満足するよ
うにクロックの遅延時間を選択し、円滑にデータを取り
込むことができるようにする。ＰＤＬ９は、遅延時間の
異なる複数の遅延線（Delay Line）を切り替えることに
より、所定の遅延時間だけ、基本クロック発生器（非図
示）からのクロックＣＬＫを遅延させる。
【００１０】以上の構成のメモリ制御装置において、メ
モリ制御部４から、ＳＰＤアクセス信号を発信し、ＤＩ
ＭＭ１，２，３における枚数を取得する。そしてこの取
得した枚数に従って予め設定されたＰＤＬ９の遅延線を
選択してクロックを遅延させる。
モリ制御部４から、ＳＰＤアクセス信号を発信し、ＤＩ
ＭＭ１，２，３における枚数を取得する。そしてこの取
得した枚数に従って予め設定されたＰＤＬ９の遅延線を
選択してクロックを遅延させる。
【００１１】前記枚数を取得する代りに、ＳＰＤをアク
セスし、ＳＰＤの内部データであるＤＩＭＭモジュール
の配列数（例えば、BYTE5 Number of Module Rows）を
読み、ラッチ部に接続されるＳＤＲＡＭが１個の構成で
あるか２個の構成であるかの個数（構成数）を認識す
る。この認識により、データストローブ信号ＤＱＳの負
荷容量を推測でき、これに応じた値をＰＤＬ９に設定、
つまりＰＤＬ９のDelayLineを選択し、読み出しデータ
をラッチする。
セスし、ＳＰＤの内部データであるＤＩＭＭモジュール
の配列数（例えば、BYTE5 Number of Module Rows）を
読み、ラッチ部に接続されるＳＤＲＡＭが１個の構成で
あるか２個の構成であるかの個数（構成数）を認識す
る。この認識により、データストローブ信号ＤＱＳの負
荷容量を推測でき、これに応じた値をＰＤＬ９に設定、
つまりＰＤＬ９のDelayLineを選択し、読み出しデータ
をラッチする。
【００１２】更に、複数のＳＰＤへのアクセスにより、
ＤＩＭＭの枚数、又はＳＰＤの内部データであるＤＩＭ
Ｍモジュールの配列数（例えば、BYTE5 Number of Modu
le Rows）を読み、全ＤＩＭＭについてデータストロー
ブ信号ＤＱＳに接続されるＳＤＲＡＭの個数（構成数）
を認識し、これに応じた値をＰＤＬ９に設定し、ラッチ
部にて読み出しデータを取り込む。前記認識により、ラ
ッチ部の負荷容量を推測でき、これに応じた値をＰＤＬ
９に設定すれば読み出しデータを正しくラッチすること
ができる。
ＤＩＭＭの枚数、又はＳＰＤの内部データであるＤＩＭ
Ｍモジュールの配列数（例えば、BYTE5 Number of Modu
le Rows）を読み、全ＤＩＭＭについてデータストロー
ブ信号ＤＱＳに接続されるＳＤＲＡＭの個数（構成数）
を認識し、これに応じた値をＰＤＬ９に設定し、ラッチ
部にて読み出しデータを取り込む。前記認識により、ラ
ッチ部の負荷容量を推測でき、これに応じた値をＰＤＬ
９に設定すれば読み出しデータを正しくラッチすること
ができる。
【００１３】図３，４，５に本発明の各実施形態にかか
る処理のフローを示す。図３は、ＤＩＭＭの枚数を認識
するフローである。図３において、メモリ制御装置は、
ＳＰＤにアクセスする（Ｓ１１）。ＳＰＤから応答があ
ればＤＩＭＭは搭載されており、応答なければＤＩＭＭ
は未搭載であると認識する（Ｓ１２）。そして、搭載さ
れている場合は、ＤＱＳに接続されるＤＩＭＭの枚数が
取得できるので、この枚数による遅延時間をＰＤＬ９に
設定する（Ｓ１３）。
る処理のフローを示す。図３は、ＤＩＭＭの枚数を認識
するフローである。図３において、メモリ制御装置は、
ＳＰＤにアクセスする（Ｓ１１）。ＳＰＤから応答があ
ればＤＩＭＭは搭載されており、応答なければＤＩＭＭ
は未搭載であると認識する（Ｓ１２）。そして、搭載さ
れている場合は、ＤＱＳに接続されるＤＩＭＭの枚数が
取得できるので、この枚数による遅延時間をＰＤＬ９に
設定する（Ｓ１３）。
【００１４】図４は、ＤＩＭＭの個数を認識するフロー
である。図４において、ＳＰＤにアクセスし、ＳＰＤの
内部データであるＤＩＭＭモジュールの配列数（例え
ば、BYTE5 Number of Module Rows）を読み（Ｓ２
１）、ＤＱＳに接続されるＳＤＲＡＭが１個の構成であ
るか２個の構成であるかの個数を取得する（Ｓ２２）。
そして、取得したＳＤＲＡＭの個数による負荷容量の遅
延時間をＰＤＬ９に設定する（Ｓ２３）。
である。図４において、ＳＰＤにアクセスし、ＳＰＤの
内部データであるＤＩＭＭモジュールの配列数（例え
ば、BYTE5 Number of Module Rows）を読み（Ｓ２
１）、ＤＱＳに接続されるＳＤＲＡＭが１個の構成であ
るか２個の構成であるかの個数を取得する（Ｓ２２）。
そして、取得したＳＤＲＡＭの個数による負荷容量の遅
延時間をＰＤＬ９に設定する（Ｓ２３）。
【００１５】図５は、複数のＤＩＭＭにおける全個数を
認識するフロー図である。図５において、ＳＰＤにアク
セスし、複数のＤＩＭＭにおける各ＤＩＭＭモジュール
の配列数（例えば、BYTE5 Number of Module Rows）を
読み（Ｓ３１）、複数のＤＩＭＭにおけるＤＱＳに接続
されるＳＤＲＡＭの個数を全ＤＩＭＭについて取得する
（Ｓ３２）。そして、取得した個数による負荷容量の遅
延時間をＰＤＬ９に設定する（Ｓ３３）。
認識するフロー図である。図５において、ＳＰＤにアク
セスし、複数のＤＩＭＭにおける各ＤＩＭＭモジュール
の配列数（例えば、BYTE5 Number of Module Rows）を
読み（Ｓ３１）、複数のＤＩＭＭにおけるＤＱＳに接続
されるＳＤＲＡＭの個数を全ＤＩＭＭについて取得する
（Ｓ３２）。そして、取得した個数による負荷容量の遅
延時間をＰＤＬ９に設定する（Ｓ３３）。
【００１６】本実施形態によれば、メモリ制御装置にお
いて、ＤＩＭＭ１，２，３における枚数や、それを構成
するＳＤＲＡＭの個数、及び複数のＤＩＭＭについてそ
れぞれ、前記個数を認識し、ＰＤＬ９の遅延時間を設定
するので、読み出しデータを正しくラッチすることがで
きる。
いて、ＤＩＭＭ１，２，３における枚数や、それを構成
するＳＤＲＡＭの個数、及び複数のＤＩＭＭについてそ
れぞれ、前記個数を認識し、ＰＤＬ９の遅延時間を設定
するので、読み出しデータを正しくラッチすることがで
きる。
【００１７】
【発明の効果】請求項１に対応する効果：ＳＰＤにアク
セスしてＤＩＭＭの枚数を取得し、これに応じたデータ
入力回路の遅延時間をＰＤＬに設定するので、正しく読
み出しデータを取り込むことができる。 請求項２に対応する効果：ＳＰＤにアクセスしてＳＤＲ
ＡＭの個数（構成数）を取得し、これに応じたデータ入
力回路の遅延時間をＰＤＬに設定するので、正しく読み
出しデータを取り込むことができる。 請求項３に対応する効果：ＳＰＤにアクセスして全ＤＩ
ＭＭについてＳＤＲＡＭの個数（構成数）を取得し、こ
れに応じたデータ入力回路の遅延時間をＰＤＬに設定す
るので、正しく読み出しデータを取り込むことができ
る。
セスしてＤＩＭＭの枚数を取得し、これに応じたデータ
入力回路の遅延時間をＰＤＬに設定するので、正しく読
み出しデータを取り込むことができる。 請求項２に対応する効果：ＳＰＤにアクセスしてＳＤＲ
ＡＭの個数（構成数）を取得し、これに応じたデータ入
力回路の遅延時間をＰＤＬに設定するので、正しく読み
出しデータを取り込むことができる。 請求項３に対応する効果：ＳＰＤにアクセスして全ＤＩ
ＭＭについてＳＤＲＡＭの個数（構成数）を取得し、こ
れに応じたデータ入力回路の遅延時間をＰＤＬに設定す
るので、正しく読み出しデータを取り込むことができ
る。
【図１】本発明が実施されるメモリ制御装置の概略構成
図である。
図である。
【図２】本発明の実施形態に係るデータラッチ部と遅延
回路の構成図である。
回路の構成図である。
【図３】本発明の実施形態に係る動作フロー図である。
【図４】本発明の実施形態に係る動作フロー図である。
【図５】本発明の実施形態に係る動作フロー図である。
１・・ＤＩＭＭ、４・・メモリ制御部、５・・フリップフロッ
プ、７・・フリップフロップ、９・・遅延回路
プ、７・・フリップフロップ、９・・遅延回路
Claims (3)
- 【請求項１】 ＤＩＭＭからなるメモリ制御装置におい
て、前記ＤＩＭＭが搭載されたＳＰＤにアクセスしてＤ
ＩＭＭの枚数を取得する手段と、取得したＤＩＭＭの枚
数に従ってＤＩＭＭの同期クロックの遅延時間を設定す
る手段を有することを特徴とするメモリ制御装置。 - 【請求項２】 ＤＩＭＭからなるメモリ制御装置におい
て、前記ＤＩＭＭが搭載されたＳＰＤにアクセスしてＤ
ＩＭＭを構成するＳＤＲＡＭの個数を取得する手段と、
取得したＳＤＲＡＭの個数に従ってＤＩＭＭの同期クロ
ックの遅延時間を設定する手段を有することを特徴とす
るメモリ制御装置。 - 【請求項３】 請求項２記載のメモリ制御装置におい
て、前記ＤＩＭＭが搭載されたＳＰＤにアクセスしてＤ
ＩＭＭを構成するＳＤＲＡＭの個数を取得する手段は、
複数のＤＩＭＭについてそれぞれ、ＤＩＭＭを構成する
ＳＤＲＡＭの個数を取得することを特徴とするメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078551A JP2002278825A (ja) | 2001-03-19 | 2001-03-19 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078551A JP2002278825A (ja) | 2001-03-19 | 2001-03-19 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002278825A true JP2002278825A (ja) | 2002-09-27 |
Family
ID=18935151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001078551A Pending JP2002278825A (ja) | 2001-03-19 | 2001-03-19 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002278825A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209638A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | データ転送同期回路、コンピュータシステム及びメモリシステム |
| US7421525B2 (en) * | 2003-05-13 | 2008-09-02 | Advanced Micro Devices, Inc. | System including a host connected to a plurality of memory modules via a serial memory interconnect |
| WO2012095980A1 (ja) * | 2011-01-13 | 2012-07-19 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
-
2001
- 2001-03-19 JP JP2001078551A patent/JP2002278825A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7421525B2 (en) * | 2003-05-13 | 2008-09-02 | Advanced Micro Devices, Inc. | System including a host connected to a plurality of memory modules via a serial memory interconnect |
| JP2006209638A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | データ転送同期回路、コンピュータシステム及びメモリシステム |
| US7711973B2 (en) | 2005-01-31 | 2010-05-04 | Fujitsu Limited | Synchronous data transfer circuit, computer system and memory system |
| WO2012095980A1 (ja) * | 2011-01-13 | 2012-07-19 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
| JP5541373B2 (ja) * | 2011-01-13 | 2014-07-09 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
| US9292424B2 (en) | 2011-01-13 | 2016-03-22 | Fujitsu Limited | Memory controller and information processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A02 | Decision of refusal |
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