KR100625128B1 - 버퍼 메모리 시스템에서 신뢰성있는 전송을 제공하기 위한 시스템 및 방법 - Google Patents

버퍼 메모리 시스템에서 신뢰성있는 전송을 제공하기 위한 시스템 및 방법 Download PDF

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Abstract

본 발명은 버퍼 메모리 시스템에서 신뢰성있는 전송을 제공하기 위한 시스템 및 방법을 제공한다. 이 시스템은 메모리 장치, 메모리 제어기, 데이터 버퍼, 어드레스/명령 버퍼, 및 클록 회로를 포함한다. 메모리 제어기는 데이터, 어드레스 정보, 상태 정보 및 명령 정보를 메모리 장치에 송신하고, 메모리 장치로부터 데이터를 수신한다. 버퍼는 메모리 장치와 메모리 제어기를 상호연결한다. 클록 회로는 addr/cmd 버퍼에 내장되어 있다. 클록 회로는, 데이터 버퍼 및/또는 메모리 장치로의 클록 스큐(skew)를 제어하기 위해서, 데이터 버퍼 및/또는 메모리 장치에 입력 클록을 입력하고, 출력 클록을 출력한다.
메모리 장치, 메모리 제어기, 데이터 버퍼, 어드레스/명령 버퍼, 클록 회로

Description

버퍼 메모리 시스템에서 신뢰성있는 전송을 제공하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR PROVIDING RELIABLE TRANSMISSION IN A BUFFERED MEMORY SYSTEM}
본 발명은 일반적으로 버퍼링 구조를 활용하여 메모리 장치로부터 메모리 제어기를 분리시키는 메모리 시스템에 관한 것으로, 특히, 버퍼 메모리 시스템에서 데이터, 상태, 명령, 및 어드레스와 같은 정보의 신뢰성있는 전송을 제공하기 위한 시스템 및 방법에 관한 것이다. 메모리 장치는 예를 들어, 다이내믹 랜덤 액세스 메모리(DRAM) 장치일 수 있다.
일반적인 메모리 시스템은 메모리 제어기 및 그에 접속된 DRAM과 같은 메모리 장치를 포함한다. 일부 시스템에서, 프로세서는 메모리 제어기 기능을 수행한다. 본 명세서에서 사용되는 메모리 제어기란 용어는 이러한 프로세서를 포함한다. 메모리 제어기 및 메모리 장치는 메모리 인터페이스를 사용해서 함께 연결되어 있다. 메모리 인터페이스는 메모리 제어기와 메모리 장치 간에 통신을 제공한다. 메모리 인터페이스는 어드레스 버스선, 명령 신호선, 및 데이터 버스선을 포함한다. 컴퓨터 성능 및 용량이 더 커지도록 요구됨에 따라 더 크고 빠른 메모리를 요구하게 된다. 그러나, 칩셋에 접속된 메모리 모듈의 수와 속도를 증가시킴에 따라, 결과적으로 전기 용량성 부하가 증가되어 메모리의 크기 및 속도를 실질적으로 제한하게 된다.
메모리 버스에 직접 연결된 메모리 장치의 결함은 메모리 장치와 메모리 제어기 사이에 분리된 전압 레벨이 없다는 것과, 메모리 버스와 메모리 장치 사이에 분리된 용량성 부하가 없다는 것이다. 이와 같이, 각 구성 성분은 동일한 인터페이스 전압 및 주파수로 동작하도록 요구된다. 따라서, 메모리 제어기는 이러한 파라미터들을 충족하는 특정한 메모리 장치와 동작하도록 제조된다. 역으로, 메모리 장치는 또한 동일한 인터페이스 전압 및 동작 주파수를 갖는 메모리 제어기에 의해서만 활용된다. 따라서, 메모리 제어기에 활용되는 메모리 장치는 메모리 제어기와 동일한 인터페이스 전압 및 동작 주파수를 갖는 장치로만 한정된다.
또한, 메모리를 통해 이동하는 신호의 주파수가 증가함에 따라, 메모리 제어기 또는 메모리 장치 중의 하나에서 유효한 시간 데이터와 외부의 시스템 또는 기준 클록 사이의 고유 지연은 매우 중요하게 된다. 메모리 제어기에 유효한 시간 데이터는, 판독 동작에서와 같이 메모리 제어기가 메모리 장치로부터 데이터를 대기할 때 중요하다. 메모리 장치에 유효한 시간 데이터는, 기입 동작에서와 같이 메모리 장치가 메모리 제어기로부터 데이터를 대기할 때 중요하다. 이 지연은 뒤따르는 클록 주기가 데이터를 오버랩하기에 충분히 크게 될 수 있다. 즉, 지연은 데이터가 1 주기 동안에 메모리 제어기 또는 메모리 장치에 대해 준비되지 못할 정도로 충분히 크게 되고, 이는 본질적으로 "비동시성(off-sync)"이 된다.
다른 메모리 시스템에서, "비동시성" 문제를 해결하기 위한 방법들이 개발되었다. 레지스터된 듀얼 인 라인 메모리 모듈("레지스터된 DIMM") 시스템과 같은 종래 기술의 설계는 이산적 위상 동기 루프 칩(discrete phase lock loop chip)을 활용함으로써 문제점을 해결했다. 레지스터된 DIMM 모듈로의 입력 클록은 이산적 칩으로 들어가고, 그 출력은 레지스터된 DIMM 시스템에서 레지스터를 구동하는데 사용된다. 그러나, 레지스터된 DIMM 시스템내의 메모리 제어기 및 메모리 장치는 동일한 인터페이스 전압 및 동작 주파수를 갖도록 제한된다. 레지스터된 DIMM 시스템에서 메모리 제어기에 맞도록 메모리 장치를 특별히 설계하는데 필요한 비용은, 기존의 다양한 구성 성분의 교환 가능성을 제한하는 것 뿐만 아니라, 높은 개발 비용을 요구한다. 따라서, 신뢰성있는 전송을 제공하고 클록-삽입 및 전달 지연을 줄일뿐만 아니라, 각 구성 성분이 동일한 인터페이스 전압 및 주파수로 동작하도록 요구되지 않는 메모리 시스템을 제공하는 시스템 및 방법이 필요하다.
도 1은 본 발명의 일 실시예에 따른 버퍼 메모리 시스템을 도시한 도면.
도 2는 본 발명의 실시예에서 버퍼 메모리 시스템이 기능하는 예를 도시하는 도면.
도 3은 본 발명의 일 실시예에 따른 내장된 클록 회로를 포함하는 버퍼링 구조를 도시하는 도면.
도 4는 본 발명의 일 실시예에 따른 내장된 클록 회로의 위상 동기 루프의 예를 도시하는 도면.
도 5는 본 발명의 일 실시예에 따른 버퍼 메모리 시스템을 도시하는 도면.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 프로세스를 도시하는 도면.
본 발명의 실시예들은 버퍼 메모리 시스템에서 데이터, 상태, 명령, 및 어드레스와 같은 정보의 신뢰성있는 전송을 제공하기 위한 시스템 및 방법에 관한 것이다. 도 1은 본 발명의 일 실시예에 따른 버퍼 메모리 시스템의 도면을 도시한다. 버퍼 메모리 시스템(100)은 메모리 제어기(110), 버퍼(120), 내장된 클록 회로(300), 및 메모리 장치(130 내지 145)를 포함한다. 버퍼(120)는 메모리 제어기(110)에 의해 나타나는 임피던스를 줄이는 기능을 갖는 외부 버퍼(들) 또는 레지스터(들)이다. 메모리 제어기(110)는 버퍼(120)에 연결되고, DRAM 장치와 같은 메모리 장치(130-145)에 또 연결된다. 버퍼(120)를 메모리 제어기(110)와 메모리 장치(130-145) 사이에 배치함으로써, 메모리 제어기(110)와 메모리 장치(130-145) 사이에서 데이터 및 정보를 전송하는 것이 용이하게 된다. 메모리 시스템(100)의 전기적 특성 또한 개선되어 더 큰 스케일링이 가능하게 된다. 버퍼(120) 및 메모리 장치(130-145)에 연결된 선들이 단일 선으로 표시되었지만, 표시된 각 선들은 사실상 다수의 선일 수 있다. 메모리 제어기(110)는, 예를 들어, 칩셋 중앙 처리 장치가 될 수 있고, 예를 들어, 데이터, 상태 정보, 어드레스 정보, 명령 정보등의 서로 다른 정보를 버퍼(120)를 통해 메모리 장치(130-145)에 전송하는데 적합하게 되어 있다. 메모리 제어기(110)는 또한 버퍼(120)를 통해 메모리 장치(130-145)로부터 데이터를 수신하는데 적합하게 되어 있다.
이 실시예에서, 버퍼(120)는 다수의 특정화된 버퍼들 또는 레지스터들(데이터를 버퍼링하기 위한 데이터 버퍼(123, 124); 및 메모리 제어기(110)로부터 전송된 어드레스 정보 및 명령 정보, 및/또는 메모리 장치(130-145)로부터 전송된 상태 정보를 버퍼링하기 위한 어드레스 및 명령 버퍼(122;ADDR/CMD 버퍼))을 포함한다. ADDR/CMD 버퍼(122) 내에 클록 회로(300)가 내장된다. ADDR/CMD 버퍼(122)는 입력 클록 또는 스트로브를 수신하고, 이는 내장된 클록 회로(300)에 인가된다. 출력 클록은 내장된 클록 회로(300)로부터 데이터 버퍼(123, 124)로 공급된다. 내장된 클록 회로(300)는 버퍼 메모리 시스템에 신뢰성있는 전송이 제공되도록 구현된다.
특히, 데이터 버퍼(123, 124)와 ADDR/CMD 버퍼(122)의 클로킹은 동기된다. 버퍼(200)를 메모리 제어기(110)와 메모리 장치(130-145) 사이에 설치하고 클록 회로(300)를 ADDR/CMD 버퍼(122)에 내장하여, 신뢰성 있는 전송이 제공되며 메모리 시스템(100)의 전기적 특성이 향상된다.
도 2는 본 발명의 실시예를 적용할 수 있는 버퍼 메모리 시스템의 예를 도시한다. 이 예에서, 메모리 제어기(110)는 마더보드(200) 상에 위치한다. 메모리 장치(130-145, 170-185)는 메모리 모듈(150, 155) 상에 위치한다. 메모리 모듈(150, 155)은 커넥터(160, 165)를 통해 마더보드(200)에 접속된다. 메모리 장치(130-145)는 제1 메모리 모듈(150) 상에 위치하고, 메모리 장치(170-185)는 제2 메모리 모듈(155) 상에 위치한다. 다른 실시예에서는 메모리 모듈(150, 155) 상의 메모리 장치(130-145, 170-185)의 구성이 다를 수 있으며, 메모리 제어기(110)는 도 2에 도시된 것보다 더 많거나 적은 메모리 장치들을 제어할 수 있다.
이 실시예에서, 버퍼(120, 125)는 메모리 모듈(150, 155)에 각각 위치하고, 클록 회로가 내장된 버퍼 모듈을 형성하여, 버퍼 메모리 시스템에 신뢰성 있는 전송을 제공한다. 그러나, 버퍼(120, 125)및 데이터 버퍼(123, 124)와 ADDR/CMD(122) 버퍼와 같은 버퍼(120, 125)의 개별 소자들의 배치는 도 2에 도시된 배치에 제한되지 않는다. 즉, 그것들은 메모리 모듈 상의 배치에 제한되는 것이다. 데이터와 명령/어드레스의 버퍼링은 또한 마더보드 장치(200) 혹은 외부(분리) 버퍼 상에서 수행될 수 있다. 일실시예에서, 외부(분리) 버퍼들을 이용하여 메모리 제어기(110)와 메모리 장치(130-145, 170-185)에 사용될 다른 전압과 주파수를 제공하도록 할 수 있다.
클록 회로를 ADDR/CMD(122) 버퍼에 내장하고 이 클록 회로가 데이터 버퍼(123, 124)로의 클록-스큐(clock-skew)를 제어하도록 함으로써, 버퍼 메모리 시스템의 데이터 버퍼(123, 124)와 ADDR/CMD(122) 버퍼를 전송 지연에 의한 오류 없이 정확히 클로킹할 수 있다. 도 3은 본 발명의 일실시예에 따라 내장된 클록 회로(300)를 포함하는 버퍼링 구조를 도시한다. 이 버퍼링 구조는 메모리 제어기와 메모리 장치를 상호접속하는 구조이다. 이 실시예에서, 버퍼링 구조는 2개의 데이터 버퍼(123, 124)와 ADDR/CMD(122) 버퍼를 포함한다. 다른 실시예에서, 버퍼링 구조는 좀 더 많거나 좀 더 적은 데이터 버퍼 및/또는 ADDR/CMMD 버퍼를 포함한다. 데이터 버퍼(123, 124)는 특히, 메모리 제어기와 메모리 장치간의 데이터 전송을 촉진시키는데 이용된다. ADDR/CMD(122) 버퍼는 특히, 메모리 제어기에서 메모리 장치로 전송되는 명령 정보와 어드레스 정보의 전송을 촉진시키는데 이용된다. ADDR/CMD 버퍼(122) 내에 클록 회로(300)가 내장된다. 입력 클록(10)은 ADDR/CMD 버퍼(122)에 인가된다. 입력 클록(10)은 메모리 제어기(110)나 외부 소스로부터 입력될 수 있다. 메모리 제어기(110)나 외부 소스에 이해 유입되는 클록은, 예컨대, 버퍼 메모리 시스템을 포함하는 컴퓨터 시스템을 위한 베이스 클록이 되거나, 혹은 메모리 제어기(110)를 위한 베이스 클록이 될 수 있다. 클록 회로(300)에서, 주로 소스 동기 시스템에서 데이터 버퍼(123, 124)와 ADDR/CMD 버퍼(122)에 상당히 다른 시간에 클록 신호들이 도착함으로써 발생하는 클록-스큐가 제거된다. 클록-스큐가 제거된 후, 출력 클록(20)이 클록 회로(300)로부터 출력된다. 클록 회로(300)는 입력 클록(10)과 동일한 위상을 갖도록 출력 클록(20)을 제어한다. 클록 회로(300)는 또한, 출력 클록(20)을 데이터 버퍼(123, 124)에 출력하는 클록 드라이버(310)에 결합된다. 따라서, 데이터 버퍼들(123, 124)과 ADDR/CMD 버퍼(122)는 클록 신호들에 의해 같은 위상 관계로 클록킹되어, 메모리 장치들이 필요한 신호들을 일 클록 명령으로 성공적으로 수신할 수 있게 해준다.
클록 회로(300)를 구현하기 위해 여러가지 방법들이 이용될 수 있다. 예를 들어, 제1 예의 방법은 지연 로크 루프(DLL)을 이용한다. 제2 예의 방법은 위상 동기 루프(PLL)을 이용한다. 제3 예의 방법은 지연 체인을 이용한다. DLL은 당해 기술 분야에 공지되어 있다. ADDR/CMD 버퍼(122) 내의 DLL은 기본적으로 입력 클록(10)을 수신하고 입력 클록을 ADDR/CMD 버퍼(122)에 시프트(즉, 시간 지연)한다. 시간 지연된 클록인, 출력 클록(20)은 데이터 버퍼들(123, 124)에 그들의 입력 클록들로서 공급된다. 이것은 데이터 버퍼들(123, 124)이 ADDR/CMD 버퍼(122)와 동기될 수 있도록 해준다. 데이터와 명령과 어드레스 정보는 시간이 변경되고, 메모리 장치들은 모든 것을 일 클록 명령 내에 수신한다. 공통으로 설치된 DLL은, D-타입 플립-플롭, RS 플립-플롭을 형성하는 교차-결합 NAND 게이트, AND 게이트, 및 고정 지연 회로를 포함한 위상 검출기와; 일련의 동일한 지연 소자들을 포함한 디지털 지연 라인과; 지연 소자당 일 스테이지를 갖는 라이트/레프트 레지스터와; 내부 클록 입력 및 출력 버퍼들을 포함할 수 있다. 작동 중에, DLL은 출력 신호의 타이밍을 제어하기 위해 지연 라인 (직렬로 연결되어 있음) 내에 더 많거나 적은 지연 라인 소자들을 도입한다.
본 발명의 실시예에 따르면, DLL은 데이터 버퍼들(123, 124)에 대한 클록-스큐를 제어하고 클록-삽입 및 전파 지연을 감소시키기 위해 클록 회로(300) 내에서 이용된다. DLL은 입력 신호와 피드백 출력 신호를 갖는다. DLL은 두 신호들 간의 지연을 비교하고 두 신호를 동기화하기 위해 지연 체인을 디지털적으로 세팅한다. 지연 체인에의 다수의 스테이지들이 존재하며, 예를 들어 일 스테이지는 10 피코초의 지연을 도입한다. 출력 신호와 입력 신호 간의 위상차는 연속적으로 검사되고, 적당한 지연을 유지하도록 제어된다. 본 실시예에서, DLL의 입력 신호는 입력 클록(10)이고, DLL의 출력 신호는 출력 클록(20)이다. DLL은 입력 클록(10)을 받는데, 이 입력 클록(10)은 ADDR/CMD 버퍼(122)에 클록킹을 제공하고, 입력 클록(10) 으로부터 발생된 출력 클록(20)의 위상을 제어한다. 따라서, DLL은 출력 클록(20)과 입력 클록(10)의 상대적인 위상 관계를 제어한다. 일 실시예에 있어서, DLL은 DLL의 입력, 즉 입력 클록(10)에 충분한 지연을 인위적으로 부가하여, DLL의 출력, 즉 출력 클록(20)의 위상을 DLL의 입력에 대해 360도 뒤처지게 만든다. 이러한 방법으로, 출력 클록(20)은 입력 클록(10)과 다시 정렬된다. 출력 클록(20)은 데이터 버퍼들(123, 124)로 출력되도록 구동되고, 데이터 버퍼들(123, 124)에 대한 입력 클록들로서 사용된다. 그 결과, 데이터 버퍼들(123, 124)에서 보여진 클록들은 ADDR/CMD 버퍼(122)에 들어오는 클록과 정확히 같은 위상 관계를 갖는다. DLL이 없으면, 클록 신호가 ADDR/CMD 버퍼(122)를 통과할 때 클록-삽입과 전파 지연이 클록 신호에 부가되어, 출력 클록의 위상이 어긋나게 될 것이다.
본 발명의 다른 실시예에 따르면, PLL이 동기화를 수행하기 위한 클록 회로(300)를 구현하는데에 활용된다. PLL은 PLL에로의 입력 신호와 PLL의 피드백 루프에 있는 전압-제어형 오실레이터의 출력 신호 간의 위상차의 위상 감지 검출에 기초한 폐쇄 루프 주파수 제어 시스템이다. PLL은 데이터 버퍼에 대한 클록-스큐(clock-skew)를 정확하게 제어하고 클록-삽입 및 전파 지연을 감소시키는 능력을 클록 회로(300)에게 준다. 도 4는 본 발명의 실시예에 따른 내장형 클록 회로의 위상 동기 루프의 예를 도시한다. PLL은 위상 비교기(400), 로우-패스 필터(410), 증폭기(420), 및 전압-제어형 오실레이터(VCO)(430)를 포함한다. VCO(430)는 피드백 루프에 있다. PLL은 입력 신호를 수신하여 출력 신호를 제공한다. 본 실시예에서, 입력 신호는 입력 클록(10)이고, 출력 신호는 출력 클록(20) 이다. 위상 비교기(400)는 입력 클록(10)의 위상을 VCO(430)의 출력의 위상과 비교한다. 두 위상이 다르다면, 위상 비교기(400)는 위상 에러 신호를 생성하는데, 위상 에러 신호는 로우-패스 필터(410)에 의한 로우-패스 필터링과 증폭기(420)에 의한 증폭 후에, VCO 주파수를 입력 주파수의 방향으로 구동하기 위해 사용된다. PLL이 "로크(locked)"되면, 출력 신호의 주파수와 위상은 입력 신호의 것과 동일하다. 입력 신호의 위상이 변화하면, 출력 신호의 위상이 뒤따른다.
예를 들어, VCO(430)는 링-오실레이터 타입이거나 멀티바이브레이터 타입일 수 있다. 예를 들어, 위상 비교기는 밸런싱 버퍼들 및 고도로 밸런싱된 D-타입 플립-플롭의 세트일 수 있다. DLL을 사용하는 것에 비해, PLL을 사용하는 이점은 PLL이 보다 정확하다는 것이다. DLL에서와 같이 지연 소자들을 10 또는 50 피코초 증분되게 하는 대신, PLL은 훨씬 더 정확하다. 그러나, 메모리와 같은 디지털 시스템에서, 아날로그 특성을 갖는 PLL은 대부분 디지털 디자인에 아날로그 디자인 복잡성을 도입할 수 있다. PLL은 DLL보다 더 크고 더 복잡한 회로이나, 클록 회로(300)에 더 정밀한 제어를 한다.
다른 실시예에서는, DLL 또는 PLL을 내장형 클록 회로에 설치하는 대신, 지연 체인이 DLL 또는 PLL과 유사한 방식으로 지연을 도입하도록 이용된다. 지연 체인은 당해 기술 분야에 공지되어 있다. 일 실시예에서, 지연은 보상형 지연이다. 지연 체인은 다수의 지연 소자들을 포함하고, 각 지연 소자는 고정된 시간 주기를 갖는다. 버퍼 메모리 시스템의 상태에 따라, 지연은 내부-회로 지연 소자의 개수를 조정함으로써 제어된다. 신호의 전파에 영향을 주는 버퍼 메모리 시스템의 상태는 연속적으로 감시되고 그에 따라 지연이 조절된다.
도 5는 본 발명의 다른 실시예에 따른 버퍼 메모리를 도시하며, ADDR/CMD 버퍼가 메모리 장치들에 클록들을 구동하기 위해 사용된다. 본 실시예에서, 버퍼링 구조 - 데이터 버퍼들(123, 124)과 ADDR/CMD 버퍼(122)를 포함함 -와, DRAMs와 같은 메모리 장치들(1-8)이 메모리 모듈(150) 내에 수용된다. 메모리 제어기는 데이터, 상태 정보, 어드레스 정보 및 명령 정보와 같은 정보를 버퍼링 구조를 통해 메모리 장치들(1-8)에 전송하도록 된다. 메모리 제어기는 또한 메모리 장치들(1-8)로부터 버퍼링 구조를 통해 데이터를 수신하도록 된다. ADDR/CMD 버퍼(122) 내에는, 클록 회로(300)와 클록 구동기(310)가 내장되어 있다. 입력 클록이나 스트로브는 ADDR/CMD 버퍼(122)에 입력되어 내장된 클록 회로(300)를 통과한다. 그런 다음, 내장된 클록 회로(300)는 출력 클록을 데이터 버퍼들(123, 124)과 메모리 장치들(1-8)에 출력한다. 내장된 클록 회로(300)는 데이터 버퍼들(123, 124)과 메모리 장치들(1-8)의 클록킹이 ADDR/CMD 버퍼(122)와 동기화되도록 하는 것과 같은 신뢰할만한 전송이 제공되도록 구현된다.
본 실시예에서는, 클록 구동기(310)가 클록 회로(300)로부터의 출력 클록(20)을 데이터 버퍼들(123, 124)에 구동할 뿐만 아니라, 클록 구동기(310)가 출력 클록(20)을 메모리 장치들(1-8)에 구동한다. 클록 구동기(310)는 바람직하게 몇개의 출력 클록 구동기들로 구성된다. 실제로, 클록 회로는 클록을 모듈 내로 버퍼링하고 그 클록의 다수의 복사본들을 메모리 장치들(1-8)에 제공한다. 예를 들어, 클록 회로(300)는 PLL, DLL, 또는 지연 체인을 이용하여 구현될 수 있다. PLL을 이용하는 경우에, 버퍼된 PLL-제어 클록이 메모리 장치(1-8)에 제공되어, 클록킹 보존을 제공하고 클록-삽입 지연을 방지한다. 한편, 클록 회로(300)가 메모리 장치(1-8) 및 데이터 버퍼(123, 124)로 가는 클록에 대해 상이한 지연을 설정하는, 대안적인 클록킹 구조가 제공될 수 있다. 예컨대, 메모리 장치(1-8)가 참조하는 클록은 데이터 버퍼(123, 124)가 참조하는 클록보다 100 피코초 늦도록 설정될 수 있다. 이에 따라 메모리 장치(1-8)에 100피코초 만큼 더 셋업시간이 제공된다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 동작 프로세스를 도시한다. 메모리 시스템은 메모리 제어기, 데이터 버퍼, ADDR/CMD 버퍼, 내장 클록 회로 및 메모리 장치를 포함한다. 블록(P600)에서, 데이터는 메모리 제어기로부터 데이터 버퍼를 통해 메모리 장치로 전송된다. 다른 실시예에서, 데이터는 메모리 장치로부터 데이터 버퍼를 통해 메모리 제어기로 전송된다. 블록(P610)에서, 어드레스 정보 및 명령 정보가 메모리 제어기로부터 ADDR/CMD 버퍼를 통해 메모리 장치로 전송된다. 블록(P620)에서, ADDR/CMD 버퍼는 입력 클록을 수신한다. 입력 클록에 기초하여, ADDR/CMD 버퍼는 블록(P630)내에 출력 클록을 생성한다. 블록(P640)에서, ADDR/CMD 버퍼는 데이터 버퍼에 대한 입력 클록으로서 데이터 버퍼에 출력 클록을 제공한다. 본 발명의 다른 실시예에서, 전술한 프로세스가 출력 클록을 메모리 장치에 더 제공하는 ADDR/CMD 버퍼를 포함하도록 확장된다.
본 발명은 메모리 장치를 메모리 제어기로부터 분리시키는 고속, 저 비용의 버퍼를 사용하는 것에 기초한다. 본 발명의 실시예 및 전술한 방법은 데이터 및 명령/어드레스 클록킹이 버퍼내, 바람직하게는 어드레스 및 명령 버퍼내에 내장된 클록 회로를 이용하여 수행되도록 한다. 이 클록킹 구조는 데이터 및 명령/어드레스가 버퍼를 지나 신뢰성 있게 전송되도록 한다. 이러한 클록킹 구조의 이점은 데이터 버퍼 및/또는 메모리 장치로의 클록-스큐를 정확하게 제어할 수 있는 능력을 갖는다는 것이다. 또한, 이것은 메모리 시스템을 고주파수로 운용할 수 있는 능력을 제공한다. 또한, 클록킹 정확성을 개선하고, 클록킹 집중을 유지하며, 어드레스 및 명령 버퍼(122)내에 클록 회로를 내장하여 부가적인 비용 및 모듈 공간도 절감된다. 전술한 시스템의 요건을 충족시키는 PLL 또는 DLL이 내장 클록 회로에 부가된다. 메모리 장치로 클록을 구동하는데 필요한 외부 PLL 및 DLL은 불필요하다.
전술한 설명은 본 발명의 특정 실시예에 따라 기술되었지만, 다양한 변형례가 본 발명의 사상을 벗어남이 없이 실시될 수 있음을 알 수 있다. 예컨대, 클록 회로(300)는 데이터 버퍼내에 설치되어 독립적으로 동작할 수 있다. 첨부된 특허청구범위는 본 발명의 사상 및 범주내의 다양한 변형례를 포함한다. 따라서, 현재 개시된 실시예는 제한적이 아닌 예시적인 것이며, 전술한 설명보다는 첨부된 특허청구범위에 의해 나타나는 본 발명의 범위 및 특허청구범위와 동등한 의미 및 범위내의 모든 변경례가 여기 포함된다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 데이터를 저장하기 위한 적어도 하나의 메모리 장치,
    데이터, 어드레스 정보, 및 명령 정보를 상기 적어도 하나의 메모리 장치에 송신하고, 상기 적어도 하나의 메모리 장치로부터 데이터를 수신하는, 상기 적어도 하나의 메모리 장치를 제어하기 위한 메모리 제어기,
    상기 적어도 하나의 메모리 장치 및 상기 메모리 제어기의 외부에 위치하며, 상기 적어도 하나의 메모리 장치와 상기 메모리 제어기를 상호접속하는 적어도 하나의 데이터 버퍼,
    상기 적어도 하나의 메모리 장치 및 상기 메모리 제어기의 외부에 위치하며, 상기 적어도 하나의 메모리 장치와 메모리 제어기를 상호접속하는 어드레스 및 명령 버퍼(addr/cmd 버퍼), 및
    상기 addr/cmd 버퍼에 내장된 클록 회로로서, 입력 클록을 취하고 상기 적어도 하나의 데이터 버퍼에 출력 클록을 출력하여 상기 적어도 하나의 데이터 버퍼로의 클록-스큐를 제어하는 클록 회로
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 내장된 클록 회로는 지연 로크 루프(DLL)를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제7항에 있어서, 상기 내장된 클록 회로는 위상 동기 루프(PLL)를 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제7항에 있어서, 상기 내장된 클록 회로는 지연 체인을 포함하는 것을 특징으로 하는 메모리 시스템.
  11. 제7항에 있어서, 상기 적어도 하나의 메모리 장치는 동적 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 시스템.
  12. 제7항에 있어서, 상기 적어도 하나의 메모리 장치와 상기 데이터 버퍼가 메모리 모듈 내에 하우징되는 것을 특징으로 하는 메모리 시스템.
  13. 제7항에 있어서, 상기 버퍼가 컴퓨터 시스템의 마더 보드 상에 상주하고, 상기 적어도 하나의 메모리 장치가 메모리 모듈 내에 하우징되는 것을 특징으로 하는 메모리 시스템.
  14. 메모리 제어기와 메모리 장치를 상호접속하는 버퍼링 장치에 있어서,
    상기 메모리 장치 및 상기 메모리 제어기의 외부에 위치하는 적어도 하나의 데이터 버퍼 - 상기 메모리 제어기는 상기 메모리 장치를 제어함 -,
    상기 메모리 제어기로부터 상기 메모리 장치로의 명령 정보 및 어드레스 정보의 전송을 원활하게 하도록, 상기 메모리 장치 및 상기 메모리 제어기의 외부에 위치하는 어드레스 및 명령(addr/cmd) 버퍼, 및
    상기 addr/cmd 버퍼 내에 내장된 클록 회로로서, 입력 클록을 취하고 상기 적어도 하나의 데이터 버퍼에 출력 클록을 제공하여 상기 적어도 하나의 데이터 버퍼로의 클록-스큐를 제어하는 클록 회로
    를 포함하는 것을 특징으로 하는 버퍼링 장치.
  15. 제14항에 있어서, 상기 클록 회로는 또한 출력 클록을 상기 메모리 장치로 제공하여 상기 메모리 장치로의 클록-스큐를 제어하는 버퍼링 장치.
  16. 제14항에 있어서, 상기 출력 클록을 상기 적어도 하나의 데이터 버퍼로 구동시키기 위한 클록 드라이버를 더 포함하는 것을 특징으로 하는 버퍼링 장치.
  17. 제14항에 있어서, 상기 클록 회로는 지연 로크 루프(DLL)를 포함하는 것을 특징으로 하는 버퍼링 장치.
  18. 제14항에 있어서, 상기 클록 회로는 위상 동기 루프(DLL)를 포함하는 것을 특징으로 하는 버퍼링 장치.
  19. 제14항에 있어서, 상기 클록 회로는 지연 체인을 포함하는 것을 특징으로 버퍼링 장치.
  20. 메모리 제어기, 메모리 장치, 데이터 버퍼, 및 어드레스 및 명령(addr/cmd) 버퍼를 포함하는 메모리 시스템을 동작시키는 방법에 있어서,
    상기 메모리 제어기로부터 상기 데이터 버퍼를 경유하여 상기 메모리 장치로, 또는 상기 메모리 장치로부터 상기 데이터 버퍼를 경유하여 상기 메모리 제어기로 데이터를 전송하는 단계 - 상기 데이터 버퍼는 상기 메모리 장치 및 상기 메모리 제어기의 외부에 위치하며, 상기 메모리 제어기는 상기 메모리 장치를 제어함 - ,
    상기 메모리 제어기로부터 addr/cmd 버퍼를 경유하여 상기 메모리 장치로 어드레스 정보 및 명령 정보를 송신하는 단계 - 상기 addr/cmd 버퍼는 상기 메모리 장치 및 상기 메모리 제어기의 외부에 위치함 - ,
    상기 addr/cmd 버퍼에 내장된 클록 회로에 의한 입력 클록을 수신하는 단계,
    상기 입력 클록에 기초하여 상기 addr/cmd 버퍼에 내장된 상기 클록 회로에 의해 제1 클록을 발생하는 단계, 및
    상기 addr/cmd 버퍼에 내장된 상기 클록 회로로부터 상기 데이터 버퍼로 제1 출력 클록을 제공하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서,
    입력 클록에 기초하여 상기 addr/cmd 버퍼에서 제2 출력 클록을 발생하는 단계,
    상기 addr/cmd 버퍼로부터 상기 메모리 장치로 출력 클록을 출력하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서,
    상기 제1 출력 클록 및 제2 출력 클록은 주파수 및 위상이 동일한 것을 특징으로 하는 방법.
  23. 제20항에 있어서, 상기 제1 출력 클록은 상기 적어도 하나의 데이터 버퍼 및 상기 addr/cmd 버퍼 중 하나에 내장된 지연 로크 루프(DLL)에 의해 발생되는 것을 특징으로 하는 방법.
  24. 제20항에 있어서, 상기 제1 출력 클록은 상기 적어도 하나의 데이터 버퍼 및 상기 addr/cmd 버퍼 중 하나에 내장된 위상 동기 루프(PLL)에 의해 발생되는 것을 특징으로 하는 방법.
  25. 제20항에 있어서, 상기 제1 출력 클록은 상기 적어도 하나의 데이터 버퍼 및 상기 addr/cmd 버퍼 중 하나에 내장된 지연 체인에 의해 발생되는 것을 특징으로 하는 방법.
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