TW542957B - System and method for providing reliable transmission in a buffered memory system - Google Patents

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542957 A7 B7 五、發明説明（1 ) 1. 發明背景·· 本發明概有關於一種採用緩衝結構以將記憶體控制器隔 離於記憶體裝置之記憶體系統，更特別是關於一種在一緩 衝記憶體系統中提供-即如資料、狀態、指令和位址-可 靠的資訊傳輸作業之系統與方法。該記憶體裝置可爲例如 動態性隨機存取記憶體（DRAM)裝置。 2. 相關技藝説明: 典型的記憶體包括記憶體控制器與記憶體裝置，如 DRAM，及耦接於此者。在一些系統裡，處理器執行許多 的記憶體控制器功能。在本文中所用者，該名詞記憶體控 制器包含該款處理器。該記憶體控制器與記憶體裝置係經 一記憶體介面所併同耦接。該記憶體介面可提供記憶體控 制器與記憶體裝置之間的通訊。該記憶體介面内含有位址 匯流排線路、指令信號線路和資料匯流排線路。而隨著對 於更高電腦效能與容量的需求日漸增加，導致要求更大和 更快的記憶體。不過，由於運作速度與連接於該晶片組的 記憶體模組數量增加，故其最終擴增的電容負載或將會對 記憶體大小及速度造成實質性限制。 記憶體裝置直接地連接到記憶體匯流排其一缺點，即爲 該記憶體裝置與該記憶體控制器之間並無電壓水準隔離作 ^用，且該記憶體匯流排和該記憶體裝置亦無電容負載隔離 作用。據此，即須要求各項元件按於相同的介面電壓及頻 率所運作。因此，該記憶體控制器係經製造俾以運作於特 定且符合該等參數的記憶體裝置。反之，各記憶體裝置也 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 542957 A7 ______ B7 五、發明説明（2~) ' ~~ 僅能利用具有相同介面電壓及作業頻率的記憶體控制器。 從而該些可運用於記憶體控制器之記憶體裝置，即須被限 制爲僅該等具有與該記憶體控制器相同之介面電壓及作業 頻率者。 此外，f过著化號行旅記憶體的頻率提高，外部、系統或 參考時脈’以及對於記憶體控制器或是記憶體裝置爲有效 之時間資料兩者間的内含性延遲也會變成一項關鍵條件。 當？己憶體控制器正期待著來自於記憶體裝置的資料時，即 如在謂取作業狀態下者，對記憶體控制器爲有效之時間資 料就會很重要。當記憶體裝置正期待著來自於記憶體控制 器的資料時，即如在寫入作業狀態下者，對記憶體裝置爲 有效之時間資料就會很重要。這個延遲可爲夠大而使得下 一個時脈週期疊覆住該項資料。換言之，延遲會變得足夠 大’而使得無法在一個週期裡對記憶體控制器或記憶體裝 置備妥貝料，而這基本上就會變成"出離同步,，。 在其他的1己憶體系統裡，既已發展出解決這項”出離同 步’’問題的方法。如暫存雙内線記憶體模組（"registered DIMM”）系統的先前技藝設計，即已藉由採用離散鎖相迴 路晶片來針對解決該等問題。通往該暫存DIMM模組的輸 入時脈會進入該離散晶片内，而該者輸出爲會被用來驅動 该暫存DIMM系統内的暫存器。然而，該暫存mMM系統 内的記憶體控制器和記憶體裝置會受到須具有相同介面電 壓及作業頻率的限制。特定地要求經設計之記憶體裝置必 須相符於該暫存DIMM系統内記憶體控制器並反是之成 本紙張尺度適用巾a a家標準(CNS) Μ規格(mgχ 297公董)

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五、發明説明（1 ) S 本’會造成高發展費用支出，同時限制了各式現存記悻體 π件間的互通性。因此，即有需要一種提供記憶體系統的 系統及万法’能夠不僅提供可靠傳輸作業且降低時脈插置 ”傳播延遲’並且不會要求各個元件須按於相同介面電壓 及頻率而運作。 圖式簡單説明 圖1爲説明根據本發明一具體實施例之緩衝記憶體系統 圖式； 圖2説明於其中本發明具體實施例可運作之緩衝記憶體 系統的ΤΓ範性範例； 圖3描述根據本發明一具體實施例而含有_歲人時脈電 路之緩衝結構圖式； 圖4説明根據本發明_具體實施例之嵌人時脈電路鎖相 迴路的TF範性範例； 圖5描述根據本發明一具體實施例之緩衝記憶體系統； 以及 圖6爲説明根據本發明一具體實施例之記憶體系統的操 作程序。 發明詳細説明 本發明具體實施例係針對—種在緩衝記憶❹統中提供 -即如資料、狀態、指令和位址一可靠的資訊傳輸作業之 系統與万法。圖1爲說明根據本發明具體實施例之緩衝記 憶體系統圖式。該缓衝記憶體系統100含有一記憶體控制 器110、一緩衝器120、一嵌入時脈電路300和一記憶體 -6 -

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策置ΐυυ-145。該蜂免纪，、 邊衝器1 2 〇爲（多個）具有可減少由該 憶體控制器1 1 〇所窣貝阳P^ ^ λα aL . 4 τ'見阻彳几 < 功能的外部缓衝器戋叔 器。該記憶體控制器UW接於該緩衝器12〇\ = 者又曰》進步耦接到像是DRAM裝置的記憶體裝置13〇_ 145。藉由知孩緩衝器i 2 〇置放於該記憶體控制器η 〇和 各记隐恤裝I 130-U5之間，可有助於該記憶體控制器 1、1〇和各記憶體裝置130_145間的資料和資訊傳送作業。 该記憶體系統1 〇 〇的電子特徵可因此獲得改善，並可供允 進行較顯著的擴充。雖然在此係按繪至該緩衝器i 2 0與至 各記憶體裝置13(M45之單一線段來表示連接線路，^過 各f所表示之線路實際上確可爲多數條線路。該記憶體控 制器1 1 0可爲例如一晶片組中央處理單元，且經調接以透 過該緩衝器120，來傳送不同資訊—如資料、狀態資訊、 位址資訊、指令資訊—給該等記憶體裝置13〇_145。該記憶 體控制器1 1 0可進一步經調接以透過該緩衝器i 2 〇接收來 自於該緩衝器1 2 0的資料。 在本具體實施例中，該緩衝器〗2 〇含有數個特定緩衝器 或暫存器：資料緩衝器！ 23、124俾以缓衝資料；和位址 與指令緩衝器122 (ADDR/CMD緩衝器），俾以緩衝從該記 憶體控制器1 1 0處所傳來的位址資訊與指令資訊，及/或 從該等記憶體裝置130-145處所傳來的狀態資訊。在該 ADDR/CMD緩衝器122中’嵌入有一時脈電路3〇〇。該 ADDR/CMD緩衝器1 2 2可接收一個會被施加到該嵌入時脈 免路300之内的輸入時脈或閃訊。之後，會將來自於該嵌 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 542957 A7

入時脈電路3 Ο 0處的輸出時脈供應給資料緩衝器丨2 3、 1 2 4。可貫作该嵌入時脈電路3 〇 〇，俾以提供緩衝記憶體 系統内的可靠傳輸作業。特別是，該等資料缓衝器^ 2 3、 124的計時會同步於該addr/CMD緩衝器122者。而將置 放該緩衝器1 2 0於該記憶體控制器丨丨〇與該等記憶體裝置 130-145之間’並且將該時脈電路3 〇〇嵌入於該addr/Cmd 缓衝器1 2 2内兩者加以合併，即可改善該記憶體系統1 〇 〇 的電子特徵，且同時提供可靠的傳輸作業。 圖2爲説明於其中本發明具體實施例可運作之緩衝記憶 體系統的示範性範例。在該範例中，該記憶體控制器1 1 〇 駐藏於一主機板200内。該等記憶體裝置no-145、170-185則駐藏於記憶體模組} 5 〇、1 5 5内。該等記憶體模組 1 5 0、1 5 5係透過該等連接器1 6 0、1 6 5而連接到該主機 板200。該等記憶體裝置13〇-145駐藏於該第一記憶體模 組1 5 0内，而該等記憶體裝置17〇-185則駐藏於該第二記 憶體模組1 5 5内。在其他具體實施例中，該等記憶體裝置 130-145，170_185在該等記憶體模組1 5 0、1 5 5上的組態 可與此不同，並且該記憶體控制器1 1 0可控制比起圖2所 示者爲較多或較少的記憶體裝置。 在本具體實施例中，該等緩衝器1 2 0和1 2 5分別地駐藏 於該等記憶體模組1 5 0和1 5 5内，可產生經緩衝模組，而 其中嵌入有一時脈電路，俾以提供緩衝記憶體系統内的可 靠傳輸作業。然而，該等緩衝器120、125和該等緩衝器 1 2 0、1 2 5的個別元件，像是該等資料緩衝器1 2 3、1 2 4 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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線 542957 A7 B7 五、發明説明（6 ) 與該ADDR/CMD緩衝器1 2 2，貝U不受限於如圖2的置放方 式。換言之，該等並不限於放置在該記憶體模組上。資料 和指令/位址緩衝作業亦可在該主機板裝置2 0 0上，或是 在外部（離散）緩衝器上來執行。在一具體實施例中，可利 用多個外部（離散）緩衝器，以承允該記憶體控制器1 1 0和 該等記憶體裝置130-145、170-185所採行之不同電壓及頻 率。 可藉由將該時脈電路嵌入於ADDR/CMD缓衝器1 2 2内， 並且讓該時脈電路控制時脈斜傾於該等資料緩衝器1 2 3、 1 2 4的方式，來實作出在該緩衝記憶體系統内的對該等資 料緩衝器123、124和該ADDR/CMD缓衝器1 2 2進行正確 計時，而不致引入因傳播延遲所造成的錯誤。圖3即爲描 述根據本發明一具體實施例而含有一嵌入時脈電路300之 緩衝結構圖式。該缓衝結構可互接記憶體控制器與記憶體 裝置。在本具體實施例中，該緩衝結構包含兩個資料緩衝 器1 2 3、1 2 4，和一 ADDR/CMD緩衝器122。在其他具體 實施例中，該緩衝結構可包含較多或較少的資料緩衝器及 /或ADDR/CMD緩衝器。除其他目的外，該等資料緩衝器 1 2 3、1 2 4會被用來協助記憶體控制器與記憶體裝置間的 資料傳輸。而除其他目的外，該ADDR/CMD缓衝器1 2 2會 被用來協助從該記憶體控制器到該記憶體裝置的指令資訊 與位址資訊傳輸。該嵌入時脈電路3 0 0係被嵌入於該 ADDR/CMD緩衝器122之内。在此會將一輸入時脈10施 加於該ADDR/CMD緩衝器1 2 2。該輸入時脈1 0可爲從該 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 542957

1己憶體控制器1 1 ο，或爲從一外部來源所驅動。這個由該 記憶體控制器1 1 0或一外部來源所驅動的時脈，可爲例如 像是含有孩緩衝記憶體系統之電腦系統的基底時脈，或是 孩記憶體控制器1 1 〇的基底時脈。在該時脈電路3 〇 〇中， 可消除掉通常是因在來源同步系統内，時脈信號竟在顯著 不同時刻抵達該等資料緩衝器〗2 3、i 2 4和該ADDR/CMD 緩衝器1 22處時所造成的時脈斜傾情況。而在消除掉時脈 斜傾情況後，會從該時脈電路3 〇〇輸出一輸出時脈2〇。該 時脈電路300可控制該輸出時脈2〇以具有和該輸入時脈 1 〇相同的相位。該時脈電路3 〇 〇可進一步被耦接到一時脈 驅動器310，該者將該輸出時脈2〇可驅動至該等資料緩衝 器1 2 3、1 2 4。如此該等資料緩衝器1 2 3、1 2 4和該 ADDR/CMD緩衝器122會被具有相同相位關係的時脈信號 所計時，使得記憶體裝置尹按單一時脈指令來成功地接收 到所需要的信號。 可利用各種方法來實作^該時脈電路3 0 0。例如，第一説 明性方法即採用一鎖延迴路（D L L )。第二説明性方法則 採用一鎖相迴路（PLI^)。而第三説明性方法則採用一延遲 鏈。D L L係一業泰眾知方法。該ADDR/CMD緩衝器1 2 2中 的D L L基本上會接收該輸入時脈1 〇，並於該ADDR/CMD 緩衝器1 2 2内將該輸入時脈予以位移（如時間延遲）。而經 時間延遲之時脈，即該輸出時脈2 0，會被饋送至該等資 料緩衝器123、124作爲其等之輸入時脈。這可讓該等資 料緩衝器123、124同步於該ADDR/CMD緩衝器1 2 2。資 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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出項’即該輸出時脈20，的相位爲該DLL輸入項之後 360度。如此’該輸出時脈2〇可後返對齊於該輸入時脈 10 ° 4輸出時脈20會被驅動離於該等資料緩衝器丨23、 124 ’並被用來作爲該等資料緩衝器123、124的輸入時 脈。故該等資料緩衝器丨2 3、1 2 4所得視之時脈，將會具 有與進入該ADDR/CMD緩衝器1 2 2完全相同的相位關係。 如典該D L L ’則當該時脈信號通過該ADDR/CMD緩衝器 122時，時脈插置和傳播延遲會增入該時脈信號内，使得 輸出信號變成相位離偏。 根據本發明另一具體實施例，係利用PLL來實作該時脈 電路3 0 0以執行同步作業。Pll爲一封閉迴路頻率控制系 統’該者係依據於對該P L L之輸入信號，與該p L L饋返回 路裡電壓控制震盪器之輸出信號兩者間相位差的相位敏感 性偵測作業。該PLL可提供該時脈電路3 0 0得以正確地控 制朝向該資料缓衝器的時脈歪斜，並減少時脈插置和傳播 延遲之功能。圖4即爲説明根據本發明一具體實施例之嵌 入時脈電路鎖相迴路的示範性範例。該P L L含有一相位比 較器4 0 0、一低通濾波器4 1 0、一放大器4 2 0和一電壓控 制震皇器（VCO) 430。該VCO 430爲一饋返迴路。該PLL 接收輸入信號並提供一輸出信號。在本具體實施例中，該 輸入信號爲該輸入時脈1 0而該輸出信號爲該輸出時脈 2 0。該相位比較器4 0 0比較該輸入時脈1 0的相位與該 VCO 430的相位。假使兩者相位不同，則該相位比較器 4 0 0會產生一相位誤差信號，而在經過該低通濾、波器4 1 〇 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 542957 A7 一 _ B7 五、發明説明（11 ) 1 2 4以及一 ADDR/CMD缓衝器1 2 2 -和像是D R A Μ之記憶 體裝置1 - 8，會被承載於一記憶體模組丨5 〇内。一記憶體 控制器既經調接，以透過該緩衝結構，而將如資料、狀態 資訊、位址資訊與指令資訊等資訊傳送給該記憶體裝置 1 - 8。該記憶體控制器可進一步調接以透過該緩衝結構而 接收來自於該記憶體裝置1 - 8的資料。在該ADDR/CMD緩 衝器122内，既已嵌入有一時脈電路3〇〇與一時脈驅動器 310。一輸入時脈或閃訊會進入該ADDR/CMD緩衝器 122，並通過該嵌入時脈電路300。該嵌入時脈電路3〇〇 接著會將一輸出時脈輸出給該等資料缓衝器123、124和 該記憶體裝置1 - 8。該嵌入時脈電路3 〇 〇係經實作，而能 夠提供像是讓該等資料緩衝器1 2 3、1 2 4和該記憶體裝置 1- 8得以同步於該ADDR/CMD緩衝器122之可靠傳輸作 業。 在該具體實施例裡，該時脈驅動器3 1 〇並非只有將該輸 出時脈20從該時脈電路300驅動到該等資料緩衝器123、 124，該時脈驅動器310也會將該輸出時脈2〇驅動到該記 憶體裝置1 - 8處。該瘦絶驅動赛3 1 0最好是含有數個輸出 時脈驅動器。事實上，該時脈電路可緩衝進入諸模組内的 …_時脈，並提供多個時脈拷貝至該記憶體裝置1 · 8處，而改 善對該記憶體裝置1 - 8的計時正確性。可利用例如像是 PLL、DLL或是延遲鏈來實作該時脈電路3〇〇。在爲利用 PLL的情況下，可供置一經緩衝之pll-控制時脈給該記 隐m裝置1_ 8，俾以&供計時整合性並避免計時插置延延 -14 -

542957 A7 B7 五、發明説明（12 ) 遲。另一方面，可提供一種替代性計時法則，其中該時脈 電路3 0 0會對朝向該記憶體裝置1 - 8及前往該等資料緩衝 器1 2 3、1 2 4的時脈設定以不同延遲値。例如，可將該記 憶體裝置1 - 8所察看到的時脈，設定成後緩於該等資料緩 衝器1 2 3、1 2 4所察看到的時脈100 pico秒。這會讓該記 憶體裝置1 - 8擁有更多的設定時間。 圖6爲説明根據本發明一具體實施例之記憶體系統的操 作程序。該記憶體系統包括一記憶體控制器、一資料緩衝 器、一 ADDR/CMD緩衝器、一嵌入時脈電路及一記憶體裝 置。在區塊P 6 0 0中，資料係透過該資料緩衝器而被從該 記憶體控制器傳送到該記憶體裝置。而在其他具體實施例 裡，資料可透過該資料緩衝器而被從該記憶體裝置傳送到 該記憶體控制器。在區塊P610中，透過該ADDR/CMD緩 衝器將位址資訊與指令資訊從該記憶體控制器傳送到該記 憶體裝置。在區塊P620中，該ADDR/CMD緩衝器會收到 一輸入時脈。而根據該輸入時脈，該ADDR/CMD缓衝器可 在區塊P630處產生一輸出時脈。在區塊P640裡，該 ADDR/CMD緩衝器將該輸出時脈提供給該資料緩衝器，以 作爲該資料緩衝器的輸入時脈。在本發明其他具體實施例 中，上述程序可擴展爲包括該ADDR/CMD緩衝器可進一步 將該輸出時脈提供给該記憶體裝置。 本發明係依據利用高傳速、低成本緩衝器以將記憶體裝 置隔離於記憶體控制器。及如前文設述之本發明與方法具 體實施例可供允利用一經嵌入於該等緩衝器内之時脈電路 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 542957 A7 B7 五、發明説明（13 ) 來執行資料與指令/位址計時，而尤以位在該位址和指令 緩衝器内爲佳。這項計時法則可讓資料及指令/位址可靠 地傳送越於諸緩衝器間。該計時法則的優點在於能夠正確 地控制向於該些資料緩衝器及/或記憶體裝置的時脈歪斜 問題。而這又會提供能夠按高頻方式來操作該記憶體系統 的把力。除改善該計時正確性並維持該計時整合性以外， 亦可藉由將該時脈電路嵌入於該ADDR/CMD缓衝器i 2 2内 的方式，來節省額外的成本與模組空間。滿足於該系統要 求的PLL或DLL會被併合於該嵌入時脈電路内。無須外 邵的PLL或DLL來將時脈驅動至該等記憶體裝置。 斗本發明雖如前文係按特定具體實施例所述，然應瞭解可 耆手於眾多修改方式而無虞悖離其精神。例如，可將該時 脈電路3 0 0置放在該些資料緩衝器内且獨立運作。後=申 請專利範圍係爲涵蓋該等確仍落屬本發明眞實範圍血精神 心内的修改方式。因之，自任何方面而言，本揭諸款具體 實施例應僅得視屬説明性而非具限制性， 載申請專利範圍所㈣，而非前揭名，同係按後 等申請專利範圍等同項目之意義與範料=有歸屬於孩 含納於内。 ，的變化自應被視爲 -16-

Claims (1)

1. 542957 A B c D 申請專利範圍 L 一.種記憶體系統，包含： 至少一記憶體裝置，用以儲存資料； 一記憶體控制器，可送出資訊給該至少一記憶體装 置，並且接收來自於該至少一記憶體裝置的資料； —第一緩衝器，互連於該至少一記憶體裝置及該記憶 體控制器；以及 一時脈電路，内嵌於該第一緩衝器内，其中該時脈電 路可取得一輸入時脈，並對該至少一記憶體裝置輸出一 第一輸出時脈，俾控制至該至少一記憶體裝置的時脈歪 斜。 2.如申請專利範圍第i項之記憶體系統，其中更包含一第 二緩衝器，互連於該等至少一記憶體裝置及該記憶體控 制器，其中該時脈電路會對該第二緩衝器輸出一第二輸 出時脈，俾控制至該第二緩衝器的時脈歪斜。 3·如申請專利範圍第2項之記憶體系統，其中被送至該等 至少一圮憶體裝置的第一輸出時脈及被送至該第二緩衝 器的第二輸出時脈，兩者的頻率與相位係相同。 4.如申請專利範圍第丨項之記憶體系統，其中該時脈電路 包括一鎖延迴路（dll)。 ’如申請專利範圍第i項之記憶體系、统，其中該時脈電路 包括一鎖相迴路（PLL)。 6. 如申請專利範圍第i項之記憶體系、统，其中該時 包括一延遲鍵。 7. —種記憶體系統，包含： -17- A B c D 542957 申請專利範圍 至少一記憶體裝置.，用以儲存資料； 一記憶體控制器，可送出資料、位址資訊和指令資訊 給違至少一記憶體裝置，並接收來自於該至少一記憶體 裝置的資料； 至少一資料緩衝器，互連於該至少一記憶體裝置及該 記憶體控制器； 一位址/指令緩衝器（ADDR/CMD缓衝器），互連於該 i少一記憶體裝置及該記憶體控制器；以及 時脈電路，内嵌於該位址/指令緩衝器内，其中該 時脈電路可取得一輸入時脈，並對該等至少一記憶體裝 置輸出一輸出時脈，俾控制至該等至少一資料緩衝器的 時脈歪斜。 8.如申請專利範圍第7項之記憶體系統，其中該内嵌之時 脈電路包括一鎖延迴路（DLL )。 9·如申請專利範圍第7項之記憶體系統，其中該經嵌入之 時脈電路包括一鎖相迴路（PLL)。 10·如申請專利範圍第7項之記憶體系統，其中該内嵌之時 脈電路包括一延遲鏈。 11. 如申請專利範圍第7項之記憶體系統，其中該至少一記 憶體裝置爲一動態性隨機存取記憶體。 12. 如申請專利範圍第7項之記憶體系統，其中該至少一記 憶體裝置與該緩衝器係經承載於一記憶體模組内。 13·如申請專利範圍第7項之記憶體系統，其中該緩衝器駐 藏於一電腦系統之主機板内，而該等至少一記憶體裝置 -18 - 本紙張尺度適用中國國家標準(CNS) A4规格(21〇X297公爱)

   542957 A BCD 六、申請專利範圍 係經承载於一記憶體模組内。 14· 一種缓衝裝置，互連於一記憶體控制器及一記憶體裝 置，包含： 至少一資料緩衝器； 一位址/指令緩衝器，以協助將指令資訊及位址資訊 從記憶體控制器傳送到該記憶體裝置；以及 一時脈電路，内嵌於該位址/指令緩衝器内，其中該 時脈電路可取得一輸入時脈，並對該至少一資料緩衝器 提供一輸出時脈，俾控制至該等至少一資料缓衝器的時 脈歪斜。 15·如申請專利範圍第1 4項之緩衝裝置，其中該時脈電路 亦可提供輸出時脈給該記憶體裝置，以控制至該記憶體 裝置的時脈歪斜。 16·如申請專利範圍第} 4項之緩衝裝置，其中更包含—時 脈驅動器，以將該輸出時脈驅動至該至少一資料緩衝 器。 17·如申請專利範圍第！ 4項之緩衝裝置，其中該時脈電路 包括一鎖延迴路（dll)。 18·如申請專利範圍第14項之緩衝裝置，其中該時脈電路 包括一鎖相迴路（PLL)。 19·如申請專利範圍第14項之緩衝裝置，其中該時脈電路 包括一延遲鏈。 20. —種用以操作含有一記憶體控制器、一記憶體裝置、〜 資料緩衝器、以及一位址/指令緩衝器之記憶體系统的 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 7 5 9 42 5 A BCD 六、申請專利範圍 方法，該方法包含： 透過該資料缓衝器，將資料從該記憶體控制器傳送到 該記憶體裝置處，或是透過該資料緩衝器，將資料從該 記憶體裝置傳送到該記憶體控制器處； .透過該位址/指令缓衝器，將位址資訊與指令資訊從 該記憶體控制器傳送到該記憶體裝置處； 接收一輸入時脈於該位址/指令緩衝器内； 根據該輸入時脈，於該位址/指令緩衝器内產生一第 一輸出時脈； 將該第一輸出時脈從該位址/指令緩衝器提供至該資 料缓衝器處。 21·如申請專利範圍第2 0項之方法，其中更進一步包含： 根據該輸入時脈，於該位址/指令緩衝器内產生一第 二輸出時脈； 將該第二輸出時脈從該位址/指令緩衝器提供至該記 憶體裝置處。 22, 如申請專利範圍第2 1項之方法，其中該第一輸出時脈 與第二輸出時脈之頻率及相位相同。 23. 如申请專利範圍第2 〇項之方法，其中該第一輸出時脈 — 係藉經嵌入於該等至少一資料緩衝器與該位址/指令緩 衝器兩者其一之内的鎖延迴路（DLL)所產生。 24·如申请專利範圍第2 0項之方法，其中該第一輸出時脈 係藉經嵌入於該等至少一資料緩衝器與該位址/指令緩 衝器兩者其一之内的鎖相迴路（PLL )所產生。

   8 8 8 8 A B c D 542957 ^、申請專利範圍 25.如申請專利範圍第2 0項之方法，其中該第一輸出時脈 係藉經嵌入於該等至少一資料緩衝器與該位址/指令緩 衝器兩者其一之内的延遲鏈所產生。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）