CN106712762A - 集成电路 - Google Patents

Abstract

本发明提供一种集成电路。集成电路包括至少一主芯片以及输入输出接口芯片。主芯片具有多数个焊垫。输入输出接口芯片则包括时钟信号产生器，并用以产生至少一时钟信号。其中输入输出接口芯片的时钟信号产生器提供时钟信号至主芯片以作为主芯片的工作时钟信号。主芯片为多晶胞芯片。各晶胞与相邻的晶胞间具有至少一相隔空间。各信号传输线组用以进行至少部分相邻晶胞间的信号传输。其中多晶胞芯片是可使用的，通过部分相隔空间进行切割以切断部分信号传输线组，使多晶胞芯片被分割为多个子芯片，其中至少部分子芯片仍可使用。因此，本发明的集成电路，可有效降低生产成本。

Description

集成电路

技术领域

本发明涉及一种集成电路，尤其涉及一种整合式的集成电路。

背景技术

随着电子产品的需求的增加，电子产品中关于微控制器的运算能力的需求也随之增高。在现有的技术领域中，常见将微控制器、存储器、输入输出接口电路以及其他模拟电路(如电压产生器、时钟产生器)整合在单一个芯片中。

在上述的前提下，若使用高阶制程来进行微控制器的集成电路的设计，虽然可以降低数字电路部分的电路面积，但在模拟电路的设计上，为了提供合乎规格的电气特性(如驱动电流、耐电压等)，常需要耗费更大的电路面积。而造成成本的浪费。另外，在关于静电放电防护电路方面，高阶制程所生产的集成电路，要能提供足够大的静电放电防护能力，所需要的电路面积也很大，也会使成本大幅的提升。也就是说，在现有的技术领域中，在兼顾微控制器的表现与成本上，是一个重要且困难的课题。

发明内容

本发明提供一种集成电路，可有效降低生产成本。

本发明的集成电路包括至少一主芯片以及输入输出接口芯片。主芯片具有多数个焊垫。输入输出接口芯片则包括时钟信号产生器，并用以产生至少一时钟信号。其中输入输出接口芯片的时钟信号产生器提供时钟信号至主芯片以作为主芯片的工作时钟信号。上述的主芯片为多晶胞芯片。其中，多晶胞芯片包括半导体基底、多数个晶胞以及多数个信号传输线组。晶胞排列在半导体基底上，各晶胞与相邻的晶胞间具有至少一相隔空间。各信号传输线组配置在相邻晶胞间的相隔空间上，并用以进行至少部分相邻晶胞间的信号传输。其中多晶胞芯片是可使用的，且多晶胞芯片通过部分相隔空间进行切割以切断部分信号传输线组，致使多晶胞芯片被分割为多个子芯片，其中切割后的至少部分子芯片仍可使用。

在本发明一实施例中，上述的输入输出接口芯片还包括电压产生器。电压产生器耦接主芯片，产生至少一电源电压，并提供电源电压至主芯片以作为主芯片的操作电源。

在本发明一实施例中，上述的输入输出接口芯片还包括多数个连接焊垫。连接焊垫分别与主芯片上的焊垫相耦接。

在本发明一实施例中，上述的输入输出接口芯片还包括至少一周边电路以及封装外连接接口电路。周边电路耦接电压产生器以及时钟信号产生器。封装外连接接口电路用以连接至半导体装置外的外部电子装置。

在本发明一实施例中，集成电路还包括封装载体，其中，主芯片以及输入输出接口芯片配置在封装载体上。

在本发明一实施例中，集成电路还包括多数条内部导线以及多数条外部引脚。内部导线配置在封装载体上，并使焊垫耦接输入输出接口芯片。外部引脚耦接至封装外连接接口电路。其中，外部引脚用以连接至外部电子装置。

在本发明一实施例中，上述的封装载体上配置多个焊垫及分别对应焊垫的多个静电放电防护电路，其中，外部引脚分别耦接至封装载体上的焊垫。

在本发明一实施例中，上述的主芯片配置在输入输出接口芯片上并部分覆盖输入输出接口芯片。

在本发明一实施例中，上述的输入输出接口芯片通过多数个导电凸块耦接至焊垫，输入输出接口芯片通过多数条外部引脚耦接至外部电子装置。

在本发明一实施例中，制造上述的主芯片的制程阶级高于制造上述的输入输出接口芯片的制程阶级。

基于上述，本发明整合至少一主芯片以及输入输出接口芯片至一集成电路中。其中，输入输出接口芯片用来产生时钟信号并将时钟信号提供时钟信号至主芯片以作为主芯片的工作时钟信号。因此，主芯片中不需设置产生工作时钟信号的相关电路，可以不受限于产生工作时钟信号的相关电路而选择合适的高阶制程。另外，输入输出接口芯片可针对时钟信号产生器以及所要执行的周边接口功能的考量来选择不同于主芯片的制程。如此一来，集成电路中各芯片都是利用最佳选择的制程来制造，在不影响集成电路的效能上使生产成本降到最低。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

下面的附图是本发明的说明书的一部分，示出了本发明的示例实施例，附图与说明书的描述一起说明本发明的原理；

图1示出本发明一实施例的集成电路的示意图；

图2示出本发明另一实施例的集成电路200的示意图；

图3示出本发明实施例的集成电路的封装结构示意图；

图4示出本发明另一实施例的集成电路的封装结构示意图；

图5示出本发明主芯片的一实施方式的示意图。

附图标记说明：

100、200、300、400：集成电路；

110、210、310、410、500：主芯片；

120、220、320、420：输入输出接口芯片；

330：封装载体；

CK：时钟信号；

121、221：时钟信号产生器；

OPI：封装外连接接口；

222：电压产生器；

224：封装外连接接口电路；

223：周边电路；

VDD：电源电压；

BP1、BP2：导电凸块；

ILB：内部导线；

OLB：外部引脚；

PAD1、PAD2、PD、PAD3、PAD4：焊垫；

ESD1、ESD2、ESD3、ESD4：静电放电防护电路；

WIR1、WIR2、WIR3、WIR4：封装打线；

SUB：半导体基底；

CELL：晶胞；

OCI：信号传输线组。

具体实施方式

现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。

请参照图1，图1示出本发明一实施例的集成电路的示意图。集成电路100包括主芯片110以及输入输出接口芯片120。输入输出接口芯片120耦接至主芯片110，并作为主芯片110与集成电路100外的外部电子装置(未示出)的输入输出接口。主芯片110以及输入输出接口芯片120分属于不同的芯片，在本发明一实施例中，芯片110以及输入输出接口芯片120可分别为利用两种不同的制程所制造出的芯片。其中，主芯片110为多晶胞芯片，而关于多晶胞芯片的实施细节，在后面的实施例中将有详尽的说明。

输入输出接口芯片120包括时钟信号产生器121。时钟信号产生器121用来产生时钟信号CK，并将时钟信号CK提供至主芯片110以作为主芯片110的工作时钟信号。值得一提的，主芯片110中所需要的时钟信号都可以依据时钟信号CK来产生。主芯片110并不需要设置独立产生时钟信号的相关电路。

在本发明其他实施例中，当主芯片110需要不同频率的工作时钟信号时，时钟信号产生器121可以提供多种不同频率的时钟信号CK至主芯片110以作为主芯片110的工作时钟信号。

在另一方面，输入输出接口芯片120可具有封装外连接接口OPI。输入输出接口芯片120可以通过封装外连接接口OPI与集成电路100外的外部电子装置进行连接，并通过封装外连接接口OPI来与所连接的外部电子装置进行信号传输的动作。

基于上述，主芯片110与外部电子装置间的信号传输动作是通过输入输出接口芯片120来进行的。因此，主芯片110在设计上不需要配合外部电子装置的电气特性需求来进行设计。具体来说明，在本实施例中，主芯片110的信号输出端可以不需要提供很大的输出电压及输出电流来与外部电子装置进行沟通，而可以选用较高阶的制程来进行主芯片110的制造。此外，输入输出接口芯片120则用以提供合适电气特性的信号来与外部电子装置间进行信号传输。因此，输入输出接口芯片120可选用较低阶的制程来制造。

输入输出接口芯片120中可设置较适合使用低阶制程来制造的周边电路，例如时钟信号产生器121及/或各种模拟电路。主芯片110则主要包括高密度的逻辑电路，并可通过高阶制程来降低芯片的面积。如此一来，集成电路100整体的面积可以有效的缩小，并将低生产成本。

在关于主芯片110以及输入输出接口芯片120间的连接方式上，在本发明一实施例中，主芯片110上可具有多个焊垫，而输入输出接口芯片120上也可具有多个连接焊垫。输入输出接口芯片120上的连接焊垫可分别与主芯片110上的焊垫相耦接。耦接的形式则没有一定的限制，可以利用封装打线来使连接焊垫与主芯片110上的焊垫相耦接，也可通过在连接焊垫及/或主芯片110上的焊垫上形成导电凸块，并通过这些导电凸块来先相互耦接。事实上，凡本领域技术人员所熟知的芯片间的连接技术都可以应用于本发明，没有固定的限制。

此外，在本发明其他实施例中，主晶体110的个数也可以是多个。多个主晶体110可共同通过输入输出接口芯片120来与外部电子装置进行信号传输动作。图1示出的一个主芯片110仅只是一个范例，不用以限缩本发明的范畴。

关于封装外连接接口OPI的实施细节方面，封装外连接接口OPI可应用本领域技术人员所熟知的信号传输接口，例如串列和/或并列的传输接口，没有一定的限制。

以下请参照图2，图2示出本发明另一实施例的集成电路200的示意图。集成电路200包括主芯片210以及输入输出接口芯片220。集成电路200并通过输入输出接口芯片220耦接至外部电子装置230。输入输出接口芯片220则包括时钟信号产生器221、电压产生器222、周边电路223以及封装外连接接口电路224。封装外连接接口电路224通过封装外连接接口OPI与外部电子装置230进行信号传输。

在本实施例中，时钟信号产生器221产生时钟信号CK，并提供时钟信号CK至主芯片210以作为主芯片210的工作时钟信号。另外，电压产生器222产生电源电压VDD，并提供电源电压VDD至主芯片210以作为主芯片210的操作电源。也就是说，主芯片210中不需要设置产生工作时钟信号以及操作电源的相关模拟电路，在采用高阶制程的主芯片210中，可以有效的降低芯片的面积。

在本发明其他实施例中，电源电压VDD的数量可以不只有一个。电压产生器222也可产生多种不同的电源电压VDD，并将多个不同电压值的电源电压VDD提供至主芯片210。

周边电路223可以因应主芯片210的周边需求进行设计，例如可以是计时器(timer)、输入输出电路等周边电路。

以下请参照图3，图3示出本发明实施例的集成电路的封装结构示意图。其中，集成电路300包括主芯片310、输入输出接口芯片320以及封装载体330。主芯片310、输入输出接口芯片320均配置在封装载体330上。主芯片310上具有多个焊垫，且焊垫上分别形成多个导电凸块BP1。通过覆晶封装的方式，这些导电凸块BP1分别与多数条内部导线ILB相互连接。输入输出接口芯片320具有多个连接焊垫，且这些连接焊垫上分别形成多个导电凸块BP2。部分的导电凸块BP2连接至内部导线ILB并通过内部导线ILB耦接至主芯片310的焊垫。其他部分的导电凸块BP2则耦接至多条外部引脚OLB。

在本发明一实施例中，内部导线ILB以及外部引脚OLB可配置在封装载体330上。另外，封装载体可配置多个焊垫PAD1、PAD2并使外部引脚OLB耦接至焊垫PAD1、PAD2。对应焊垫PAD1、PAD2，封装载体330上可分别设置静电放电防护电路ESD1以及ESD2。另外，焊垫PAD1、PAD2上可分别通过封装打线WIR1以及WIR2连接至外部电子装置。

值得一提的，在本发明一实施例中，封装载体330可应用较低阶制程的芯片来实施。如此一来，在封装载体330上设置高防护等级的静电放电防护电路ESD1以及ESD2并不需要耗去大量的生产成本。并且，在集成电路300中，仅有封装载体330上的焊垫PAD1以及PAD2会直接与外部电子装置接触，因此，主芯片310以及输入输出接口芯片320上不需要很高等级的静电放电防护能力，可以有效降低静电放电防护电路所需要的成本。

在本发明一实施例中，集成电路300可以利用电路板上芯片封装(chip onboard,COB)的方式来进行，或也可以利用其他的方装方式来进行。集成电路300在封装载体330上也可以配置封装盖体来覆盖主芯片310以及输入输出接口芯片320。

接着请参照图4，图4示出本发明另一实施例的集成电路的封装结构示意图。在图4的实施例中，集成电路400包括主晶体410以及输入输出接口芯片420。在不需要额外的封装载体的前提下，输入输出接口芯片420可作为封装载体并使主芯片410覆盖在输入输出接口芯片420上，并部分的覆盖输入输出接口芯片420。通过覆晶封装的方式，主芯片410上的焊垫上可形成导电凸块，并通过导电凸块来与输入输出接口芯片420上的接口焊垫相耦接。此外，输入输出接口芯片420上可形成多个焊垫PAD3及PAD4，并提供焊垫PAD3及PAD4来通过封装打线WIR3及WIR4来耦接至外部电子装置。

值得一提的，对应焊垫PAD3及PAD4，输入输出接口芯片420可形成具有较高能力的静电放电防护电路ESD3及ESD4。如此可以得知，本发明实施例中的主芯片410上的静电放电防护电路以及输入输出接口芯片420部分的静电放电防护电路的防护等级都可以设计为低于静电放电防护电路ESD3及ESD4的防护等级来降低芯片面积，并进以达到降低成本的要求。

请参照图5，图5示出本发明主芯片的一实施方式的示意图。在本实施例中，主芯片500可以为可切割的多晶胞芯片。主芯片500包括半导体基底SUB、多数个晶胞CELL以及多数个信号传输线组OCI。晶胞CELL以及信号传输线组OCI皆配置在半导体基底SUB上。关于晶胞CELL的排列方式上，各晶胞CELL与相邻的晶胞CELL间具有至少一相隔空间的方式进行排列。而各信号传输线组OCI则配置在相邻晶胞CELL间的相隔空间上。信号传输线组OCI可以利用半导体基底SUB上的图案化金属层来形成，并用以进行相邻晶胞CELL间的信号传输动作。

在本发明一实施例中，各晶胞上CELL可以具有多个焊垫。通过这些焊垫，主芯片500上的晶胞CELL可以与主芯片500外的芯片(例如输入出周边接口芯片)进行连接。而输入出周边接口芯片则可以通过主芯片500上的一个或多个晶胞CELL上的焊垫PD来与晶胞CELL进行信号传输动作。

在本发明一实施例中，晶胞CELL间的信号传输仅通过彼此间的信号传输线组OCI来进行，不会通过晶胞CELL上的焊垫PD来进行。

主芯片500中的各晶胞CELL可以为微控制器或是存储器等芯片。通常来说，各晶胞CELL是由高密度的逻辑电路所建构，在利用高阶制程的前提下，各晶胞CELL的面积可以有效的降低。其中，本发明实施例的多晶胞芯片是可使用的，且多晶胞芯片通过部分相隔空间进行切割以切断部分信号传输线组OCI，致使多晶胞芯片被分割为多个子芯片，其中切割后的至少部分的子芯片仍可使用。

与本发明其他实施例中，主芯片500中晶胞CELL间的相隔空间可以提供作为切割道，并可被切割为多个芯片。举例来说明，若主芯片500原包括多个微处理器的晶胞CELL，而在当应用端的外部电子装置不需要这么多的微处理器的晶胞CELL时，主芯片500可以被切割为两个或多个芯片。并且，切割后的所有的芯片都可以维持正常的工作能力。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种集成电路，其特征在于，包括：

至少一主芯片，具有多数个焊垫，其中所述主芯片为一多晶胞芯片，其中，所述多晶胞芯片包括：

半导体基底；

多个晶胞，配置在所述半导体基底上，所述多个晶胞中的任二相邻晶胞间具有相隔空间；以及

多个信号传输线组，所述多个信号传输线组分别配置在至少部分该些相隔空间上，并分别用以进行至少部分相邻晶胞间的信号传输，

其中所述多晶胞芯片是可使用的，且所述多晶胞芯片通过部分该些相隔空间进行切割以切断部分所述多个信号传输线组，致使所述多晶胞芯片被分割为多个子芯片，其中切割后的部分所述多个子芯片仍可使用；以及

输入输出接口芯片，包括一时钟信号产生器，产生至少一时钟信号；

其中，所述输入输出接口芯片的所述时钟信号产生器提供所述时钟信号至所述主芯片以作为所述主芯片的工作时钟信号。

2.根据权利要求1所述的集成电路，其特征在于，所述输入输出接口芯片还包括：

电压产生器，耦接所述主芯片，所述电压产生器产生至少一电源电压，并提供所述电源电压至所述主芯片以作为所述主芯片的操作电源。

3.根据权利要求1所述的集成电路，其特征在于，所述输入输出接口芯片还包括：

多数个连接焊垫，所述多数个连接焊垫分别与主芯片上的所述多数个焊垫相耦接。

4.根据权利要求2所述的集成电路，其特征在于，所述输入输出接口芯片还包括：

至少一周边电路，耦接所述电压产生器以及所述时钟信号产生器；以及

封装外连接接口电路，用以连接至所述半导体装置外的外部电子装置。

5.根据权利要求1所述的集成电路，其特征在于，还包括：

封装载体，

其中，所述主芯片以及所述输入输出接口芯片配置在所述封装载体上。

6.根据权利要求5所述的集成电路，其特征在于，还包括：

多数条内部导线，配置在所述封装载体上，并使所述主芯片上的所述多数个焊垫耦接所述输入输出接口芯片；以及

多数条外部引脚，配置在所述封装载体上，并耦接至所述封装外连接接口电路，

其中所述多数条外部引脚用以连接至所述外部电子装置。

7.根据权利要求6所述的集成电路，其特征在于，所述封装载体上配置多数个焊垫及分别对应所述多数个焊垫的多数个静电放电防护电路，

其中，所述多数条外部引脚分别耦接至所述封装载体上的所述多数个焊垫。

8.根据权利要求1所述的集成电路，其特征在于，所述主芯片配置在所述输入输出接口芯片上并部分覆盖所述输入输出接口芯片。

9.根据权利要求8所述的集成电路，其特征在于，所述输入输出接口芯片通过多数个导电凸块耦接至所述多数个焊垫，所述输入输出接口芯片通过多数条外部引脚耦接至外部电子装置。

10.根据权利要求1所述的集成电路，其特征在于，制造所述主芯片的制程阶级高于制造所述输入输出接口芯片的制程阶级。