TWI574389B - 積體電路 - Google Patents

Description

積體電路

本發明是有關於一種積體電路，且特別是有關於一種整合式的積體電路。

隨著電子產品的需求的增加，電子產品中關於微控制器的運算能力的需求也隨之增高。在習知的技術領域中，常見將微控制器、記憶體、輸入輸出介面電路以及其他類比電路（如電壓產生器、時脈產生器）整合在單一個晶片中。

在上述的前提下，若使用高階製程來進行微控制器的積體電路的設計，雖然可以降低數位電路部分的電路面積，但在類比電路的設計上，為了提供合乎規格的電氣特性（如驅動電流、耐電壓等），常需要耗費更大的電路面積。而造成成本的浪費。另外，在關於靜電放電防護電路方面，高階製程所生產的積體電路，要能提供足夠大的靜電放電防護能力，所需要的電路面積也很大，也會使成本大幅的提升。也就是說，在習知的技術領域中，在兼顧微控制器的表現與成本上，是一個重要且困難的課題。

本發明提供一種積體電路，可有效降低生產成本。

本發明的積體電路包括至少一主晶片以及輸入輸出介面晶片。主晶片具有多數個銲墊。輸入輸出介面晶片則包括時脈信號產生器，並用以產生至少一時脈信號。其中輸入輸出介面晶片的時脈信號產生器提供時脈信號至主晶片以作為主晶片的工作時脈信號。上述的主晶片為多晶胞晶片。其中，多晶胞晶片包括半導體基底、多數個晶胞以及多數個信號傳輸線組。晶胞排列在半導體基底上，各晶胞與相鄰的晶胞間具有至少一相隔空間。各信號傳輸線組配置在相鄰晶胞間的相隔空間上，並用以進行至少部份相鄰晶胞間的信號傳輸。其中多晶胞晶片是可使用的，且多晶胞晶片透過部份相隔空間進行切割以切斷部份信號傳輸線組，致使多晶胞晶片被分割為多個子晶片，其中切割後的至少部份子晶片仍可使用。

在本發明一實施例中，上述的輸入輸出介面晶片更包括電壓產生器。電壓產生器耦接主晶片，產生至少一電源電壓，並提供電源電壓至主晶片以作為主晶片的操作電源。

在本發明一實施例中，上述的輸入輸出介面晶片更包括多數個連接銲墊。連接銲墊分別與主晶片上的銲墊相耦接。

在本發明一實施例中，上述的輸入輸出介面晶片更包括至少一週邊電路以及封裝外連接介面電路。週邊電路耦接電壓產生器以及時脈信號產生器。封裝外連接介面電路用以連接至半導體裝置外的外部電子裝置。

在本發明一實施例中，積體電路更包括封裝載體，其中，主晶片以及輸入輸出介面晶片配置在封裝載體上。

在本發明一實施例中，積體電路更包括多數條內部導線以及多數條外部引腳。內部導線配置在封裝載體上，並使銲墊耦接輸入輸出介面晶片。外部引腳耦接至封裝外連接介面電路。其中，外部引腳用以連接至外部電子裝置。

在本發明一實施例中，上述的封裝載體上配置多個銲墊及分別對應銲墊的多個靜電放電防護電路，其中，外部引腳分別耦接至封裝載體上的銲墊。

在本發明一實施例中，上述的主晶片配置在輸入輸出介面晶片上並部分覆蓋輸入輸出介面晶片。

在本發明一實施例中，上述的輸入輸出介面晶片透過多數個導電凸塊耦接至銲墊，輸入輸出介面晶片透過多數條外部引腳耦接至外部電子裝置。

在本發明一實施例中，製造上述的主晶片的製程階級高於製造上述的輸入輸出介面晶片的製程階級。

基於上述，本發明整合至少一主晶片以及輸入輸出介面晶片至一積體電路中。其中，輸入輸出介面晶片用來產生時脈信號並將時脈信號提供時脈信號至主晶片以作為主晶片的工作時脈信號。因此，主晶片中不需設置產生工作時脈信號的相關電路，可以不受限於產生工作時脈信號的相關電路而選擇合適的高階製程。另外，輸入輸出介面晶片可針對時脈信號產生器以及所要執行的週邊介面功能的考量來選擇不同於主晶片的製程。如此一來，積體電路中各晶片都是利用最佳選擇的製程來製造，在不影響積體電路的效能上使生產成本降到最低。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。

請參照圖1，圖1繪示本發明一實施例的積體電路的示意圖。積體電路100包括主晶片110以及輸入輸出介面晶片120。輸入輸出介面晶片120耦接至主晶片110，並作為主晶片110與積體電路100外的外部電子裝置（未繪示）的輸入輸出介面。主晶片110以及輸入輸出介面晶片120分屬於不同的晶片，在本發明一實施例中，晶片110以及輸入輸出介面晶片120可分別為利用兩種不同的製程所製造出的晶片。其中，主晶片110為多晶胞晶片，而關於多晶胞晶片的實施細節，在後面的實施例中將有詳盡的說明。

輸入輸出介面晶片120包括時脈信號產生器121。時脈信號產生器121用來產生時脈信號CK，並將時脈信號CK提供至主晶片110以作為主晶片110的工作時脈信號。值得一提的，主晶片110中所需要的時脈信號都可以依據時脈信號CK來產生。主晶片110並不需要設置獨立產生時脈信號的相關電路。

在本發明其他實施例中，當主晶片110需要不同頻率的工作時脈信號時，時脈信號產生器121可以提供多種不同頻率的時脈信號CK至主晶片110以作為主晶片110的工作時脈信號。

在另一方面，輸入輸出介面晶片120可具有封裝外連接介面OPI。輸入輸出介面晶片120可以透過封裝外連接介面OPI與積體電路100外的外部電子裝置進行連接，並透過封裝外連接介面OPI來與所連接的外部電子裝置進行信號傳輸的動作。

基於上述，主晶片110與外部電子裝置間的信號傳輸動作是透過輸入輸出介面晶片120來進行的。因此，主晶片110在設計上不需要配合外部電子裝置的電氣特性需求來進行設計。具體來說明，在本實施例中，主晶片110的信號輸出端可以不需要提供很大的輸出電壓及輸出電流來與外部電子裝置進行溝通，而可以選用較高階的製程來進行主晶片110的製造。此外，輸入輸出介面晶片120則用以提供合適電氣特性的信號來與外部電子裝置間進行信號傳輸。因此，輸入輸出介面晶片120可選用較低階的製程來製造。

輸入輸出介面晶片120中可設置較適合使用低階製程來製造的週邊電路，例如時脈信號產生器121及/或各種類比電路。主晶片110則主要包括高密度的邏輯電路，並可透過高階製程來降低晶片的面積。如此一來，積體電路100整體的面積可以有效的縮小，並將低生產成本。

在關於主晶片110以及輸入輸出介面晶片120間的連接方式上，在本發明一實施例中，主晶片110上可具有多個銲墊，而輸入輸出介面晶片120上也可具有多個連接銲墊。輸入輸出介面晶片120上的連接銲墊可分別與主晶片110上的銲墊相耦接。耦接的形式則沒有一定的限制，可以利用封裝打線來使連接銲墊與主晶片110上的銲墊相耦接，也可透過在連接銲墊及/或主晶片110上的銲墊上形成導電凸塊，並透過這些導電凸塊來先相互耦接。事實上，凡本領域具通常知識者所熟知的晶片間的連接技術都可以應用於本發明，沒有固定的限制。

此外，在本發明其他實施例中，主晶體110的個數也可以是多個。多個主晶體110可共同透過輸入輸出介面晶片120來與外部電子裝置進行信號傳輸動作。圖1繪示的一個主晶片110僅只是一個範例，不用以限縮本發明的範疇。

關於封裝外連接介面OPI的實施細節方面，封裝外連接介面OPI可應用本領域具通常知識者所熟知的信號傳輸介面，例如串列及/或並列的傳輸介面，沒有一定的限制。

以下請參照圖2，圖2繪示本發明另一實施例的積體電路200的示意圖。積體電路200包括主晶片210以及輸入輸出介面晶片220。積體電路200並透過輸入輸出介面晶片220耦接至外部電子裝置230。輸入輸出介面晶片220則包括時脈信號產生器221、電壓產生器222、週邊電路223以及封裝外連接介面電路224。封裝外連接介面電路224透過封裝外連接介面OPI與外部電子裝置230進行信號傳輸。

在本實施例中，時脈信號產生器221產生時脈信號CK，並提供時脈信號CK至主晶片210以作為主晶片210的工作時脈信號。另外，電壓產生器222產生電源電壓VDD，並提供電源電壓VDD至主晶片210以作為主晶片210的操作電源。也就是說，主晶片210中不需要設置產生工作時脈信號以及操作電源的相關類比電路，在採用高階製程的主晶片210中，可以有效的降低晶片的面積。

在本發明其他實施例中，電源電壓VDD的數量可以不只有一個。電壓產生器222也可產生多種不同的電源電壓VDD，並將多個不同電壓值的電源電壓VDD提供至主晶片210。

週邊電路223可以因應主晶片210的週邊需求進行設計，例如可以是計時器（timer）、輸入輸出電路等週邊電路。

以下請參照圖3，圖3繪示本發明實施例的積體電路的封裝結構示意圖。其中，積體電路300包括主晶片310、輸入輸出介面晶片320以及封裝載體330。主晶片310、輸入輸出介面晶片320均配置在封裝載體330上。主晶片310上具有多個銲墊，且銲墊上分別形成多個導電凸塊BP1。透過覆晶封裝的方式，這些導電凸塊BP1分別與多數條內部導線ILB相互連接。輸入輸出介面晶片320具有多個連接銲墊，且這些連接銲墊上分別形成多個導電凸塊BP2。部分的導電凸塊BP2連接至內部導線ILB並透過內部導線ILB耦接至主晶片310的銲墊。其他部分的導電凸塊BP2則耦接至多條外部引腳OLB。

在本發明一實施例中，內部導線ILB以及外部引腳OLB可配置在封裝載體330上。另外，封裝載體可配置多個銲墊PAD1、PAD2並使外部引腳OLB耦接至銲墊PAD1、PAD2。對應銲墊PAD1、PAD2，封裝載體330上可分別設置靜電放電防護電路ESD1以及ESD2。另外，銲墊PAD1、PAD2上可分別透過封裝打線WIR1以及WIR2連接至外部電子裝置。

值得一提的，在本發明一實施例中，封裝載體330可應用較低階製程的晶片來實施。如此一來，在封裝載體330上設置高防護等級的靜電放電防護電路ESD1以及ESD2並不需要耗去大量的生產成本。並且，在積體電路300中，僅有封裝載體330上的銲墊PAD1以及PAD2會直接與外部電子裝置接觸，因此，主晶片310以及輸入輸出介面晶片320上不需要很高等級的靜電放電防護能力，可以有效降低靜電放電防護電路所需要的成本。

在本發明一實施例中，積體電路300可以利用電路板上晶片封裝（chip on board, COB）的方式來進行，或也可以利用其他的方裝方式來進行。積體電路300在封裝載體330上也可以配置封裝蓋體來覆蓋主晶片310以及輸入輸出介面晶片320。

接著請參照圖4，圖4繪示本發明另一實施例的積體電路的封裝結構示意圖。在圖4的實施例中，積體電路400包括主晶體410以及輸入輸出介面晶片420。在不需要額外的封裝載體的前提下，輸入輸出介面晶片420可作為封裝載體並使主晶片410覆蓋在輸入輸出介面晶片420上，並部分的覆蓋輸入輸出介面晶片420。透過覆晶封裝的方式，主晶片410上的銲墊上可形成導電凸塊，並藉由導電凸塊來與輸入輸出介面晶片420上的介面銲墊相耦接。此外，輸入輸出介面晶片420上可形成多個銲墊PAD3及PAD4，並提供銲墊PAD3及PAD4來透過封裝打線WIR3及WIR4來耦接至外部電子裝置。

值得一提的，對應銲墊PAD3及PAD4，輸入輸出介面晶片420可形成具有較高能力的靜電放電防護電路ESD3及ESD4。如此可以得知，本發明實施例中的主晶片410上的靜電放電防護電路以及輸入輸出介面晶片420部分的靜電放電防護電路的防護等級都可以設計為低於靜電放電防護電路ESD3及ESD4的防護等級來降低晶片面積，並進以達到降低成本的要求。

請參照圖5，圖5繪示本發明主晶片的一實施方式的示意圖。在本實施例中，主晶片500可以為可切割的多晶胞晶片。主晶片500包括半導體基底SUB、多數個晶胞CELL以及多數個信號傳輸線組OCI。晶胞CELL以及信號傳輸線組OCI皆配置在半導體基底SUB上。關於晶胞CELL的排列方式上，各晶胞CELL與相鄰的晶胞CELL間具有至少一相隔空間的方式進行排列。而各信號傳輸線組OCI則配置在相鄰晶胞CELL間的相隔空間上。信號傳輸線組OCI可以利用半導體基底SUB上的圖案化金屬層來形成，並用以進行相鄰晶胞CELL間的信號傳輸動作。

在本發明一實施例中，各晶胞上CELL可以具有多個銲墊。透過這些銲墊，主晶片500上的晶胞CELL可以與主晶片500外的晶片（例如輸入出週邊介面晶片）進行連接。而輸入出週邊介面晶片則可以透過主晶片500上的一個或多個晶胞CELL上的銲墊PD來與晶胞CELL進行信號傳輸動作。

在本發明一實施例中，晶胞CELL間的信號傳輸僅透過彼此間的信號傳輸線組OCI來進行，不會透過晶胞CELL上的銲墊PD來進行。

主晶片500中的各晶胞CELL可以為微控制器或是記憶體等晶片。通常來說，各晶胞CELL是由高密度的邏輯電路所建構，在利用高階製程的前提下，各晶胞CELL的面積可以有效的降低。其中，本發明實施例的多晶胞晶片是可使用的，且多晶胞晶片透過部份相隔空間進行切割以切斷部份信號傳輸線組OCI，致使多晶胞晶片被分割為多個子晶片，其中切割後的至少部份的子晶片仍可使用。

與本發明其他實施例中，主晶片500中晶胞CELL間的相隔空間可以提供做為切割道，並可被切割為多個晶片。舉例來說明，若主晶片500原包括多個微處理器的晶胞CELL，而在當應用端的外部電子裝置不需要這麼多的微處理器的晶胞CELL時，主晶片500可以被切割為兩個或多個晶片。並且，切割後的所有的晶片都可以維持正常的工作能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、300、400‧‧‧積體電路
110、210、310、410、500‧‧‧主晶片
120、220、320、420‧‧‧輸入輸出介面晶片
330‧‧‧封裝載體
CK‧‧‧時脈信號
121、221‧‧‧時脈信號產生器
OPI‧‧‧封裝外連接介面
222‧‧‧電壓產生器
224‧‧‧封裝外連接介面電路
223‧‧‧週邊電路
VDD‧‧‧電源電壓
BP1、BP2‧‧‧導電凸塊
ILB‧‧‧內部導線
OLB‧‧‧外部引腳
PAD1、PAD2、PD、PAD3、PAD4‧‧‧銲墊
ESD1、ESD2‧‧‧靜電放電防護電路
WIR1、WIR2、WIR3、WIR4‧‧‧封裝打線
SUB‧‧‧半導體基底
CELL‧‧‧晶胞
OCI‧‧‧信號傳輸線組

下面的所附圖式是本發明之說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。 圖1繪示本發明一實施例的積體電路的示意圖。 圖2繪示本發明另一實施例的積體電路200的示意圖。 圖3繪示本發明實施例的積體電路的封裝結構示意圖。 圖4繪示本發明另一實施例的積體電路的封裝結構示意圖。 圖5繪示本發明主晶片的一實施方式的示意圖。

100‧‧‧積體電路

110‧‧‧主晶片

120‧‧‧輸入輸出介面晶片

CK‧‧‧時脈信號

121‧‧‧時脈信號產生器

OPI‧‧‧封裝外連接介面

Claims (10)

1. 一種積體電路，包括： 至少一主晶片，具有多數個銲墊，其中該主晶片為一多晶胞晶片，其中，該多晶胞晶片包括：     一半導體基底；     多個晶胞，配置在該半導體基底上，該些晶胞中的任二相鄰晶胞間具有一相隔空間；以及     多個信號傳輸線組，該些信號傳輸線組分別配置在至少部份該些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸， 其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線組，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用；以及 一輸入輸出介面晶片，包括一時脈信號產生器，產生至少一時脈信號； 其中，該輸入輸出介面晶片的該時脈信號產生器提供該時脈信號至該主晶片以作為該主晶片的一工作時脈信號。
2. 如申請專利範圍第1項所述的積體電路，其中該輸入輸出介面晶片更包括：     一電壓產生器，耦接該主晶片，該電壓產生器產生至少一電源電壓，並提供該電源電壓至該主晶片以作為該主晶片的操作電源。
3. 如申請專利範圍第1項所述的積體電路，其中該輸入輸出介面晶片更包括：     多數個連接銲墊，該些連接銲墊分別與主晶片上的該些銲墊相耦接。
4. 如申請專利範圍第2項所述的積體電路，其中該輸入輸出介面晶片更包括：     至少一週邊電路，耦接該電壓產生器以及該時脈信號產生器；以及     一封裝外連接介面電路，用以連接至該半導體裝置外的一外部電子裝置。
5. 如申請專利範圍第1項所述的積體電路，其中更包括：     一封裝載體，     其中，該主晶片以及該輸入輸出介面晶片配置在該封裝載體上。
6. 如申請專利範圍第5項所述的積體電路，其中更包括：     多數條內部導線，配置在該封裝載體上，並使該主晶片上的該些銲墊耦接該輸入輸出介面晶片；以及     多數條外部引腳，配置在該封裝載體上，並耦接至該封裝外連接介面電路，     其中該些外部引腳用以連接至該外部電子裝置。
7. 如申請專利範圍第6項所述的積體電路，其中該封裝載體上配置多數個銲墊及分別對應該些銲墊的多數個靜電放電防護電路，     其中，該些外部引腳分別耦接至該封裝載體上的該些銲墊。
8. 如申請專利範圍第1項所述的積體電路，其中該主晶片配置在該輸入輸出介面晶片上並部分覆蓋該輸入輸出介面晶片。
9. 如申請專利範圍第8項所述的積體電路，其中該輸入輸出介面晶片透過多數個導電凸塊耦接至該些銲墊，該輸入輸出介面晶片透過多數條外部引腳耦接至一外部電子裝置。
10. 如申請專利範圍第1項所述的積體電路，其中製造該主晶片的製程階級高於製造該輸入輸出介面晶片的製程階級。