TW201717349A - 半導體裝置 - Google Patents

Abstract

本發明提供一種半導體裝置。半導體裝置包括至少一主晶片以及週邊介面晶片。主晶片具有多數個銲墊。週邊介面晶片包括銲墊連接介面以及輸入輸出連接介面。主晶片藉由銲墊連接介面與週邊介面晶片進行信號傳輸動作，且透過輸入輸出連接介面與外部電子裝置進行信號傳輸動作。主晶片為多晶胞晶片。各晶胞與相鄰的晶胞間具有至少一相隔空間。各信號傳輸線組用以進行至少部份相鄰晶胞間的信號傳輸。其中多晶胞晶片是可使用的，透過部份相隔空間進行切割以切斷部份信號傳輸線組，使多晶胞晶片被分割為多個子晶片，其中至少部份子晶片仍可使用。

Description

半導體裝置

本發明是有關於一種半導體裝置，且特別是有關於一種整合週邊介面晶片與主機片的半導體裝置。

基於半導體製程快速的進步，在現今的半導體晶片的設計中，常需要利用高階的製程來達到降低晶片尺寸的目標並藉以降低產品的成本。然而，在相同大小晶片面積上，利用高階製程所至製造出的半導體晶片，其耐壓、電流驅動能力以及靜電放電防護能力低於低階製程的晶片，因此，單純利用高階製程所製造出的晶片，其晶片面積會為了滿足耐壓、電流驅動能力以及靜電放電防護能力的要求而大幅的增加，造成品成本的上升。

本發明提供一種半導體裝置，使主晶片的效能得以提升。

本發明的半導體裝置包括至少一主晶片以及週邊介面晶片。主晶片具有多數個銲墊。週邊介面晶片包括銲墊連接介面以及輸入輸出連接介面。銲墊連接介面與銲墊電性連接。輸入輸出連接介面耦接半導體裝置外的外部電子裝置。其中，主晶片藉由銲墊連接介面與週邊介面晶片進行信號傳輸動作，且透過輸入輸出連接介面與外部電子裝置進行信號傳輸動作。上述的主晶片為多晶胞晶片。其中，多晶胞晶片包括半導體基底、多數個晶胞以及多數個信號傳輸線組。晶胞排列在半導體基底上，各晶胞與相鄰的晶胞間具有至少一相隔空間。各信號傳輸線組配置在相鄰晶胞間的相隔空間上，並用以進行至少部份相鄰晶胞間的信號傳輸。其中多晶胞晶片是可使用的，且多晶胞晶片透過部份相隔空間進行切割以切斷部份信號傳輸線組，致使多晶胞晶片被分割為多個子晶片，其中切割後的至少部份子晶片仍可使用。且主晶片的銲墊提供的静變放電防護能力小於輸入輸出連接介面提供的静變放電防護能力。

在本發明的一實施例中，上述的主晶片更包括週邊介面處理單元。週邊介面處理單元耦接銲墊連接介面以及輸入輸出連接介面，並用以針對銲墊連接介面以及輸入輸出連接介面至少其中之一所要接收或要傳送的信號進行處理。

在本發明的一實施例中，上述的銲墊連接介面包括多數個連接銲墊，連接銲墊分別與主晶片上的銲墊相耦接。

在本發明的一實施例中，上述的半導體裝置更包括封裝載體、多數條內部導線以及多數條外部引腳。封裝載體用以承載主晶片以及週邊介面晶片。內部導線使銲墊連接介面與銲墊電性連接。外部引腳耦接至輸入輸出連接介面。其中，外部引腳連接至外部電子裝置。

在本發明的一實施例中，上述的各外部引腳更耦接至銲球。

在本發明的一實施例中，上述的半導體裝置更包括封裝蓋體。封裝蓋體覆蓋封裝載體、主晶片、週邊介面晶片、內部導線以及外部引腳的至少部分區域。

在本發明的一實施例中，上述的各導電凸塊的高度正相關於對應銲墊所提供的靜電放電防護能力。

基於上述，本發明提供的半導體裝置，其主晶片透過週邊介面晶片與外部電子裝置進行信號傳輸動作，藉此，主晶片的製程選擇以及設計考量可以不用受限於與外部電子裝置連接的輸出輸入介面的設計要求。如此一來，主晶片的成本可以有效的被降低。並且，週邊介面晶片的設計也可以獨立被進行而得到物理特性上的強化，例如耐壓、驅動能力以及靜電放電防護能力等特性，都可以有效的被提升。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的半導體裝置的示意圖。半導體裝置100包括主晶片110以及週邊介面晶片120。主晶片110具有多數個銲墊PAD。週邊介面晶片120包括銲墊連接介面121以及輸入輸出連接介面122。週邊介面晶片120透過銲墊連接介面121與主晶片110上的銲墊PAD相耦接。主晶片110與週邊介面晶片120間可透過上述的耦接路徑來進行資料的傳輸動作。另外，週邊介面晶片120並可透過輸入輸出連接介面122來與半導體裝置100外的外部電子裝置（未繪示）耦接，並藉此與外部電子裝置來進行信號傳輸的動作。

具體來說明，本發明實施例中，主晶片110並不直接與外部電子裝置進行連接以及信號傳輸的動作。實際上，主晶片110透過輸入輸出連接介面122來與外部電子裝置來進行信號傳輸的動作。舉例來說明，當主晶片110需要由外部電子裝置接收一資料信號時，週邊介面晶片120的輸入輸出連接介面122可先接收外部電子裝置所提供的資料信號，接著，透過週邊介面晶片120提供的橋接功能，使外部電子裝置所提供的資料信號由銲墊連接介面121來傳送至主晶片110的銲墊PAD上。如此，主晶片可順利取得所需的資料信號。相對的，當主晶片110要將資料信號傳送至外部電子裝置時，主晶片110可透過其銲墊PAD將資料信號傳送至銲墊連接介面121，再透過週邊介面晶片120提供的橋接功能，使這個資料信號可以被提供至輸入輸出連接介面122，並透過輸入輸出連接介面122傳送至外部電子裝置。

附帶一提的，上述的主晶片110以及週邊介面晶片120間的信號傳輸動作中，所進行傳輸的信號除可以是資料信號外，也可以是電壓信號、電流信號或時脈信號等任意形式的電氣信號。

此外，主晶片110的銲墊PAD與週邊介面晶片120上的銲墊連接介面121的連接方式沒有一定的限制。其中，週邊介面晶片120上可以具有多數個連接銲墊。而在進行銲墊PAD與週邊介面晶片120的連接動作時，可以透過封裝打線的方式來使銲墊PAD與銲墊連接介面121上的連接銲墊相連接。

或者，主晶片110上的銲墊PAD也可以透過覆晶封裝的方式，透過在銲墊PAD上形成金屬凸塊的方式來與多條內部連接導線相連接。而銲墊連接介面121上的連接銲墊也同樣透過覆晶封裝（透過金屬凸塊進行貼合）的方式來連接至上述的內部連接導線。進以使主晶片110與週邊介面晶片120可相互連接。

當然，上述的連接銲墊與銲墊PAD間的連接方式僅只是範例。基本上。本領域具通常知識者所熟知的銲墊間的連接技術都可以應用於本發明實施例中。

以下請參照圖2，圖2繪示本發明另一實施例的半導體裝置200的示意圖。半導體裝置200包括主晶片210以及週邊介面晶片220。在本實施例中，主晶片210為多晶胞晶片。其中，多晶胞晶片包括半導體基底SUB、多數個晶胞CE1~CE3以及多個信號傳輸線組OCI。晶胞CE1~CE3排列在半導體基底SUB上，各晶胞CE1~CE3與相鄰的晶胞間具有至少一相隔空間。並且，各信號傳輸線組OCI配置在至少部分的相鄰晶胞間的相隔空間上，並用以進行相鄰晶胞間的信號傳輸動作。

其中，多晶胞晶片（主晶片210）是可使用的，且多晶胞晶片可提供以透過部份的相隔空間進行切割，並藉以切斷部份信號傳輸線組OCI，致使多晶胞晶片被分割為多個子晶片，其中切割後的部份子晶片在接收電源電壓後仍可使用。附帶一提的，各信號傳輸線組OCI可用以進行至少部份相鄰晶胞間的資料傳輸及/或電源傳輸。

週邊介面晶片220包括銲墊連接介面221、輸入輸出連接介面222以及週邊介面處理單元223。週邊介面處理單元223耦接至銲墊連接介面221以及輸入輸出連接介面222。銲墊連接介面221用以連接至主晶片210，輸入輸出連接介面222用以連接至外部電子裝置201。

值得注意的，主晶片210中的各晶胞CE1~CE3上各具有多個銲墊，銲墊連接介面221可耦接晶胞CE1~CE3的至少其中之一上的銲墊，並藉此進行信號的傳輸動作。在本實施例中，銲墊連接介面221耦接至晶胞CE2、CE3上的銲墊（但不以此為限）。

在另一方面，本實施例中，週邊介面晶片220更包括週邊介面處理單元223，週邊介面處理單元223用以針對銲墊連接介面221以及輸入輸出連接介面221的其中之一所要接收或要傳送的信號進行處理，將將信號轉傳至銲墊連接介面221以及輸入輸出連接介面221中的另一。

依據上述的說明，本發明的主晶片210中可以建構多個據運算能力的處理器晶胞及/或多個記憶體晶胞。基於主晶片210上的晶胞CE1~CE3不需直接與外部電子裝置201進行信號傳輸動作，因此，在晶胞CE1~CE3上不需要配置具有可提供大驅動電流的介面電路，可以有效降低晶片所需的面積。同理，主晶片210上的晶胞CE1~CE3也不需要提供甚高的靜電放電防護等級，同樣可以減小晶片所需的面積。也因此，在主晶片210使用高階製程的條件下，主晶片210的晶片面積可以有效的減小，提高所屬產品的價格爭力。

此外，為維持半導體裝置200與外部電子裝置201間的信號溝通能力，週邊介面晶片220可以利用較低階的製程來製造，並得以提供較大的驅動能力、較高的耐電壓能力以及提供較大的靜電放電防護能力，並在不影像生產成本的情況下，維持半導體裝置200的正常表現度。

在此請特別注意，在本發明其他實施例中，週邊介面晶片220也可以連接至多個主晶片，並作為多個主晶片共用的週邊介面晶片220。如此一來，週邊介面晶片220的銲墊連接介面220可配置更多的連接點來與多個主晶片的銲墊相連接。

本實施例中，每一晶胞CE1~CE3可包括一識別碼(identification，ID)。每一晶胞CE1~CE3中的識別碼可以是唯讀的且是唯一的，可用來對每一個晶胞CE1~CE3進行識別。當晶胞CE1~CE3製造完成後，可採用一次燒錄的方式將識別碼燒錄至晶胞CE1~CE3中，但本發明並不以此為限。晶胞CE1~CE3中的識別碼可以透過晶胞CE1~CE3中所執行的軟體來讀取，也可以提供由外部電子裝置201來讀取。另外，燒錄至晶胞CE1~CE3中的識別碼可以是已通過註冊程序且可以是唯一的，故可透過讀取晶胞CE1~CE3的識別碼，即可判斷晶胞CE1~CE3是否為正版。

以下請參照圖3A以及圖3B，圖3A以及圖3B分別繪示本發明實施例的半導體裝置的封裝結構剖面圖。在圖3A中，半導體裝置310具有封裝載體CAR，封裝載體CAR承載多數條內部導線ILB1~ILB3。主晶片311透過覆晶的方式使其銲墊與內部導線ILB1~ILB3相耦接，而其中的內部導線ILB1更耦接至週邊介面晶片312的銲墊連接介面的連接銲墊上。另外，週邊介面晶片312的輸入輸出連接介面中包括多個銲墊，這些銲墊並耦接至外部引腳OLB1以及OLB2。外部引腳OLB1以及OLB2可形成半導體裝置310對外的接腳並用以連接至外部電子裝置。此外，半導體裝置310另具有封裝蓋體COV。其中，封裝蓋體COV覆蓋封裝載體CAR、主晶片311、週邊介面晶片312、內部導線ILB1~ILB3以及外部引腳OLB1、OLB2的至少部分區域。未被覆蓋的外部引腳OLB1、OLB2的區域則可以與外部導線進行銲接，並藉此與外部電子裝置相連接。

在圖3B中，半導體裝置320同樣具有封裝載體CAR，封裝載體CAR承載多數條內部導線ILB1~ILB3。主晶片321透過覆晶的方式使其銲墊與內部導線ILB1~ILB3相耦接，而其中的內部導線ILB1更耦接至週邊介面晶片322的銲墊連接介面的連接銲墊上。另外，週邊介面晶片322的輸入輸出連接介面中包括多個銲墊，這些銲墊並耦接至外部引腳OLB1以及OLB2。與圖3A不相同的，本實施例的外部引腳OLB1以及OLB2並耦接至導電凸塊CB1以及CB2，並透過導電凸塊CB1以及CB2來與外部電子裝置相連接。其中，導電凸塊CB1以及CB2可以利用金凸塊（gold bump），或者是錫鉛球（solder ball）來建構。

以下請參照圖4，圖4繪示本發明實施例的半導體裝置的另一種封裝結構剖面圖。圖4繪示的封裝結構為晶粒配置於電路板（chip on board，COB）型的封裝結構。其中，封裝載體CAR可以利用低成本的積體電路基板來形成，主晶片410以及週邊介面晶片420以覆晶的方式配置在封裝載體CAR上，並且，主晶片410透過內部導線ILB1與週邊介面晶片420耦接，週邊介面晶片420透過外部接腳OLB1、OLB2連接至銲墊OPAD1及OPAD2。

在與外部電子裝置的連接方面，封裝打線BW1以及BW2分別耦接至銲墊OPAD1及OPAD2並與外部電子裝置產生電性連接。在本實施例中，提供較強能力的靜電放電防護電路ESD1以及ESD2被設置在封裝載體CAR上對應銲墊OPAD1及OPAD2的位置上。由於封裝載體CAR為低成本積體電路基板所形成，因此在上面設置高等級靜電放電防護能力的靜電放電防護電路ESD1以及ESD2並不會造成產品成本上的浪費。

請參照圖5，圖5繪示本發明實施例的主晶片封裝方式的示意圖。其中，主晶片510上具有多個銲墊，且該些銲墊上分別形成多個導電凸塊BP1~BP4。當進行覆晶封裝時，導電凸塊BP1~BP4分別連接至導電體CN1~CN4。而值得注意的是，主晶片510上的導電凸塊BP1~BP4的高度並不相同。其中，導電凸塊BP1、BP4的高度是高於導電凸塊BP2及BP3的高度。因此，在進行覆晶封裝的過程中。導電凸塊BP1、BP4會先行觸碰到導電體CN1及CN4並可能產生靜電放電現象。而導電凸塊BP2及BP3接觸導電體CN2及CN3的時間點會較晚，並使此時的靜電放電現象所產生的放電電流較低。因此，透過使導電凸塊BP1、BP4對應的銲墊所提供的靜電放電能力高於導電凸塊BP2、BP3對應的銲墊所提供的靜電放電能力，就可以有效的防止靜電放電現象對主晶片510所可能造成的破壞。換言之，各導電凸塊BP1~BP4的高度正相關於對應銲墊所提供的靜電放電防護能力。

由上可知，透過導電凸塊的高低設計，主晶片510上的銲墊對應的靜電放電防護電路的尺寸可以有效的被降低，並減低主晶片510所需的佈局面積。

綜上所述，本發明透過在主晶片外另建立週邊介面晶片來做為主晶片與外部電子裝置溝通的媒介。如此一來，主晶片的面積可以有效的減小，而其製程可以挑選高階的製程且不會造成生產成本過高的問題。另外，週邊介面晶片則可以挑選較低階的製程來製造，並在不過度增加生產成本的前提下，有效的提供足夠大的耐壓、電流驅動能力以及靜電放電的防護能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、310、320‧‧‧半導體裝置
110、210、311、321、410、510‧‧‧主晶片
120、220、312、420‧‧‧週邊介面晶片
PAD、OPAD1、OPAD2‧‧‧銲墊
121、221‧‧‧銲墊連接介面
122、222‧‧‧輸入輸出連接介面
223‧‧‧週邊介面處理單元
201‧‧‧外部電子裝置
SUB‧‧‧半導體基底
CE1~CE3‧‧‧晶胞
OCI‧‧‧信號傳輸線組
CAR‧‧‧封裝載體
ILB1~ILB3‧‧‧內部導線
OLB1、OLB2‧‧‧外部引腳
COV‧‧‧封裝蓋體
ESD1、ESD2‧‧‧靜電放電防護電路
BP1~BP4‧‧‧導電凸塊
CN1~CN4‧‧‧導電體

圖1繪示本發明一實施例的半導體裝置的示意圖 圖2繪示本發明另一實施例的半導體裝置200的示意圖。 圖3A以及圖3B分別繪示本發明實施例的半導體裝置的封裝結構剖面圖。 圖4繪示本發明實施例的半導體裝置的另一種封裝結構剖面圖。 圖5繪示本發明實施例的主晶片封裝方式的示意圖。

100‧‧‧半導體裝置

110‧‧‧主晶片

120‧‧‧週邊介面晶片

PAD‧‧‧銲墊

121‧‧‧銲墊連接介面

122‧‧‧輸入輸出連接介面

Claims (8)

1. 一種半導體裝置，包括：     至少一主晶片，具有多數個銲墊，其中該主晶片為一多晶胞晶片，其中，該多晶胞晶片包括：     一半導體基底；     多個晶胞，配置在該半導體基底上，該些晶胞中的任二相鄰晶胞間具有一相隔空間；以及     多組信號傳輸線，該些信號傳輸線分別配置在至少部份該些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸， 其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用；以及 一週邊介面晶片，包括：     一銲墊連接介面，與該些銲墊電性連接；以及     一輸入輸出連接介面，耦接該半導體裝置外的一外部電子裝置， 其中，該主晶片藉由該銲墊連接介面與該週邊介面晶片進行信號傳輸動作，且透過該輸入輸出連接介面與該外部電子裝置進行信號傳輸動作，且該主晶片的該些銲墊提供的静變放電防護能力小於該輸入輸出連接介面提供的静變放電防護能力。
2. 如申請專利範圍第1項所述的半導體裝置，其中該主晶片更包括：     一週邊介面處理單元，耦接該銲墊連接介面以及該輸入輸出連接介面，用以針對該銲墊連接介面以及該輸入輸出連接介面至少其中之一所要接收或要傳送的信號進行處理。
3. 如申請專利範圍第1項所述的半導體裝置，其中該銲墊連接介面包括多數個連接銲墊，該些連接銲墊分別與主晶片上的該些銲墊相耦接。
4. 如申請專利範圍第1項所述的半導體裝置，其中該半導體裝置更包括：     一封裝載體，用以承載該主晶片以及該週邊介面晶片；     多數條內部導線，使該銲墊連接介面與該些銲墊電性連接； 以及     多數條外部引腳，耦接至該輸入輸出連接介面， 其中該些外部引腳連接至該外部電子裝置。
5. 如申請專利範圍第7項所述的半導體裝置，其中各該外部引腳更耦接至一導電凸塊。
6. 如申請專利範圍第7項所述的半導體裝置，其中該半導體裝置更包括：     一封裝蓋體，覆蓋該封裝載體、該主晶片、該週邊介面晶片、該些內部導線以及該些外部引腳的至少部分區域。
7. 如申請專利範圍第1項所述的半導體裝置，其中該主晶片的該些銲墊上分多數個導電凸塊，該些導電凸塊的高度不相同。
8. 如申請專利範圍第9項所述的半導體裝置，其中各該導電凸塊的高度正相關於對應銲墊所提供的靜電放電防護能力。