CN101211880A - 在封装基片和其上芯片之间的连接装置 - Google Patents
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Abstract
本发明提供一种封装基片和其上芯片之间的连接装置，包括：在所述封装基片上围绕所述芯片的多个指状焊片环，每个指状焊片环包括多个指状焊片；以及多条连接引线，用于将所述芯片与最内圈指状焊片环的指状焊片连接，并用于连接相邻指状焊片环的指状焊片。本发明还提供一种具有以上连接装置的印刷电路板。采用本发明的技术方案，能够在小尺寸芯片的情况下有效减小连接引线的长度，从而有效避免过分的下垂和“摆动”现象的产生，提高连接引线的产出率并降低成本。尤其对于工程验证，可靠性测试等非量产型应用，本发明更具有实用价值。在有限的现有基片的情况下，可快速又低成本的验证评估产品的功能和可靠性，为后续的推向市场和量产争取时间。
Description
技术领域
本发明一般涉及封装基片，尤其涉及封装基片和其上芯片之间的连接装置。
背景技术
在半导体工业中，产品可靠性测试以及诸如静电放电(ESD)、闸锁效应(Latch-up)等芯片特征对于技术质量监控变得越来越重要，其中，晶片装配是进行产品可靠性测试及其它工程试验前的一个必要的步骤，但是许多晶片装配包括相关装配材料(如封装基片)的设计制造需要很长的周期(一般为两三个月)。并且越来越多不同封装类型的产品需要产品可靠性测试，例如ESD以及Latch-up测试对产品质量或IP释放都是必要的。由于各种不同的晶片的封装具有不同的引线数和引线定义，晶片的大小也不一，因此需要为各种封装类型设计基片，这就导致了高成本和较长周期。而当前的封装技术(诸如标准的BGA、TSOP148、SBA等型号的基片)都只能满足一小部分封装操作，一般都需要为不同的晶片设计制造专用的基片。
如图1所示，示出了一个封装基片的例子。图1示出了现有技术中印刷电路板(PCB)的结构图。在图1所示的PCB中，包括封装基片10，指状焊片环20以及位于封装基片中央的芯片30，而指状焊片环20包括多个指状焊片，指状焊片的引脚被做成基片上的焊接区(指状焊片的管脚是以焊盘的形式制造在基片上的)，并且与基片上的电路相连。指状焊片与芯片上输入输出管脚通过连接引线(如图2中的标号40所示)而完成整个PCB设计。
现在芯片有越来越小型化的趋势，如果考虑成本和周期，使用现有的用于大晶片的基片，会导致所需连接引线的长度变长，尤其是采用如图2所示的配置，对角线方向所需的连接引线长度更长。采用较长连接引线时，会产生过分的下垂和“摆动”，并且连接引线产出率过低而产生过多废品。
因此，本领域需要一种高适应性、低成本、易控制的通用封装技术。
发明内容
本发明发明针对以上现有技术的缺陷，提供了一种高适应性、低成本、易控制的通用封装技术。
根据本发明的一个方面，提供一种封装基片和其上芯片之间的连接装置，包括：在所述封装基片上围绕所述芯片的多个指状焊片环，每个指状焊片环包括多个指状焊片；以及多条连接引线，用于将所述芯片与最内圈指状焊片环的指状焊片连接，并用于连接相邻指状焊片环的指状焊片。
较佳地，在上述连接装置中，所述芯片与最内圈指状焊片环的间距以及相邻指状焊片环的间距根据所述连接引线的长度限制来确定。
较佳地，在上述连接装置中，至少一个指状焊片环中的指状焊片是交错排列的。
较佳地，在上述连接装置中，所述连接引线的长度是不同的。
较佳地，在上述连接装置中，所述连接引线的长度小于5毫米。
较佳地，在上述连接装置中，所述指状焊片表面镀金。
较佳地，在上述连接装置中，所述封装基片为板上芯片COB封装基片。
较佳地，在上述连接装置中，所述封装基片为陶瓷封装基片。
较佳地，在上述连接装置中，所述封装基片为球栅阵列BGA封装基片。
根据本发明的一个方面，提供一种印刷电路板，包括：封装基片，所述封装基片上的芯片，以及以上所述的封装基片和芯片之间的连接装置。
采用本发明的技术方案，能够在小尺寸芯片使用大基片的情况下有效减小连接引线的长度，从而有效避免过分的下垂和“摆动”现象的产生，提高连接引线的产出率并降低成本。尤其对于工程验证，可靠性测试等非量产型应用，本发明更具有实用价值。在有限的现有基片的情况下，可快速又低成本的验证评估产品的功能和可靠性，为后续的推向市场和量产争取时间。
附图说明
图1示出了现有技术中印刷电路板(PCB)的结构图。
图2示出了图1所示PCB的细化结构。
图3示出了根据本发明一个实施例的PCB的结构图。
具体实施方式
以下结合附图详细说明本发明的实施例，其中附图中类似的结构采用相同的标号。
根据本发明，提供一种封装基片和其上芯片之间的连接装置，包括：在所述封装基片上围绕所述芯片的多个指状焊片环，每个指状焊片环包括多个指状焊片；以及多条连接引线，用于将所述芯片与最内圈指状焊片环的指状焊片连接，并用于连接相邻指状焊片环的指状焊片。
如图1所示，PCB包括封装基片10，指状焊片环20以及位于封装基片中央的芯片30，而指状焊片环20包括多个指状焊片，指状焊片由金或其它本领域已知的材料制成。指状焊片的引脚被做成基片上的焊接区，并且与基片上的电路相连。指状焊片与芯片上输入输出管脚通过不同长度的连接引线(如图2中的标号40所示)而完成整个PCB设计。在一般情况下，现有封装基片的尺寸约为1.2cm×1.2cm，而指状焊片环的尺寸约为0.99cm×0.99cm(如图1所示)，由于芯片位于封装基片的中央，因而在小尺寸芯片的情况下，例如芯片尺寸为0.2cm×0.2cm，则最长连接引线的长度(如图2所示对角线处)达到4-6毫米或者更长，而连接引线的长度最好能够小于5毫米来避免过分的下垂和“摆动”，同时过长的连接引线长度会导致较低的产出率而产生过多的废品。
而基于以上缺陷，本发明创造性地引入第二个指状焊片环50以减小连接引线的长度。如图3所示，图3示出了根据本发明一个实施例的PCB的结构图。该PCB包括封装基片10，作为封装基片10与芯片30之间连接装置的第一指状焊片环20和第二指状焊片环50以及位于封装基片中央的芯片30，而每个指状焊片环20包括多个指状焊片。在该实施例中，首先通过不同长度的连接引线将芯片上输入输出管脚与内圈的第二指状焊片环50中的指状焊片相连接，接着再通过连接引线将第二指状焊片环50中的指状焊片与外圈的第一指状焊片环20中的指状焊片相连接组成完整的连接装置而完成整个PCB设计。
而第一指状焊片环20、第二指状焊片环50以及第二指状焊片环50(即最内圈指状焊片环)与芯片30之间的间距可以根据连接引线的长度限制而确定，比如对于某一封装基片，连接引线的长度限制为小于5毫米，则以上间距则设计为小于5毫米。此外，根据封装基片尺寸以及连接引线长度限制的不同，为了满足依赖于连接引线长度限制的相邻指状焊片环之间的间距以及最内圈指状焊片环与芯片之间间距的设定，可采用多于两个的指状焊片环，这样就能有效避免过分的下垂和“摆动”，并提高连接引线产出率。
在每一指状焊片环中，指状焊片间的间距应该足够大以避免相邻的两条连接引线相连而短路，因而可对指状焊片环(尤其是较内圈的指状焊片环)中的指状焊片采用交错排列的排布方式以有效利用有限的排布空间。
本发明可以应用于采用板上芯片(COB)的封装基片、陶瓷封装基片或球栅阵列(BGA)的基片中。
综上所述，采用本发明的技术方案，能够在不同尺寸芯片共用一种基片的情况下有效减小连接引线的长度，从而有效避免过分的下垂和“摆动”现象的产生，提高连接引线的产出率并降低成本。尤其对于工程验证，可靠性测试等非量产型应用，本发明更具有实用价值。在有限的现有基片的情况下，可快速又低成本的验证评估产品的功能和可靠性，为后续的推向市场和量产争取时间。
上述实施例是提供给熟悉本领域内的人员来实现或使用本发明的，熟悉本领域的人员可在不脱离本发明的发明思想的情况下，对上述实施例做出种种修改或变化，因而本发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。
Claims (10)
1.一种封装基片和其上芯片之间的连接装置，包括：
在所述封装基片上围绕所述芯片的多个指状焊片环，每个指状焊片环包括多个指状焊片；以及
多条连接引线，用于将所述芯片与最内圈指状焊片环的指状焊片连接，并用于连接相邻指状焊片环的指状焊片。
2.如权利要求1所述的连接装置，其特征在于所述芯片与最内圈指状焊片环的间距以及相邻指状焊片环的间距根据所述连接引线的长度限制来确定。
3.如权利要求1所述的连接装置，其特征在于至少一个指状焊片环中的指状焊片是交错排列的。
4.如权利要求1所述的连接装置，其特征在于所述连接引线的长度是不同的。
5.如权利要求1所述的连接装置，其特征在于所述连接引线的长度小于5毫米。
6.如权利要求1所述的连接装置，其特征在于所述指状焊片表面镀金。
7.如权利要求1所述的连接装置，其特征在于所述封装基片为板上芯片COB封装基片。
8.如权利要求1所述的连接装置，其特征在于所述封装基片为陶瓷封装基片。
9.如权利要求1所述的连接装置，其特征在于所述封装基片为球栅阵列BGA封装基片。
10.一种印刷电路板，包括：
封装基片，
所述封装基片上的芯片，以及
如权利要求1所述的封装基片和芯片之间的连接装置。
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| CN 200610147948 CN101211880A (zh) | 2006-12-25 | 2006-12-25 | 在封装基片和其上芯片之间的连接装置 |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (2)
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|---|---|---|---|---|
| CN111885815A (zh) * | 2020-08-20 | 2020-11-03 | 苏州浪潮智能科技有限公司 | 一种pcb板及其适用于窄中心距bga芯片的焊盘结构 |
| CN112130008A (zh) * | 2020-08-04 | 2020-12-25 | 北京中电华大电子设计有限责任公司 | 一种芯片的静电感应破坏测试方法 |
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2006
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